一種具有非線性補償功能的寬帶信號發生器的製造方法
2023-05-06 22:15:41 2
一種具有非線性補償功能的寬帶信號發生器的製造方法
【專利摘要】本發明提供了一種具有非線性補償功能的寬帶信號發生器，主要包括數字基帶系統和8倍頻系統；數字基帶系統存儲經預失真補償後的290-390MHz的LFMCW信號，在外部參考時鐘的控制下，輸出所述290-390MHz的LFMCW信號給8倍頻系統；8倍頻系統對接收的290-390MHz的LFMCW信號進行8倍頻處理後輸出S波段的LFMCW信號。數字基帶系統主要由高速數模轉換器DA可編程邏輯門陣列FPGA，PLL時鐘源和濾波器組成；其中可編程邏輯門陣列FPGA包括多種時鐘產生模塊、中樞控制模塊、多個只讀存儲器ROM、並串轉換模塊以及單端差分轉換模塊。
【專利說明】
一種具有非線性補償功能的寬帶信號發生器
【技術領域】
[0001]本發明屬於頻率合成【技術領域】，具體涉及一種具有非線性補償功能的寬帶信號發生器。
【背景技術】
[0002]頻率合成器是現代電子系統的重要組成部分。在通信、雷達和導航等設備中，頻率合成器既是發射機的激勵信號源，又是接收機的本地振蕩器；在電子對抗設備中，它可以作為幹擾信號發生器；在測試設備中，可作為標準信號源，因此頻率合成器被人們稱為許多電子系統的「心臟」。
[0003]在頻率合成領域，常用的頻率合成方法主要有鎖相環(Phase Locked Loop, PLL)頻率合成技術、直接數字頻率合成(Direct Digital Synthesizer, DDS)、直接數字波形合成技術(Direct Digital Waveform Synthesizer, DDWS)等。對於 PLL 頻率合成，其優點是成本低，可合成任意頻率，缺點是響應慢，主要用於民用設備。對於DDS技術，其優點是響應快，缺點是雜散高，且不能做到任意頻率的合成，主要用於軍事通信。對於DDWS技術，其優點是在保留DDS技術優點的同時，可以獲得較低的雜散。受到當前數字器件發展水平的限制，採用DDS技術和DDWS技術產生的信號帶寬有限，往往不能滿足實際應用中的需要。在這種情況下，通常都需要對DDS或DDWS技術產生的基帶信號在後期進行倍頻處理以獲得所需要的帶寬。
[0004]在實際應用中，寬帶信號通常選擇由DDS牽引鎖相環的方式來完成。這樣，在保留DDS響應速度快的技術優勢的同時，也可以獲得比較大的帶寬以滿足實際應用的需要，主要應用在專業領域。圖1展示了 DDS+PLL的實現示意圖，虛線左邊為DDS部分，虛線右邊為PLL部分:
[0005]在時鐘的驅動下，頻率控制碼控制相位累加器對相位進行累加，將獲得的相位信息送到只讀存儲器(Read Only Memory, ROM)查表後獲得幅度信息後送給數模轉換器(DA)，經過低通濾波後給PLL提供參考，PLL控制壓控振蕩器輸出所需要的寬帶信號。
[0006]但是，這種DDS+PLL的架構存在如下缺陷:
[0007](I)由於DDS是對相位信息進行累加，相位信息在量化時需要進行截斷處理，其在相位上的量化截斷效應在頻譜上反映為雜散，該雜散在後續的PLL倍頻鏈路中難以消除。
[0008](2)由於DDS通過牽引PLL來完成倍頻，PLL在參考信號頻率發生變化時需要一定的時間來完成鎖定，因而，這種DDS+PLL的架構在掃頻速度上受到PLL鎖定時間的限制，這使得其在某些需要快速掃頻的場合的應用受到限制。
[0009](3)由於後續倍頻系統的存在，難以避免地會對產生的信號的質量進行惡化。以線性調頻信號(Linear Frequency Modulated Continuous Wave, LFMCW)為例，後續的倍頻鏈路會對產生的FLMCW信號的線性度產生惡化，影響信號的質量，影響系統最終的脈衝壓縮質量。
【發明內容】
[0010]有鑑於此，本發明提供了一種具有非線性補償功能的寬帶信號發生器，並針對該裝置架構給出了預失真補償的方法。該寬帶信號發生器能夠通過給出的預失真方法獲得調頻率高、大帶寬、線性度好的的線性調頻信號。
[0011]本發明是通過下述技術方案實現的:
[0012]一種具有非線性補償功能的寬帶信號發生器，主要包括數字基帶系統和8倍頻系統；
[0013]數字基帶系統，存儲經預失真補償後的290-390MHZ的LFMCW信號，在外部參考時鐘的控制下，輸出所述290-390MHZ的LFMCW信號給8倍頻系統；
[0014]8倍頻系統，用於對接收的290-390MHZ的LFMCW信號進行8倍頻處理後輸出S波段的LFMCW信號；
[0015]數字基帶系統主要由高速數模轉換器DA (Digital Analog Converter),可編程邏輯門陣列(Field-Programmable Gate Array, FPGA),PLL時鐘源和濾波器組成；其中可編程邏輯門陣列FPGA包括多種時鐘產生模塊、中樞控制模塊、多個只讀存儲器ROM (Read OnlyMemory)、並串轉換模塊以及單端差分轉換模塊。
[0016]PLL時鐘源，在中樞控制模塊的控制下，對外部提供的50MHz參考時鐘進行分頻和倍頻處理，鎖定輸出1.6GHz的時鐘信號給高速數模轉換器DA ；
[0017]高速數模轉換器DA，在中樞控制模塊的控制之下，對1.6GHz的時鐘信號進行4分頻處理，輸出400MHz的時鐘信號給所述多種時鐘產生模塊；
[0018]多種時鐘產生模塊，以外部輸入的50MHz時鐘信號和DA輸出的400MHz的時鐘信號作為參考信號，通過對所述參考時鐘進行分頻和倍頻處理，為只讀存儲器ROM提供200MHz的驅動時鐘，並為中樞控制模塊提供包括驅動時鐘的時鐘信號；
[0019]中樞控制模塊，在驅動時鐘的每個上升沿到來時，生成地址信息傳輸給各個只讀存儲器ROM ；
[0020]只讀存儲器R0M，存儲經預失真補償後的290-390MHZ的LFMCW信號，其在驅動時鐘的觸發沿到來時，在地址信息的控制下輸出ROM中存儲的信號；
[0021]並串轉換模塊，對ROM輸出的信號並串轉換後得到頻率為800MHz的波形數據，並採用DDR的形式輸出給單端差分轉換模塊；
[0022]單端差分轉換模塊，對接收的信號進行單端差分轉換形成差分形式的信號，然後經高速數模轉換器DA，轉換成模擬形式的290-390MHZ的LFMCW信號後傳輸給濾波器；
[0023]濾波器，對290-390MHZ的LFMCW信號進行濾波，然後傳輸給8倍頻系統。
[0024]進一步地，本發明所述預失真補償後的290-390MHZ的LFMCW信號為:對理想的290-390MHZ的LFMCW信號加上預失真補償信號δ (j ω)，該預失真補償信號為δ (jco)=0o(j?)/r (」ω)-θΑω)，其中為經過快速離散傅立葉變換的S波段的LFMCW信號的相位信息。T』 (jo)為實際傳輸函數，Θ 為經過快速離散傅立葉變換的290-390MHZ的LFMCW信號的相位信息。
[0025]進一步地，數字基帶部分的FPGA選用了 Xilinx公司的V5系列的FPGA，高速數模轉換器DA選用Analog Device公司的AD9739款DA晶片。
[0026]有益效果:
[0027](I)在本發明中，數字基帶系統利用FPGA形成以DDWS的方式產生良好的基帶信號，由于波形直接存儲在FPGA之中，使得DDS技術中由於相位截斷而在頻譜上導致的誤差得以避免。基帶信號在頻譜上更加純淨。同時，輸出的波形也更具靈活性。
[0028](2)通過採用直接倍頻器級聯的方法來擴大帶寬，中間加入的濾波器可以有效的濾除諧波信號，同時避免了 PLL倍頻中所需要的PLL鎖定時間，可以獲得更快的掃頻速度。
[0029](3)對理想的290-390MHZ的LFMCW信號加入預失真補償信號δ (j ω)，可以有效地對倍頻所導致的線性度惡化進行補償，提高信號質量。
【專利附圖】
【附圖說明】
[0030]圖1為DDS+PLL實現示意圖。
[0031]圖2為寬帶信號發生裝置整體框圖。
[0032]圖3為數字基帶系統實現框圖。
【具體實施方式】
[0033]下面結合附圖並舉實施例，對本發明進行詳細描述。
[0034]本發明提供了一種具有非線性補償功能的寬帶信號發生器，如圖2所示，主要包括數字基帶系統和8倍頻系統；
[0035]數字基帶系統，存儲經非線性失真補償後的290-390ΜΗΖ的LFMCW信號，在外部參考時鐘的控制下，輸出所述290-390ΜΗΖ的LFMCW信號給8倍頻系統；
[0036]8倍頻系統，用於對接收的290-390ΜΗΖ的LFMCW信號進行8倍頻處理後輸出；
[0037]如圖3所示，數字基帶系統主要由高速數模轉換器DA (Digital AnalogConverter),可編程邏輯門陣列(Field-Programmable Gate Array, FPGA) ,PLL 時鐘源和濾波器組成；其工作模式與具體所選用的器件有關，由於我們選用了 Xilinx公司的V5系列的FPGA和Analog Device公司的AD9739款DA晶片，根據其工作條件的要求而設定數字基帶部分的工作模式，具體工作模式在下文詳細介紹:
[0038]其中可編程邏輯門陣列FPGA包括多種時鐘產生模塊、中樞控制模塊、多個只讀存儲器ROM (Read Only Memory)、並串轉換模塊以及單端差分轉換模塊。
[0039]PLL時鐘源，在中樞控制模塊的控制下，對外部提供的50MHz參考時鐘進行分頻和倍頻處理，鎖定輸出1.6GHz的時鐘信號給高速數模轉換器DA ；
[0040]高速數模轉換器DA，在中樞控制模塊的控制之下，對1.6GHz的時鐘信號進行4分頻處理，輸出400MHz的時鐘信號給所述多種時鐘產生模塊；
[0041]多種時鐘產生模塊(即為PLL1)，以外部輸入的50MHz時鐘信號和DA輸出的400MHz的時鐘信號作為參考信號，通過對所述參考時鐘進行分頻和倍頻處理，為只讀存儲器ROM提供200MHz的驅動時鐘，並為中樞控制模塊提供包括驅動時鐘的時鐘信號；
[0042]中樞控制模塊，在驅動時鐘的每個上升沿到來時，生成地址信息傳輸給各個只讀存儲器ROM ；
[0043]只讀存儲器R0M，存儲經預失真補償後的290-390MHZ的LFMCW信號，其在驅動時鐘的觸發沿到來時，在地址信息的控制下輸出ROM中存儲的信號；
[0044]並串轉換模塊，對ROM輸出的信號並串轉換後得到頻率為800MHz的波形數據，並採用DDR的形式輸出給單端差分轉換模塊；
[0045]單端差分轉換模塊，對接收的信號進行單端差分轉換形成差分形式的信號，然後經高速數模轉換器DA，轉換成模擬形式的290-390MHZ的LFMCW信號後傳輸給濾波器；
[0046]濾波器，對290-390MHZ的LFMCW信號進行濾波，然後傳輸給8倍頻系統。
[0047]8倍頻系統:8倍頻鏈路是將3個2倍頻倍頻器級聯，並且每2級倍頻器中間加入一級濾波器和一級功放。在第3級倍頻器後，也加入一級濾波器。
[0048]將DA輸出的290-390MHZ的LFMCW信號輸入8倍頻系統，該信號經過倍頻後生成S波段的LFMCW信號。濾波器用於濾除倍頻中產生的諧波信號，功放用於彌補倍頻器引入的變頻損耗所導致的能量損失，
[0049]由於採用了直接倍頻技術(即8倍頻技術)，其倍頻動作基本上是在瞬間完成的，這樣，就避免了 PLL所需要的鎖定時間，因而可以獲得更快的倍頻速度。
[0050]本發明中預失真補償後的290-390MHz的LFMCW信號為:對理想的290_390MHz的LFMCW信號加上預失真補償信號δ (j?)，該預失真補償信號為δ (jo) = 0o(j?)/T』(j ω) - Θ i (j ω)，其中θ。(j ω)為經過快速離散傅立葉變換的S波段的LFMCW信號的相位信息。T』 (jo)為實際傳輸函數，Θ為經過快速離散傅立葉變換的290-390MHZ的LFMCW信號的相位信息。
[0051]具體過程如下:
[0052]首先對倍頻器構建模型，由於可以認為倍頻器所處理的對象是相位信息，可以對倍頻鏈路構建如下模型:
[0053]設輸入和輸出的相位分別為Θ i (t)和Θ。(t)。由於數字基帶部分和直接倍頻部分是直接級聯在一起的，因而此處的Qi(t)即為數字基帶部分輸出信號的相位信息。eo(t)指經過倍頻鏈路輸出後的相位信息。
[0054]對倍頻鏈路的輸入和輸出信號進行採集，利用Hilbert變換獲得採集到的信號的複數形式，即可獲得輸入輸出信號的相位信息，即ejt)和0。(0。
[0055]那麼，對採集到的相位信息進行快速離散傅立葉變換(Fast FourierTransformat1n, FFT)，獲得Θ i (j ω)和Θ。(j ω)。記理想系統的傳輸函數為T (j ω)，實際系統的傳輸函數為T』 (jo)
[0056]理想傳輸模型下，輸入輸出關係為
[0057]Θ o(j ω) = Θ 「j ω)Τ。.ω)(I)
[0058]在實際系統中，要保證同樣的輸出，需要的輸入信號的FFT記為Θ/ (jo)
[0059]那麼
[0060]θ0(」ω) = Θ / (j ω)Τ』(j ω)(2)
[0061]由上面2個式子，可以求得需要在輸入端進行的預失真補償信號δ (jo)為
[0062]δ (j ω ) = θ / (j ω ) - Θ j (j ω ) = θ o(j ω)/Τ' (j ω) - θ ω)⑶
[0063]將上面求出的預失真補償信號加到DDWS寫入的波形(即上文中由MATLAB產生的理想的290-390ΜΗΖ的LFMCW信號)中即可完成補償。
[0064]實際的傳輸函數T』 (jo)通過對輸入輸出信號進行採集後提取相位信息，進行FFT後相除後得到。
[0065]綜上所述，以上僅為本發明的較佳實施例而已，並非用於限定本發明的保護範圍。凡在本發明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發明的保護範圍之內。
【權利要求】
1.一種具有非線性補償功能的寬帶信號發生器，其特徵在於，主要包括數字基帶系統和8倍頻系統； 數字基帶系統，存儲經預失真補償後的290-390MHZ的LFMCW信號，在外部參考時鐘的控制下，輸出所述290-390MHZ的LFMCW信號給8倍頻系統； 8倍頻系統，用於對接收的290-390MHZ的LFMCW信號進行8倍頻處理後輸出S波段的LFMCff信號； 數字基帶系統主要由高速數模轉換器DA，可編程邏輯門陣列FPGA，PLL時鐘源和濾波器組成；其中可編程邏輯門陣列FPGA包括多種時鐘產生模塊、中樞控制模塊、多個只讀存儲器ROM、並串轉換模塊以及單端差分轉換模塊； PLL時鐘源，在中樞控制模塊的控制下，對外部提供的50MHz參考時鐘進行分頻和倍頻處理，鎖定輸出1.6GHz的時鐘信號給高速數模轉換器DA ； 高速數模轉換器DA，在中樞控制模塊的控制之下，對1.6GHz的時鐘信號進行4分頻處理，輸出400MHz的時鐘信號給所述多種時鐘產生模塊； 多種時鐘產生模塊，以外部輸入的50MHz時鐘信號和DA輸出的400MHz的時鐘信號作為參考信號，通過對所述參考時鐘進行分頻和倍頻處理，為只讀存儲器ROM提供200MHz的驅動時鐘，並為中樞控制模塊提供包括驅動時鐘的時鐘信號； 中樞控制模塊，在驅動時鐘的每個上升沿到來時，生成地址信息傳輸給各個只讀存儲器匪； 只讀存儲器R0M，存儲經預失真補償後的290-390MHZ的LFMCW信號，其在驅動時鐘的觸發沿到來時，在地址信息的控制下輸出ROM中存儲的信號； 並串轉換模塊，對ROM輸出的數據並串轉換後得到頻率為800MHz的波形數據，並採用DDR的形式輸出給單端差分轉換模塊； 單端差分轉換模塊，對接收的信號進行單端差分轉換形成差分形式的信號，然後經高速數模轉換器DA，轉換成模擬形式的290-390MHZ的LFMCW信號後傳輸給濾波器； 濾波器，對290-390MHZ的LFMCW信號進行濾波，然後傳輸給8倍頻系統。
2.如權利要求1所述的一種具有非線性補償功能的寬帶信號發生器，其特徵在於預失真補償後的290-390MHZ的LFMCW信號為:對理想的290_390MHz的LFMCW信號加上預失真補償信號S (j?)，該預失真補償信號為δ (j?) = 0o(j?)/r其中θ0?ω)為經過快速離散傅立葉變換的S波段的LFMCW信號的相位信息，Τ』 Ο'ω)為實際傳輸函數，Θ i(j?)為經過快速離散傅立葉變換的290-390MHZ的LFMCW信號的相位信息。
3.如權利要求1所述的一種具有非線性補償功能的寬帶信號發生器，其特徵在於數字基帶系統的FPGA選用了 Xilinx公司的V5系列的FPGA，高速數模轉換器DA選用AnalogDevice公司的AD9739款DA晶片。
【文檔編號】H03L7/18GK104242932SQ201410490604
【公開日】2014年12月24日 申請日期:2014年9月23日 優先權日:2014年9月23日
【發明者】李超, 盧錚, 方廣有 申請人:中國科學院電子學研究所