基於非晶化工藝及熱處理在凹部中形成有內埋式應變誘發性材料的電晶體的製作方法

2023-12-07 09:29:56

基於非晶化工藝及熱處理在凹部中形成有內埋式應變誘發性材料的電晶體的製作方法
【專利摘要】本發明涉及一種基於非晶化工藝及熱處理在凹部中形成有內埋式應變誘發性材料的電晶體，其為了併入應變誘發性半導體材料而在半導體裝置的主動區中形成凹部時，凹部可利用非晶化工藝及熱處理得到改良型形狀，以便選擇性地修改主動區曝露部分的蝕刻行為，並且調整非晶區的形狀。如此，凹部的基本配置可經過調整而具有高度彈性。因此，可改良應變誘發性技術的功效。
【專利說明】基於非晶化工藝及熱處理在凹部中形成有內埋式應變誘發性材料的電晶體

【技術領域】
[0001]基本上，本揭露涉及集成電路的製造，並且尤指利用內埋式誘發性半導體材料而具有應變信道區的電晶體，以便加強電晶體信道區中的電荷載體遷移率。

【背景技術】
[0002]複雜集成電路的製造需要提供其代表複雜電路主要(dominant)電路組件的大量電晶體組件。例如，可在目前可得的複雜集成電路中提供數百萬個電晶體。基本上，目前實行的是多個工藝技術，其中，以微處理器、儲存晶片及諸如此類的複雜電路為例，CMOS技術由於其在操作速度及/或功率消耗及/或成本效益方面的優異特性，是目前最有前景的方式。在CMOS電路中，互補式電晶體，也就是，P型電晶體和N型電晶體，用於形成電路組件，如反相器和其它邏輯柵，用以設計高度複雜的電路總成，如CPU、儲存晶片及諸如此類。在使用CMOS技術製造複雜集成電路期間，電晶體，也就是，N型電晶體和P型電晶體，是在包括有結晶半導體層的襯底(substrate)上形成。泛稱場效電晶體的MOS電晶體，無論談的是N型電晶體或P型電晶體，都包含所謂的PN接面(junct1n)，其通過高度摻雜漏極和源極區的界面(interface)所形成，在漏極區與源極區之間插置有反向或弱摻雜信道區。信道區的導電性，也就是，導電信道的驅動電流能力，受控於信道區附近所形成並且通過薄絕緣層與其分隔的柵極電極。一旦施加適當的控制電壓至柵極電極而形成導電信道，信道區的導電性還(among other things)取決於摻雜濃度、電荷載體遷移率以及,對於信道區依電晶體寬度方向的給定延伸，介於源極與漏極區之間亦稱為信道長度的距離。因此，縮減信道長度，還有降低與其相關的信道電阻率，是達成集成電路操作速度提升的主要設計準則。
[0003]然而，持續縮小的電晶體尺寸(dimens1n)涉及與其有關，為了避免不當抵消MOS電晶體信道長度穩定縮減所帶來的好處，而必須處理的多個問題。例如，為了結合期望信道可控制性提供低薄片與接觸電阻率，在漏極和源極區中，依從垂直方向以及橫向，需要高精密度摻質分布(dopant profile)。此外，為了維持所需的信道可控制性，還可為了配合信道長度縮減而調整柵極介電材料。然而，某些用於維持高信道可控制性的機制也會對電晶體信道區中的電荷載體遷移率造成負面影響，從而部分抵銷信道長度縮減所帶來的好處。
[0004]由於關鍵尺寸，也就是，電晶體柵極長度，持續縮減大小(size)需要(necessitate)高複雜度工藝技術的調整(adaptat1n)以及可能還有新開發,並且也因遷移率降低可造成效能增益顯著下降，已提出針對給定信道長度提升信道區中電荷載體遷移率以加強電晶體組件的信道導電性，藉以改善效能，與需要極度縮減關鍵尺寸的技術標準帶來的進步相當，同時又避免或至少延後與裝置尺度(scaling)有關的許多工藝調整。
[0005]一種用於提升電荷載體遷移率的有效機制是修改信道區中的晶格結構，其方式是例如通過在信道區附近產生拉伸(tensile)或壓縮(compressive)應力(stress)以便在信道區中產生相應的應變力(strain)，這分別改變了電子與電洞的遷移率。例如，針對活性娃(active silicon)材料的標準結晶配置(crystallographic configurat1n),也就是，信道長度對準〈110〉方向的(100)表面定向(surface orientat1n),在信道區中形成拉伸應變力，提升電子的遷移率，此依次可直接轉變為相應提升導電性。另一方面，信道區中的壓縮應變力可提升電洞的遷移率，從而潛在加強P型電晶體的效能。將應力或應變力工程引進集成電路製造是頗有前景的方式，理由在於應變矽可視為「新」型半導體材料，其可促成製造快速強大的半導體裝置而無需昂貴的半導體材料，同時仍可使用許多建置完善的製造技術。
[0006]因此，為了誘發可導致相應應變力的壓縮應力，已提出在信道區旁邊引進例如矽/鍺(SiGe)材料。在形成Si/Ge材料時，PMOS電晶體的漏極和源極區選擇性凹陷以形成凹部，此時NMOS遭到屏蔽，接著通過外延生長，在PMOS電晶體凹部中選擇性形成矽/鍺材料。
[0007]雖然此技術在P型信道電晶體從而整個CMOS裝置的效能增益方面有顯著的好處，然而，結果發現在包括有大量電晶體組件的先進半導體裝置中，可觀察出裝置效能的變異性(variability)增加,這可與用於在P型信道電晶體漏極和源極區中併入(incorporate)應變矽/鍺合金的上述技術有關。
[0008]P型電晶體漏極和源極區中應變誘發性矽/鍺材料的存在，可大幅改變電晶體的電流驅動能力，從而還有併入矽/鍺材料期間的更小變異，或任何材料成分變化可因而顯著影響P型信道電晶體的效能。內埋式矽/鍺材料的應變誘發性效應取決於內埋式應變誘發性半導體材料的用量(amount)、關於信道區的距離，並也取決於應變誘發性半導體材料的大小及形狀。例如，併入更多鍺，由於可加大矽/鍺材料與主動區矽材料之間的相應晶格失配，因此可導致形成的應變力增大。然而，半導體合金中鍺的最大濃度可取決於使用的工藝策略，理由在於進一步增加鍺濃度可導致鍺凝聚過度，這依次可增加晶格缺陷及諸如此類。再者，漏極和源極區中應變誘發性材料的用量及其形狀可取決於漏極和源極區中所形成凹部的大小與形狀，其中，離自信道區的有效距離還可基於相應凹部的大小與形狀予以實質決定。因此，對於提供應變誘發性矽/鍺材料的給定沉積配方，也就是，對於半導體材料中的給定鍺濃度，凹部的大小與形狀在調整電晶體整體效能中可扮演重要角色，其中，尤甚者，可基於凹部的大小與形狀，顯著決定P型信道電晶體形成的效能增益的跨晶粒均勻度及跨襯底均勻度。
[0009]用於在P型信道電晶體中形成內埋式矽/鍺材料的典型習知處理流程可包括後述處理步驟。在為了形成電晶體於其中及其上而形成主動半導體區之後，這通常通過形成橫向界定(delineate)主動區的適當隔離區予以完成，基於任何適當的工藝策略而形成柵極電極結構。也就是，在形成埋入式應變誘發性矽/鍺材料時，結合除了確實圖案化柵極層堆棧還可當作後續製造階段中蝕刻與沉積屏蔽的一或多個適當介電覆蓋材料(capmaterial),提供如介電材料、電極材料及諸如此類的適當材料。在精密應用中，場效電晶體的柵極電極結構可設有小於等於50納米(nm)的柵極長度，藉以提供例如切換速度及驅動電流能力方面的基本精密電晶體效能。然而，關鍵尺寸縮減也可在工藝變異上顯著取決於形成的電晶體效能，尤其是在依據實現非常有效的效能增強機制而產生的時候，諸如在P型信道電晶體中埋入應變誘發性矽/鍺材料之類。例如，矽/鍺材料關於信道區的橫向距尚變異可超潛在(over-potentially)影響最終取得效能，尤其是在考慮基本極度縮小電晶體的時候。例如，為了保存柵極介電材料之類敏感材料(sensitive material)的完整性(integrity)而在柵極電極結構上形成任何側壁間隔物(spacer),可顯著影響橫向距離，其中，幾乎輕易地縮減形成的間隔物寬度可能無法配合其它裝置要求，如柵極材料的完整性之類。因此，尤其對於柵極長度縮減而言，間隔物寬度即使是些微變異，都可顯著促成因內埋式矽/鍺材料所致效能增益的整體變異性。
[0010]基於介電覆蓋材料及側壁間隔物結構，可接著將凹部蝕刻到漏極和源極區內，其中，大小及形狀可基於相應蝕刻策略的蝕刻參數予以實質決定。應了解的是，如N型信道電晶體之類無需併入矽/鍺材料的任何其它電晶體通過適當的屏蔽層予以包覆。眾所周知的是，各向異性等離子輔助工藝中的蝕刻率可取決於特定裝置區的局部鄰區(localneighborhood)。在透過蝕刻矽材料可基於溴化氫及諸如此類予以進行的等離子輔助各向異性蝕刻工藝中，為了調整各向異性本質還有所考慮蝕刻工藝經適當選擇的等離子條件而使用有機添加物。然而，反應性成分(reactive component)、有機添加物以及甚至是等離子條件的存在，可隨如電路組件「密度」及諸如此類的局部條件稍微改變。也就是，半導體裝置的局部配置可影響例如一個可有多個待蝕刻曝露表面區的區域中的局部蝕刻條件，同時在其它裝置區域中，相應表面區的「密度」又可顯著降低，藉以在這些區域中促成不同的蝕刻行為。例如，一旦在電晶體的矽基漏極和源極中形成凹部，裝置區即密集聚在一起，也就是，在裝置區中，電晶體的柵極電極間隔緊密，相較於聚集度較不密集的裝置區域，有不同的蝕刻行為。相應的效應即眾所周知的「圖案加載(pattern loading)」,其因而導致形成的凹部具有不同的大小及/或形狀，因此，依次可促使電晶體效能有非常顯著的變異性，亦如上所述。
[0011]在某些習知方法中，形成的凹部的大小與形狀的變異性，至少某種程度通過額外進行具有高結晶各向異性的溼化學蝕刻工藝予以補償，以致可精確控制凹部的橫向偏移(lateral offset)及其大小與形狀。例如,可使用如四甲基氫氧化銨(TMAH)、氫氧化鉀及諸如此類建置完善的蝕刻試劑(etch reagent)完成結晶各向異性蝕刻工藝，其中，溼化學蝕刻化學過程(chemisry)就待圖案化矽材料的不同結晶取向而言，具有固有的「各向異性」蝕刻行為。因此，此固有蝕刻率差異對矽基材料的標準結晶配置以凹口橫向提供受限的蝕刻行為，從而對形成的凹部的大小與形狀提供優越的工藝均勻度。一般而言，使用的是矽材料的標準結晶配置，也就是，電晶體長度方向沿著〈110〉方向取向的(100)表面定向，或實體均等方向，其中，相較於其它如〈110〉、軸或任何相應均等方向之類的晶軸(crystallographic axes)，沿著〈111〉方向觀察到顯著降低的蝕刻率。應了解的是，在本應用中，要將相應結晶取向理解為代表實體均等取向，也就是，要將〈100〉取向理解為表示任何實體均等取向，如〈010>、〈001>、〈-100>及諸如此類。對於晶面(crystal plane)也是一樣。
[0012]因此，一旦實施最終的結晶各向異性蝕刻步驟，即可例如根據晶體幾何在凹部中形成界定妥善的側壁表面，其中，(111)面可充當「蝕刻終止」層，以至於可形成所謂的西格碼狀凹部(sigma-shaped cavities)。
[0013]此方法可提供優越的蝕刻條件，並且從而改善形成的凹部的形狀。然而，發現到的是，可跨半導體晶粒區觀察凹部深度的顯著變異，其中，凹部深度在柵極電極結構間距緊密的裝置區中減小，而深度在電晶體聚集度較不密集的裝置區中則增加。
[0014]第2011/0294269A1號美國案揭露製造策略，用於在形成相應凹部時，併入圖案加載效應相依性降低的電晶體漏極和源極區中所提供凹部中的半導體材料。為此，待圖案化的半導體區可予以適當修改，以圖案加載效應降低的工藝策略為基礎，如離子植入工藝，其產生顯著的晶體破壞，從而是材料的非晶化，這因而可導致蝕刻率顯著不同。可接著以各向同性蝕刻工藝為基礎而蝕刻非晶半導體材料，其中，非晶材料可改良蝕刻工藝的均勻度及可控制性，以致可如圖1a所示，就相應凹部的大小及形狀方面改良均勻度。圖1a描述半導體裝置100，其包含柵極電極結構160a與160b以及襯底101上方形成的半導體層102的主動區102a中所形成的U形凹部156a、156b、156c。主動區102a通過隔離區102c予以界定(delineate)。
[0015]形狀可通過進行額外的結晶各向異性蝕刻工藝予以再改良，例如用以得到經妥善界定連接至所思考電晶體信道區的側壁表面區，如圖1b所示。圖1b描述半導體裝置100，其包含柵極電極結構160a與160b以及西格碼狀凹部156a、156b和156c。
[0016]雖然本方法可在對圖案加載效應相依性降低的電晶體漏極和源極區中提供凹部，所得到凹部的形狀實質仍受限於U形及西格碼狀凹部，其未提供期望彈性(flexibility)以供基於內埋式應變誘發性源極和漏極半導體材料為應變性電晶體信道技術形成凹部。
[0017]鑑於上述情形，本揭露涉及製造技術，用於以併入的應變誘發性半導體材料為基礎，形成效能增強的電晶體，同時避免或至少降低以上所確認一或多個問題的效應。


【發明內容】

[0018]下文為了提供對本發明某些態樣的基本了解而介紹簡化的
【發明內容】
。本內容不是本發明的詳盡概述。用意不在於識別本發明的主要或關鍵要素或描述本發明的範疇。唯一目的在於以簡化形式介紹某些概念作為後文所述更詳細實施方式的引言。
[0019]基本上，本揭露提供製造策略，用於併入效率提升的電晶體漏極和源極區中所提供凹部中的半導體材料。凹部形成於半導體裝置的主動區中。為了選擇性改進主動區曝露部分的蝕刻行為並且調整非晶區(amorphous reg1n)的形狀，可使用非晶化工藝及熱處理改良凹部的形狀。形成的晶格缺陷的濃度可對應於相關聯的蝕刻率。可接著以溼化學蝕刻工藝之類的各向異性蝕刻工藝、或各向同性等離子輔助蝕刻工藝為基礎，蝕刻非晶半導體區，其中，改進型材料可對蝕刻工藝提供優越的均勻度及可控制性。如此，可以高度彈性調整凹部的基本配置。
[0020]本文所揭露的一種描述性方法包含在包含有結晶半導體基材(base material)的主動區上方形成電晶體的柵極電極結構，並且在鄰近於柵極電極結構的主動區中形成非晶區。本方法再包含進行熱處理以致非晶區部分再結晶化，並且在熱處理後，蝕刻對結晶半導體基材具有選擇性的非晶區以在主動區中形成凹部。另外，本方法包含在凹部中形成應變誘發性半導體材料以誘發電晶體信道區中的應變力(strain)。
[0021]本文所揭露的進一步描述性方法涉及形成電晶體。本方法包含進行離子植入工藝以便橫向形成鄰近於柵極電極結構的非晶半導體區，以及進行熱處理以致非晶半導體區部分再結晶化。本方法還包含通過進行蝕刻工藝，蝕刻對結晶半導體材料具有選擇性的非晶半導體材料，在半導體區中橫向形成鄰近於柵極電極結構的凹部。另外，本方法包含在凹部中形成應變誘發性半導體材料，以及在半導體區中形成漏極與源極。
[0022]本文所揭露的一種描述性半導體裝置包含在主動區上方形成的柵極電極結構。半導體裝置還包含埋置在主動區內的應變誘發性半導體材料，應變誘發性半導體材料具有鄰近於柵極電極結構的實質均勻傾斜側壁，其中，傾斜角度的範圍大約是20至70度。

【專利附圖】

【附圖說明】
[0023]本揭露可參照底下說明配合附圖予以理解，其中，相稱的參考組件符號視為相稱的組件，以及其中:
[0024]圖1a和圖1b根據習知策略，示意描述半導體裝置的剖面圖，其包含在主動區中形成的U形或西格碼狀凹部；
[0025]圖2a至圖2f根據描述性具體實施例，其描述完成已併入基於形狀與大小優越的凹部所形成應變誘發性半導體材料的電晶體時，各個製造階段期間半導體裝置的剖面圖；以及
[0026]圖3a至圖3f示意描述進一步描述性具體實施例各個製造階段期間，半導體裝置的剖面圖。
[0027]儘管本文所揭示的技術主題易受各種改進和替代形式所影響，其特定具體實施例仍已通過圖式中的實施例予以表示並且在本文中予以詳述。然而，應理解的是，本文對特定具體實施例的說明用意不在於限制本發明於所揭示的特殊形式，相反地，用意在於含括落於如權利要求書所界定本發明精神與範疇內的所有改進、均等件、以及替代。
[0028]主要組件符號說明
[0029]100半導體裝置
[0030]101襯底
[0031]102半導體層
[0032]102a主動區
[0033]102c隔離區
[0034]156a、156b、156c 凹部
[0035]160a、160b柵極電極結構
[0036]200半導體裝置
[0037]201襯底
[0038]202半導體層
[0039]202a主動區
[0040]202c隔離結構
[0041]203非晶化工藝、植入工藝
[0042]203a 傾斜型植入步驟
[0043]203b實質零傾角的植入工藝
[0044]204熱處理
[0045]205蝕刻工藝
[0046]206生長工藝
[0047]250a、250b 電晶體
[0048]251a,251b,251c 漏極與源極區
[0049]252a、252b、252c 非晶區
[0050]252d 深度
[0051]252w 橫向寬度
[0052]253a、253b、253c改形過的(reshaped)非晶區、非晶部分
[0053]253s側壁
[0054]254a、254b、254c應變誘發性半導體材料
[0055]255a、255b、255c 凹部
[0056]256a、256b、256c 金屬娃化物區
[0057]257a,257b,257c 再結晶化區域
[0058]260a、260b柵極電極結構
[0059]261側壁間隔物結構
[0060]262柵極介電材料
[0061]263電極材料
[0062]264介電覆蓋材料
[0063]265側壁間隔物結構
[0064]266金屬娃化物材料
[0065]267側壁間隔物結構
[0066]270傾斜角度
[0067]300半導體裝置
[0068]304熱處理
[0069]305蝕刻工藝
[0070]307植入工藝
[0071]350a、35Ob 電晶體
[0072]352a、352b、352c 非晶區
[0073]353a、353b、353c 剩餘非晶區
[0074]354a、354b、354c應變誘發性半導體材料
[0075]355a、355b、355c 凹部
[0076]356a、356b、356c、366 矽化物區
[0077]358源極與漏極延展區
[0078]358a、358b、358c源極/漏極延展區
[0079]359a、359b、359c環狀區、深源極與漏極區
[0080]360a、360b柵極電極結構
[0081]361 偏移間隔物
[0082]365 間隔物。

【具體實施方式】
[0083]底下說明的是本發明的各種描述性具體實施例。為了釐清，未在本說明書中說明實際實現的所有特徵。當然將了解的是，在任何此實際具體實施例的研製中，必須施作許多實現特定性決策以達成研製者的特定目的，如符合系統相關與商業相關限制條件，其視實現而不同。再者，將了解的是，此研製計劃可能複雜且耗時，不過卻屬本技術上具有普通技能者所從事具有本揭示效益的例行事務。
[0084]現在將參照【專利附圖】

【附圖說明】本技術主題。圖式中所示意的各種結構、系統及裝置其目的僅在於說明而非為了以所屬領域的技術人員所熟知的細節混淆本揭露。雖然如此，仍含括附圖以說明並且解釋本揭示的描述性實施例。應該理解並且解讀本文的用字及詞組與所屬相關領域的技術人員所理解的用字及詞組具有兼容的意義。術語或詞組的特殊定義，也就是，有別於所屬領域的技術人員所理解的普通及慣用意義的定義，用意是要通過本文對於術語或詞組的一致性用法予以隱喻。就術語或詞組用意在於具有特殊意義，也就是，不同於所屬領域的技術人員所理解的術語或詞組，的方面來說，此特殊定義將在說明書中以直接並且明確提供術語或詞組特殊定義的明確方式予以清楚提出。
[0085]基本上，本揭露通過實施提供高度彈性的工藝，提供用於在電晶體主動區中提供凹部的技術，以便決定諸如呈矽/鍺、矽/碳及諸如此類形式的應變誘發性半導體材料之類，形成的埋入式半導體材料本身及其凹部的大小與形狀。應了解的是，在本文背景(context)中，如矽/鍺材料之類的應變誘發性半導體混合物也可稱為半導體合金，或可表示相較於矽材料，具有不同自然晶格的實質結晶半導體材料。
[0086]在某些描述性具體實施例中，可基於可併入適當植入物種(implantat1nspecies)以便非晶化主動區曝露部分材料特性的離子植入工藝、以及通過部分再結晶化進一步使非晶區成形的熱處理，在界定凹部的形狀與大小方面，達到優越的彈性。因此，通過在植入工藝期間使植入輪廓適當成形，可預先界定待形成凹部的期望大小和形狀，其中，大小和形狀可通過導致部分再結晶化的適度熱處理予以進一步調整，也就是，以低溫及/或短暫的加熱周期進行熱處理。
[0087]眾所周知的是，相較於結晶半導體材料，在諸如矽材料的非晶半導體材料中，TMAH及諸如此類的多個有效蝕刻化學製品(chemistries)可具有顯著不同的蝕刻率。再者，相較於結晶半導體材料，在實質非晶矽材料中，TMAH可具有顯著較高的蝕刻率，以至於刻意產生重度晶體破壞可提升移除率，從而可有效控制後續的蝕刻工藝。TMAH可進一步選擇性蝕刻與二氧化矽、氮化矽及諸如此類有關的矽。類似地，例如通過提升對實質非晶材料的蝕刻率，其它蝕刻化學製品可有別地呼應晶體結構的改進，從而也在後續蝕刻工藝中，能合乎期望地調整凹部的大小和形狀。例如，在某些描述性具體實施例中，可利用溼化學蝕刻化學過程而不需用到任何等離子輔助蝕刻工藝，以非晶半導體材料為基礎，完成用於提供凹部的整體蝕刻程序。如此，可達到非常有效率的整體處理流程。
[0088]於附圖，現在將更加詳述描述性具體實施例。關於未清楚說明的工藝，對應前述工藝，可參閱圖2a至圖2f。
[0089]圖2a示意描述半導體裝置200的剖面圖，其包含襯底201，上方有半導體層202，其可為矽基半導體材料，大多數複雜集成電路在可預見的未來都並且將基於矽材料予以產生。然而，應了解的是，本文所揭露的原理也可應用於其它半導體材料，如矽/鍺材料及諸如此類，其中，相應的應變誘發性機制，待基於內埋式半導體材料，或在任何半導體材料新內埋於半導體裝置主動區時予以實現。考慮到主體配置(bulk configurat1n)時,半導體裝置材料202可為襯底201的一部分晶體襯底材料。在其它情況下(圖未示)，可在半導體層202下方提供埋置絕緣材料。
[0090]如圖所示，在所示的製造階段中，裝置200可包含隔離結構202c，其可在層件202中橫向界定多個主動區或半導體區，其中，為了方便起見，圖2a描述的是單一主動區202a。應了解的是，如本文用於層件202的術語半導體層要予以理解指的是可初始呈半導體材料形式的材料層，然而，在先進的製造階段中，其可包括如隔離結構202c之類的其它非半導體材料。就可在半導體區202a中及上形成如電晶體250a、250b之類的一或多個電晶體而言，半導體區或主動區202a可予以理解為主動區。也就是，半導體區202a可具有或接收任何適當的基本摻質濃度以便調整基本電晶體特性，同時在之後的製造階段中，也必須在主動區202a中形成PN接面以完成電晶體250a、250b。
[0091]在所示的製造階段中，柵極電極結構260a、260b可予以在主動區202a上形成，並且就裝置200的裝置要求及進一步處理而言，可具有任何適當的配置。例如，柵極電極結構260a、260b可包含柵極介電材料262，如基於矽化物的材料、高k介電材料、或任何其組合都可予以提供，還有適當的電極材料263，如矽材料及/或含金屬電極材料及諸如此類，可設有適當的柵極長度，也就是，圖2a中的水平延展，其在精密應用中可小於或等於40納米。再者，其可例如包含襯墊(liner)(圖未示)和間隔物組件的側壁間隔物結構261，可為了保存材料262、263的完整性而予以設於側壁上。此外，可提供介電覆蓋材料264，其可在進一步處理期間充當蝕刻及沉積屏蔽。間隔物結構261的形式可為矽氮化物材料、二氧化矽材料及諸如此類。類似地，介電覆蓋層264的形式可為任何適當的介電材料。
[0092]裝置200可包含分別設於電晶體250a、250b源極側和漏極側的非晶區252a、252b、252c。在某些描述性具體實施例中，非晶區252a、252b、252c的晶格缺陷量相對於剩餘主動區202a可顯著增加。也就是，區域252a、252b、252c中晶格缺陷的平均濃度可大於剩餘主動區202a至少五個數量級。例如，除了晶格缺陷量增加，區域252a、252b、252c內特定植入物種的量也可增加，如鍺、氙及諸如此類，其可用於產生區域252a、252b、252c的期望非晶狀態。區域252a、252b、252c的大小與形狀因而可通過特定植入「邊界」予以「界定」，其可因植入工藝的本質而具有某種程度的變異性。在本應用中，當經過適當選擇的單位體積中晶格缺陷的平均濃度值小於晶格缺陷最大溫度兩個數量級時，一部分主動區202a可視為在區域252a、252b、252c的外側。也就是，若晶格缺陷最大濃度定於區域252a、252b、252c內的某處，則每當平均濃度低於最大濃度至少兩個數量級時，主動區202a的任何區域都予以視為在區域252a、252b、252c的外側。
[0093]如圖2a所示，可基於後述工藝技術形成半導體裝置200。可基於任何適當的製造策略在半導體層202中提供隔離結構202c，也就是，通過提供基於精密微影技術的適當硬罩(hard mask)並且圖案化半導體層202以形成凹槽(trench),其可在後續以任何適當的介電材料予以填充。在移除任何過剩材料及任何硬罩材料之後，可通過對柵極電極結構260a、260b提供適當材料並且利用精密微影與圖案化技術圖案化形成的層件堆棧繼續進一步處理。照這樣，柵極介電材料262、電極材料263以及覆蓋材料264可具有期望的柵極長度，並且後續可例如通過可妥善控制的沉積及蝕刻技術形成間隔物結構261，以便按照期望限制敏感材料262、263，還有對進一步處理提供期望的橫向偏移，用於在區域202a中併入半導體材料。為此，可應用建置妥善的低壓化學氣相沉積(CVD)、多層沉積技術及諸如此類。應了解的是，其它電晶體與柵極電極結構可通過如用於形成間隔物結構261的材料層及諸如此類予以包覆。
[0094]之後，可基於離子撞擊或植入工藝203形成非晶區252a、252b、252c，其中，可使用如氙、鍺、矽及諸如此類適當的植入物種以便提供期望的非晶化。例如，如前所述，可提供顯著晶格缺陷量看非晶化，藉以將區域202a的實質晶體材料局部轉換成非晶部分，從而相較於主動區202a的剩餘部分，在多個建置妥善的蝕刻策略方面，以顯著不同的蝕刻率賦予區域252a、252b、252c。為此，可對給定的植入物種選擇離子植入工藝203的工藝參數，以便以主動區202a內的特定深度適當地界定植入物種的平均穿透深度及濃度最大值。例如，對於每平方公分(cm2)的適度低植入劑量值，例如114至1015，如氙、鍺及諸如此類的重離子可產生顯著的晶格破壞。
[0095]在一個具體實施例中，通過非傾斜型植入以大約30keV的能量及每平方公分約3 X 114個原子的劑量植入鍺。所得到非晶區252a的深度252d大約為42納米，其中，非晶區252a包含圓角(rounded corners)。非晶區252a的橫向寬度252w於非晶區的頂部大約為50納米。可基於仿真、實驗及諸如此類建立進一步適當的工藝參數以便例如調整區域252a、252b、252c 的深度。
[0096]圖2b示意描述植入工藝或連串處理期間的半導體裝置200，用以調整主動區202a內非晶部分252a、252b、252c的大小和形狀。如圖所示，除了或交替於(alternativelyto)如圖2a所示的植入序列203，可應用植入工藝203a，其中，輸入的離子束可與表面正交(surface normal)呈傾斜,從而在源極側或漏極側橫向增加穿透深度,如非晶化區域252a、252b所指。也就是，區域252a、252b可在間隔物結構261下方延展，其中，可基於傾斜型植入步驟203a的植入能量和傾角，決定對應的重疊度。另一方面，柵極電極結構260a、260b在工藝203a期間可有效阻絕於對立的源極或漏極側併入植入物種。此外，另外或或者，可進行具有實質零傾角的植入工藝203b，舉例亦如以上關於圖2a的植入工藝203所述。類似地，可應用傾斜型植入工藝203c，藉以形成可與柵極電極結構260a、260b具有期望重疊的修改區252b、252c。至少在結合傾斜型植入步驟203a、203c時，可增加重疊程度，其中，除了傾角符號(sign)，當可在植入工藝203a、203c期間使用相同工藝參數時，形成的配置可呈對稱，其中，傾角決定主動區的非晶與結晶區之間界面傾斜的角度。應了解也可使用不同大小的傾角及/或不同植入能量，至少在柵極電極結構附近，達成不同的非晶區深度。因此，通過應用適當的植入序列及相應的工藝參數，可調整非晶區252a、252b、252c的大小及形狀。
[0097]圖2c示意描述更先進位造階段中的半導體裝置200。如圖所示，進行熱處理204以部分再結晶化非晶區252a、252b、252c (圖2a及圖2b)並且形成改形過的(reshaped)非晶區253a、253b、253c。可使用任何適當的熱處理，如熔爐熱處理或快速熱退火(RTA)。溫度範圍可大約由350至1000°C，以及加熱周期的時間範圍可大約由I秒到5個小時，其中，高溫需要的加熱周期短暫。在一個具體實施例中，以大約350至500°C的溫度範圍進行加熱周期大約I至5個小時的熱處理。更一般的是，熱處理以大約400至450°C的溫度範圍進行大約I至3個小時。在進一步具體實施例中，以大約500至700°C的溫度範圍進行加熱周期大約I至15分鐘的熱處理。更一般的是，以大約550至650°C的溫度範圍進行大約I至10分鐘的熱處理。在進一步具體實施例中，使用RTA工藝，以大約800至1000°C的溫度範圍進行加熱周期大約I至15秒的熱處理。更一般的是，對於RTA工藝，以大約850至950°C的溫度範圍進行大約I至10秒的熱處理。在熱處理中，非晶區252a、252b、252c (圖2a)部分再結晶化。再結晶化較佳是沿著晶面由非晶區的結晶界面與主動區的結晶區開始進行，以至改進型非晶區253a、253b、253c最終達成的形狀由熱處理的溫度與時間以及所含括矽晶面的取向所決定。在一個描述性具體實施例中，改進型非晶區253a、253b、253c其側壁253s的傾斜角度270可在大約20至70度的範圍內。在進一步描述性具體實施例中，傾斜角度270的範圍可為大約30至60度，或更一般的範圍為大約40至50度。
[0098]對於以標準晶體定向實質取向的主動區202a中形成的非晶區，其中，〈100〉取向可垂直於主動區202a的水平表面區以及電晶體長度方向以〈110〉方向或任何均等方向予以取向，所產生改進型非晶區253a、253b、253c可通過底部表面處的(100)晶面以及傾斜側壁253s上的(111)晶面予以表示。因此，適度的熱處理提供進一步方法以供界定凹部的形狀。所以，可能凹部形狀方面的彈性度得以增加。
[0099]在熱處理204中，於圖2a所示的實施例中，非晶區的深度由大約42納米縮減到大約10納米，其中，非晶區的最大橫向尺寸得以實質維持，以致改進型非晶區253a在非晶區頂部的寬度大約為50納米，而非晶區在底部的寬度則縮減到大約30納米。
[0100]多個蝕刻化學製品可敏感於某些植入物種，如具有N型摻雜物種、氙及諸如此類形式的摻質，從而能在例如重建實質晶體狀態時，顯著縮減蝕刻率。因此，在描述性具體施例中，可基於氙進行非晶化工藝203 (圖2a)，以便因氙併入再結晶化區域257a、257b、257c而對後續蝕刻工藝提供優越的控制。
[0101]圖2d示意描述更先進位造階段中的半導體裝置200。如圖所示，可進行蝕刻工藝205以移除主動區202a的非晶部分253a、253b、253c，而鄰近柵極電極結構260a、260b橫向提供凹部255a、255b、255c，其中，可基於先前進行的植入序列203a、203b (圖2b)及熱處理204 (圖2c)調整某種程度的「重疊」。在某些描述性具體實施例中，可例如使用TMAH、氫氧化鉀及諸如此類，基於化學蝕刻配方，進行蝕刻工藝205，其中，在此情況下，相應的蝕刻化學製品在非晶區253a、253b、253c (圖2a)內可具有實質等向蝕刻行為，理由在於晶體結構在這些區域內遭受實質破壞。此外，由於非晶狀態，蝕刻率相較於主動區202a的晶體部分可實質較高，以至於可有效移除非晶材料，其中，相應的蝕刻率在晶格濃度降低時可顯著下降，藉以提供自我控制蝕刻行為。
[0102]如先前關於圖2b所述，也可在蝕刻工藝205期間完成凹部255a、255b、255c的深度差異，不過，同時又有高度的均勻性。類似地，由於預先界定的非晶區252a、252b、252c (圖2a及圖2b)，可在工藝205期間得到期望程度的重疊或等軸配置(isometricconfigurat1n)。因此,例如可對凹部255a、255b、255c的深度完成高度均勻性。
[0103]應了解的是，可基於結晶各向異性溼化學蝕刻進行蝕刻工藝205，同時在其它情況下，又可使用各向同性等離子輔助蝕刻配方。由於先前的非晶化，可在移除非晶材料部分期間，以任何速率得到實質方向獨立的蝕刻行為。
[0104]圖2e示意描述更先進位造階段中的半導體裝置200，可在此階段應用選擇性外延生長工藝206，用以在先前所提供就大小與形狀具有優越均勻度的凹部中形成應變誘發性半導體材料254a、254b、254c。為此，可應用任何適當且經妥善建置的沉積配方，其中，間隔物結構261及介電覆蓋層264可充當沉積屏蔽。在描述性具體實施例中，可例如通過併入硼以形成電晶體250a、250b，例如P型信道電晶體，的深源極與漏極區，在生長工藝206期間，原位(in situ)摻雜應變誘發性半導體材料254a、254b、254c，例如矽/鍺材料。由於形狀改良，應變誘發性半導體材料254a、254b、254c的相關上部分較靠近電晶體250a、250b的信道區而置，以致相較於習知技術，應力轉移的效率得以改良。
[0105]圖2f示意描述更先進位造階段中的半導體裝置200。如圖所示，電晶體250a、250b可分別包含漏極與源極區251a、251b、251c，根據描述性具體實施例，其可通過相應的源極與漏極植入工藝(圖未示)予以在先前形成的應變誘發性半導體材料254a、254b、254c中予以至少部分形成。此外，可對柵極電極結構260a、260b提供適當的側壁間隔物結構265、267，其可用於妥適調整漏極與源極區251a、251b、251c及/或金屬矽化物區256a、256b、256c的垂直和橫向摻質分布。此外，可在柵極電極結構260a、260b中形成金屬娃化物材料266，從而還對柵極電極結構提供優越的導電性。在描述性具體實施例中，柵極電極結構260a、260b可包含高k介電材料262,形成於高k介電材料上方的含金屬電極材料、含娃半導體材料263以及金屬娃化物266。
[0106]如圖2f所示，可基於任何適當的工藝策略形成電晶體250a、250b。也就是，在以矽/鍺、矽/碳及諸如此類形式形成半導體材料254a、254b、254c後，可移除間隔物結構261或其一部分以及覆蓋層264 (圖2e)，並且可根據建置妥善的工藝策略，形成漏極與源極區251a、251b、251c，可能還結合間隔物結構265、267。之後，可基於退火工藝調整漏極與源極區251a、251b、251c的最終摻質分布。因此，可在電晶體250a、250b的信道區中達到整體裝置200具有高度彈性與均勻性的適當應變條件(strain condit1n),其中，材料254a、254b、254c在深度、等軸性(isometrics)、與柵極電極結構260a、260b的重疊、及諸如此類可設有任何適當配置。因此，可在調整電晶體250a、250b的效能時得到高彈性度，同時又可達到期望的工藝均勻性。在任何退火工藝後，通過使用建置妥善的工藝策略以供沉積一或多種期望的耐火金屬，如鎳、鉬及諸如此類，並且開始化學反應，得以形成金屬矽化物區256a、256b、256c。
[0107]關於圖3a至圖3f，將更詳細說明進一步描述性具體實施例，其中，凹部基於適用於界定源極/漏極延展區的偏移間隔物(offset spacer)予以形成。可如關於圖2a至圖2f所述，進行關於圖3a至圖3f未明確說明的工藝。
[0108]圖3a不意描述半導體裝置300的剖面圖,其包含基於亦適用於界定電晶體350a、350b的源極/漏極延展區的偏移間隔物361所形成的非晶區352a、352b、352c。可如關於圖2a所述進行非晶化工藝。
[0109]圖3b根據更先進位造階段示意描述裝置300，在階段中，進行源極與漏極延展植入工藝307以在預非晶化區域352a、352b、352c中形成源極/漏極延展區358a、358b、358c，以至於因區域352a、352b、352c的非晶階段，植入深度隨著避免或至少降低非期望信道效應而予以妥善界定。在此製造階段中，還可適度植入環狀區359a、359b、359c，通常藉助於傾斜型植入工藝以調整電晶體350a、350b的閥值電壓(threshold voltage)。
[0110]圖3c根據更先進位造階段示意描述裝置300，在階段中，進行熱處理304以部分再結晶化非晶區352a、352b、352c (圖3b)，以致再結晶化區域(圖未示)及剩餘非晶區353a、353b、353c如前引用圖2c所述予以形成。另外，熱處理304還可導致所植入源極與漏極延展物種及所植入環狀物種的擴散。
[0111]圖3d根據更先進位造階段示意描述裝置300，在階段中，如前引用圖2d所述，通過蝕刻工藝305移除剩餘非晶區353a、353b、353c。由於所植入源極與漏極延展物種先前部分擴散到結晶半導體區，因此源極與漏極延展區維持於柵極電極結構360a、360b的下面。在熱處理304 (圖3c)不足以活化源極/漏極延展摻質的情況下，可進行額外的退火步驟(圖未示)以活化摻質而無需進一步再結晶化，因為非晶區已予以在本階段移除。
[0112]圖3e根據更先進位造階段示意描述裝置300，在階段中，類似於引用圖2e所述的相應工藝，在凹部355a、355b、355c (圖3d)中選擇性生長應變誘發性半導體材料354a、354b、354c。因為無需移除間隔物361,生長的半導體材料可形成隆突狀(raised)源極與漏極區，用以改良電晶體350a、350b的導電性，並且促進後續進行的源極與漏極接觸工藝。
[0113]在一個描述性具體實施例中，結合先前植入的源極與漏極延展區358，原位摻雜應變誘發性矽材料354a、354b、354c以形成電晶體350a、350b的深源極與漏極區359a、359b、359c。由於原位摻雜，可免除進一步深源極與漏極植入步驟，以致未負面影響應變誘發性效應，理由是得以避免通常由植入工藝所造成的鬆弛效應(relaxat1n effect)。
[0114]圖3f根據更先進位造階段示意描述裝置300，在階段中，如先前引用圖2f所述，可分別在內埋式源極與漏極矽材料354a、354b、354c上以與柵極電極結構360a、360b上形成娃化物區356a、356b、356c、366。相對於引用圖2f所述的具體實施例，由於已預先進行源極與漏極延展植入，因此可維持間隔物361。在描述性具體實施例中，可在間隔物361上形成間隔物365以界定深源極與漏極區及/或矽化物區356a、356b、356c。
[0115]結論是，當應變誘發性半導體材料要予以併入電晶體的漏極與源極區內時，本揭露提供可完成優越的電晶體組件效能的製造技術。為此，可通過離子植入工藝和熱處理界定凹部的大小與形狀，這可導致一部分主動區適度非晶化並且成形，從而在後續確實形成凹部期間，提供凹部成形工藝的優越彈性以及期望的蝕刻可控制性和均勻性。例如，可基於溼化學蝕刻化學過程得到期望的大小與形狀，即使這些化學過程基本上具有結晶各向異性蝕刻行為亦然。
[0116]以上所揭示的特殊具體實施例僅屬描述性，正如本發明可以所屬領域的技術人員所明顯知道的不同但均等方式予以改進並且實踐而具有本文的指導效益。例如，前述工藝步驟可用不同順序實施。另外，除了作為權利要求書中所述，對於本文所示構造或設計的細節無限制用意。因此，得以證實以上所揭示特殊具體實施例可予以改變或改進並且所有此等變化皆視為在本發明的範疇及精神內。因此，本文所謀求的保護如權利要求書中所提。
【權利要求】
1.一種方法，其包含: 在包含有結晶半導體基材的主動區上方形成電晶體的柵極電極結構； 在鄰近於該柵極電極結構的該主動區中形成非晶區； 進行熱處理以致所述非晶區部分再結晶化； 在該熱處理後，蝕刻對該結晶半導體基材具有選擇性的所述非晶區以在該主動區中形成凹部；以及 在所述凹部中形成應變誘發性半導體材料以誘發該電晶體信道區中的應變力。
2.根據權利要求1所述的方法，其中，該熱處理以溫度範圍大約400至450°C予以進行大約I至3個小時。
3.根據權利要求1所述的方法，其中，該熱處理以溫度範圍大約550至650°C予以進行大約I至10分鐘。
4.根據權利要求1所述的方法，其中，該熱處理以溫度範圍大約850至950°C予以進行大約I至10秒。
5.根據權利要 求1所述的方法，其中，所述非晶區通過預非晶化植入工藝予以形成。
6.根據權利要求5所述的方法，其中，該預非晶化植入工藝中的植入物種包含鍺及氙的至少其一。
7.根據權利要求5所述的方法，其中，該預非晶化植入工藝包含使用傾角。
8.根據權利要求1所述的方法，其中，該熱處理在源極與漏極延展植入後予以進行。
9.根據權利要求8所述的方法，其再包含於蝕刻所述非晶區以活化該源極與漏極延展植入內植入的摻質物種後，進行退火工藝。
10.根據權利要求1所述的方法，其中，該應變誘發性半導體材料包含原位摻雜的矽/鍺。
11.一種形成電晶體的方法，該方法包含: 進行離子植入工藝以便橫向形成鄰近於柵極電極結構的非晶半導體區； 進行熱處理以致所述非晶半導體區部分再結晶化； 通過進行蝕刻工藝，蝕刻對結晶半導體材料具有選擇性的非晶半導體材料，在該半導體區中橫向形成鄰近於該柵極電極結構的凹部； 在所述凹部中形成應變誘發性半導體材料；以及 在所述半導體區中形成漏極與源極。
12.根據權利要求11所述的方法，其中，進行蝕刻工藝包含通過使用各向同性蝕刻配方選擇性移除非晶部分。
13.根據權利要求11所述的方法，其中，進行該離子植入工藝包含使用傾角。
14.根據權利要求11所述的方法，其中，該熱處理在源極與漏極延展植入後予以進行。
15.一種半導體裝置，其包含: 在主動區上方形成的柵極電極結構；以及 埋置在該主動區內的應變誘發性半導體材料，該應變誘發性半導體材料具有鄰近於該柵極電極結構的實質均勻傾斜側壁，其中，傾斜角度的範圍大約是20至70度。
16.根據權利要求15所述的半導體裝置，其中，該傾斜角度的範圍大約是30至60度。
17.根據權利要求15所述的半導體裝置，其中，該傾斜角度的範圍大約是40至50度。
18.根據權利要求15所述的半導體裝置，其中，該傾斜側壁代表(111)晶面。
19.根據權利要求15所述的半導體裝置，其中，該柵極電極結構包含高k介電材料、形成於該高k介電材料上方的含金屬電極材料、含娃半導體材料以及金屬娃化物。
20.根據權利要求15所述的半導體裝置，其中，該柵極電極結構具有大約等於或小於40納米的柵極長度 。
【文檔編號】H01L29/423GK104051269SQ201410050281
【公開日】2014年9月17日 申請日期:2014年2月13日 優先權日:2013年3月13日
【發明者】N·薩賽特, C·格拉斯, J·亨治爾, R·嚴, R·裡克特 申請人:格羅方德半導體公司