差分正交相移鍵控變換電路的製作方法
2023-11-06 06:30:47 3
專利名稱：差分正交相移鍵控變換電路的製作方法
技術領域：
本發明涉及從輸入數據產生差分正交相移鍵控(DQPSK)信號的DQPSK變換電路。
從輸入數據產生DQPSK信號的DQPSK變換電路已為人們所知。日本專利申請臨時公報6-252961揭示了一種π/4移位QPSK變換電路。另外，日本實用新型臨時公報5-78050揭示了一種π/4DQPSK編碼器。
本發明的目的是是提供一種改進的DQPSK變換電路。
按照本發明提供的第一種DQPSK變換電路包含帶有輸入端的並行解碼電路，用來對輸入數據的第一到第2N位以及通過輸入端超前當前解碼循環一個碼元周期的一碼元周期超前I和Q數據進行解碼，並且並行輸出當前解碼循環的串行第一到第N個I和Q數據，這裡，N是自然數；以及一提供電路，用來向輸入端提供第N個I和Q數據，作為並行解碼電路的隨後的解碼循環中的一碼元周期超前I和Q數據。
在第一種DQPSK變換電路中，並行解碼電路可以包含第一至第N個解碼器，第一至第N個解碼器之中的第M個解碼器，對輸入數據的第2M位和第(2M-1)位和第(M-1)個解碼器的輸出進行解碼的這裡，M為自然數，並且M≤N，其中，第一個解碼器對一碼元周期超前I和Q數據和輸入數據的第一和第二位進行解碼。
在第一種DQPSK變換電路中，提供電路可以包含一個保持電路，即，一個觸發器電路，用來保持當前解碼循環的第N個I和Q數據的值，並在隨後的解碼循環中輸出這些值。
按照本發明提供的第二種DQPSK變換電路包含響應於表示一碼元周期的時鐘信號，保持並輸出第一至第2N位的輸入數據的值的第一觸發器電路；具有輸入端的並行解碼電路，對通過輸入端第一至第2N位的輸入數據和一碼元周期超前I和Q數據(這些數據超前當前解碼信號一個碼元周期)進行解碼，並用來並行輸出當前解碼信號的串行第一至第N個數據，這裡，N是自然數；以及響應於時鐘信號的第二觸發器電路，用來保持當前解碼信號中的第N個I和Q數據的值，在隨後的解碼循環中輸出這些值。
第二種DQPSK變換電路還可以包含響應於第二時鐘信號的第一選擇電路，用來順序輸出當前解碼周期的串行第一至第N個I數據；和響應於第二時鐘信號的第二選擇電路，用來順序輸出當前解碼周期的串行第一至第N碼元周期Q數據中的一個，第二時鐘信號的頻率是第一時鐘信號的頻率的1/N。
在第二種DQPSK變換電路中，並行解碼電路包含第一至第N個解碼器，第一至第N個解碼器之中的第M個解碼器，對輸入數據的第2M位和第(2M-1)位和第(M-1)個解碼器的輸出進行解碼。這裡，M是自然數，並且M≤N，其中，第一個解碼器對一碼元周期超前I和Q數據和輸入數據的第一和第二位進行解碼。
在下面結合附圖對本發明作了詳細描述以後，本發明的目的和特徵將變得更加清楚。其中
圖1是本發明第一個實施例的DQPSK調製電路的方框圖；圖2至圖9是該實施例的信號狀態表；圖10描述的是該實施例的信號點位置；圖11是本實施例的時序圖；以及圖12是圖1所示並行解碼器的方框圖。
圖中，相同或相應的元件或部件用相同的標號表示。
下面描述本發明的實施例。
圖1是本發明的實施例的標號電路的DQPSK變換電路的方框圖。
圖1中，標號11至18表示輸入碼元(Xn，Yn)，(Xn+1，Yn+1)，(Xn+2，Yn+2)和(Xn+3，Yn+3)的2N個位(下文中，假設N是自然數，並且N＝4)。標號19至26表示響應於時鐘信號CLK1 31同時保持輸入碼元(Xn，Yn)，(Xn+1，Yn+1)，(Xn+2，Yn+2)和(Xn+3，Yn+3)的觸發器電路。標號29和30表示超前兩個碼元周期的正交信號(In-1，Qn-1)27和28的兩個位。把時鐘信號31提供到觸發器電路19到26和29和30的輸入端。
標號32表示並行解碼器，用於同時從來自觸發器電路19到26的輸入碼元的8個位和超前觸發器電路29和30一個碼元周期的正交信號數據同時得到當前碼元正交信號(In，Qn)，(In+1，Qn+1)，(In+2，Qn+2)，(In+3，Qn+3)。標號33和34表示控制並行解碼器32的輸出信號的選擇器。標號35表示響應於時鐘信號36的控制器，用來響應於時鐘信號CLK2 36控制選擇器33和34。時鐘信號CLK1 31是用N＝4對時鐘信號CLK2 36進行分頻而得到的。
圖2到圖9是本實施例的信號狀態表。圖10是示出本實施例的信號點位置的圖。圖11是本實施例的時序圖。
下面參照圖2到圖9描述DQPSK變換電路的運行。在四相DQPSK調製中，信號點位置的改變如圖10所示。圖2到圖9描述的是在輸入了輸入碼元(Xn，Yn)，(Xn+1，Yn+1)，(Xn+2，Yn+2)和(Xn+3，Yn+3)的8個位的暫態以後的信號點位置。
假設輸入碼元是(LSB)010 0 0 1 1 1(MSB)Xn Yn Xn+1 Yn+1 Xn+2 Yn+2 Xn+3 Yn+3(LSB)011 0 1 0 0 1(MSB)Xn+4 Yn+4 Xn+5 Yn+5 Xn+6 Yn+6 Xn+7 Yn+7並且信號點位置處在初始狀態下假設是①。下面參照圖11描述該狀態的運行。首先，由觸發器19到26響應於時鐘信號CLK1 31保持輸入碼元(Xn，Yn，Xn+1，Yn+1，Xn+2，Yn+2，Xn+3，Yn+3)＝(0，1，0，0，0，1，1，1)，t(In-1，Qn-1)＝(0，0)。接著，並行解碼器32對觸發電路19到26和29和30的輸出解碼，並輸出正交信的當前碼元(In，Qn，In+1，Qn+1，In+2，Qn+2，In+3，Qn+3)＝(0，1，0，1，1，1，0，0)，並且同時在當前碼元輸出端38到45處輸出經解碼的數據的四個碼元。經解碼的數據的四個碼元從LSB(在I和Q通道信號46和47處的當前碼元輸出38、42)作為串行輸出順序輸出。即，信號點位置以下述順序變化①→②→②→③→①。
接著，響應於時鐘信號CLK 1 31，同時由觸發器19到26和29和30保持當前碼元38到45(In，Qn，In+1，Qn+1，In+2，Qn+2，In+3，Qn+3)＝(0，1，0，1，1，1，0，0)的MSB(In+3，Qn+3)，和輸入碼元(Xn+4，Yn+4，Xn+5，Yn+5，Xn+6，Yn+6，Xn+7，Yn+7)＝(0，1，1，0，1，0，0，1)。接著，並行解碼器32對觸發器19到26和29和30的輸出進行解碼，並且同時並行地在當前碼元輸出端38到45處輸出(In，Qn，In+1，Qn+1，In+2，Qn+2，In+3，Qn+3)＝(0，1，0，0，1，0，0，0)，作為四碼元數據。響應於時鐘信號CLK236產生的控制器35的輸出37由選擇器33和34從LSB在Ich和Qch輸出端46和47順序串行輸出四碼元的數據。即，信號點位置按下述順序變化②→①→④→①。
如上所述，並行解碼器32通過對一碼元周期超前數據(In-1，Qn-1)和輸入碼元(Xn，Yn，Xn+1，Yn+1，Xn+2，Yn+2，Xn+3，Yn+3)進行解碼，同時輸出當前碼元(In，Qn，In+1，Qn+1，In+2，Qn+2，In+3，Qn+3)。。
參照圖2至圖9，信號點位置瞬態變化如下①(初始狀態)→②→②→③→①→②→①→④→①這由如下所述(In，Qn)信號輸出取代
0 0(初始狀態)In-1 Qn-101011100In Qn In+1 Qn+1 In+2 Qn+2 In+3 Qn+301001000In+4 Qn+4 In+5 Qn+5 In+6 Qn+6 In+7 Qn+7在該狀態下，時鐘信號CLK1 31的頻率是時鐘CLK2 36的1/N(N＝4)，N為自然數。
圖12是圖1所示並行解碼器32的方框圖。圖12中，輸入碼元(Xn，Yn)和一碼元周期超前正交信號(In-1，Qn-1)被輸入到解碼器50。接著，解碼器50的輸出被輸入到解碼器51，作為一碼元周期超前正交信號(In-1，Qn-1)，在解碼器51中，對它們與輸入碼元(Xn+1，Yn+1)解碼。接著，解碼器51的輸出被輸入到解碼器52，作為一碼元周期超前正交信號(In-1，Qn-1)，在解碼器52中對它與輸入碼元(Xn+2，Yn+2)解碼。接著，解碼器52的輸出被輸入到解碼器53，作為一碼元周期超前正交信號(In-1，Qn-1)，在解碼器53中，對它們和輸入碼元(Xn+3，Yn+3)解碼。如上所述，解碼器50到53同時並行輸出當前碼元(In，Qn，In+1，Qn+1，In+2，Qn+2，In+3，Qn+3)。即，第一個解碼器50到第N個解碼器53之中的第M個解碼器對輸入數據的第2M位和第(2M-1)位以及第(M-1)個解碼器的輸出解碼，這裡，M為自然數，並且M≤N，其中，第一個解碼器50對一碼元周期超前I和Q數據以及輸入數據的第一位和第二位進行解碼。
權利要求
1.一種DQPSK變換電路，其特徵在於，它包含具有輸入裝置的並行解碼裝置，用來對通過所述輸入裝置輸入的數據的第一到第2N位以及超前當前解碼循環一個碼元周期的I和Q數據進行解碼，並且並行輸出當前解碼循環的串行第一到第N個I和Q數據，這裡，N是自然數；以及提供電路，用來向所述輸入裝置提供所述第N個I和Q個數據，作為所述並行解碼裝置的隨後的解碼循環中的所述一碼元周期超前I和Q數據。
2.如權利要求1所述的DQPSK變換電路，其特徵在於，所述並行解碼電路包含第一至第N個解碼器，所述第一至第N個解碼器之中的第M個解碼器對所述輸入數據的第2M位和第(2M-1)位和第(M-1)個解碼器的輸出進行解碼，這裡，M為自然數，並且M≤N，其中，所述第一個解碼器對一碼元周期超前I和Q數據和所述輸入數據的所述第一和第二位進行解碼。
3.如權利要求1所述的DQPSK變換電路，其特徵在於，所述提供電路包含一個保持裝置，用來保持當前解碼循環的所述第N個I和Q數據的值，並在隨後的解碼循環中輸出所述的值。
4.一種DQPSK變換電路，其特徵在於，它包含第一觸發器電路，它響應於表示一碼元周期的時鐘信號保持並輸出輸入數據第一至第2N位的值；具有輸入裝置的並行解碼電路，用來對通過所述輸入裝置第一到第2N位的輸入數據和超前當前解碼循環一個碼元周期的一碼元周期超前I和Q數據進行解碼，並用來並行輸出當前解碼循環的串行第一至第N個碼元周期I和Q數據；以及響應於所述時鐘信號的第二觸發器電路，用來保持當前解碼循環中的所述第N個I和Q數據的值，並輸出隨後解碼循環中輸出所述值。
5.如權利要求4所述的DQPSK變換電路，其特徵在於，它還包含響應於第二時鐘信號的第一選擇裝置，用來順序輸出當前解碼周期的所述串行第一至第N個I數據中的一個；和響應於所述第二時鐘信號的第二選擇裝置，用來順序輸出當前解碼周期的所述串行第一至第N碼元周期Q數據中的一個，所述第二時鐘信號的頻率是所述第一時鐘信號的頻率的1/N。
6.如權利要求4所述的DQPSK變換電路，其特徵在於，所述並行解碼裝置包含第一至第N個解碼器，所述第一個至第N個解碼器之中的第M個解碼器對所述輸入數據的第2M位和第(2M-1)位和第(M-1)個解碼器的輸出進行解碼，這裡M位自然數，並且M≤N，其中，所述第一解碼器對所述一碼元周期超前I和Q數據和所述輸入數據的所述第一和第二位進行解碼。
全文摘要
一種DQPSK變換電路,它包含:具有輸入裝置的並行解碼電路,用來對通過輸入裝置輸入的數據的第一到第2N位以及超前當前解碼循環一個碼元周期的I和Q數據進行解碼,並且並行輸出當前解碼循環的串行第一到第N個I和Q數據,這裡,N是自然數;以及觸發器電路,用來向輸入裝置提供所述第N個I和Q個數據,作為並行解碼裝置的隨後的解碼循環中的一碼元周期超前I和Q數據。
文檔編號H04L27/20GK1182320SQ9711937
公開日1998年5月20日 申請日期1997年9月30日 優先權日1996年10月4日
發明者信太和夫, 平松勝彥 申請人:松下電器產業株式會社