一種高斯白噪聲發生器及實現方法

2023-11-10 10:31:52

專利名稱：一種高斯白噪聲發生器及實現方法
技術領域：
本發明涉及噪聲發生器技術領域，尤其涉及一種高斯白噪聲發生器及實現方法。

背景技術：
現有的硬體高斯噪聲發生器通常分為物理噪聲發生器和數字合成噪聲發生器兩類。雖然物理噪聲發生器精度較高，但是實現電路較為複雜，所以在工程中多選用數字式噪聲發生器。實際應用中，希望設計的噪聲發生器的輸出在時域具有很好的高斯特性，同時在頻域也具有大帶寬，然而由於這兩者之間的矛盾性，無法同時獲得良好的時域高斯特性和頻域上的大帶寬。也就是說，現有的數字噪聲發生器存在的缺點是儘管能獲得輸出噪聲的統計特性，但是輸出噪聲的帶寬很窄。


發明內容
為了克服現有技術中的不足，本發明提供一種數字式高斯白噪聲發生器，在獲得好的時域高斯噪聲信號的同時，得到儘可能大的輸出帶寬。
本發明提供一種的噪聲發生器可產生帶寬3MHz-45MHz該高斯白噪聲發生器在獲得時域良好的高斯統計特性的同時，可輸出的最大帶寬是45MHz。
通過本發明提供的數字式高斯白噪聲發生器可實現本發明的發明目的。本發明的數字式高斯白噪聲發生器包括 偽隨機序列生成器，用於產生偽隨機序列；優選地，採用FPGA晶片實現該偽隨機序列生成器； FIR濾波器，其輸入端接收偽隨機序列生成器生成的偽隨機序列，該FIR濾波器用於對所述偽隨機序列進行濾波，獲得帶限高斯白噪聲序列；優選地，FIR濾波器也通過該FPGA晶片實現； 數模轉換器(DAC)，其輸入端接收FIR濾波器輸出的帶限高斯白噪聲序列，DAC將該所述帶限高斯白噪聲序列的數位訊號轉為模擬信號； 低通濾波器，其輸入端接收數模轉換器DAC輸出的高斯白噪聲，該低通濾波器將高斯白噪聲的無用高次諧波濾除，然後輸出到高速放大器；優選地，低通濾波器採用LC電路實現； 高速放大器，其輸入端接收低通濾波器輸出的高斯白噪聲，然後將其放大並輸出到基帶噪聲；優選地，高速放大器採用運放晶片實現。
優選地，所述偽隨機序列是在FPGA(Field Programmable Gate Array)平臺上生成高速m序列偽隨機碼。
優選地，對所述序列進行FIR(Finite Impulse Response，有限衝激響應)數字濾波處理得到帶限高斯白噪聲數字序列。
優選地，將得到的帶限高斯白噪聲數字序列通過高速DAC(Digital AnalogConverter，數模轉換器)和濾波放大，即轉換為模擬高斯白噪聲信號。
優選地，將得到的模擬高斯白噪聲信號通過LC低通濾波器電路進行濾波。
優選地，將得到的低通濾波後的模擬高斯白噪聲通過高速放大電路進行放大。
通過本發明的數字式高斯白噪聲發生器實現在獲得好的時域高斯噪聲信號的同時，得到儘可能大的輸出帶寬。



圖1是按照本發明的一個實施方式的高斯白噪聲發生器示意框圖。
圖2是按照本發明的一個實施方式的用採樣頻率歸一化後的m序列功率譜密度示意圖。
圖3是按照本發明的一個實施方式的FIR濾波器示意結構圖。
圖4是按照本發明的一個實施方式的FIR濾波器加權參數曲線。
圖5是按照本發明的一個實施方式的輸出不同噪聲帶寬的模擬信號採樣統計的直方圖和頻譜圖。
圖6是按照本發明的一個實施方式的m序列生成裝置的結構示意圖。
圖7是按照本發明的另一個實施方式的高斯白噪聲發生器示意框圖。
圖8是按照本發明的一個實施方式的Gold碼序列生成裝置的結構示意圖。
為了進一步說明本發明的原理及特性，以下結合附圖和具體實施方式
對本發明進行詳細說明。

具體實施例方式 下面結合附圖詳細描述本發明的具體實施方式
。
圖1是按照本發明的一個實施方式的高斯白噪聲發生器示意框圖。
如圖1所示，按照本發明的一個實施方式，高斯白噪聲發生器包括 偽隨機序列生成器，用於產生偽隨機序列。在本實施方式中，優選地，偽隨機序列生成器是m序列生成裝置，並通過FPGA晶片實現所述m序列生成裝置。
FIR濾波器，其通過FPGA晶片內部連接到m序列生成裝置的輸出，對m序列生成裝置產生的m序列進行濾波，獲得帶限高斯白噪聲序列。優選地，FIR濾波器同樣通過FPGA晶片實現。
數模轉換器(DAC)，其通過多路數據電路連接到FIR濾波器的輸出，將所述帶限高斯白噪聲序列的數位訊號轉為模擬信號。通過DAC晶片內置的電路功能實現該轉換，轉換後的模擬信號是帶限模擬高斯白噪聲信號。
低通濾波器，其通過電阻電容電路連接到數模轉換器的輸出，抑制高斯白噪聲的無用高次諧波，得到去除了高次諧波的模擬高斯白噪聲。
高速放大器，其通過運算放大電路連接到低通濾波器的輸出，用於放大模擬高斯白噪聲信號並將其輸出。
偽隨機碼(PN，Pseudo-random Number)的性能指標直接影響產生寬帶白噪聲的隨機性，是系統設計的關鍵。通常產生偽隨機碼的電路為一個反饋移存器，它可分為線性和非線性兩類。前者產生出的周期最長的二進位數字序列為最大長度線性反饋移存器序列，簡稱m序列。根據本發明的一個實施例，通過所述偽隨機序列生成器(即m序列生成裝置)產生m序列偽隨機碼。
產生m序列的反饋移存器的遞推方程可以寫為 它給出了移位輸入an與移位前各級狀態的關係，從而決定了移位寄存器的反饋連接和序列的結構。其具體反饋連接和序列結構如圖6所示。本領域的技術人員很容易理解，通過FPGA硬體即可實現圖6所示的電路結構。公式(1)中的ci表示反饋線的連接狀態，ai表示移位寄存器的狀態，

表示模2相加。
m序列的自相關函數可表示為 上式為一個周期(m＝2n-1)內的函數，其中Tn為偽隨機噪聲碼元的寬度，j取值為整數。整個時域的自相關函數的周期為m＝2n-1。信號的自相關函數與功率譜密度構成一對傅立葉變換，因此m序列的自相關函數經過傅立葉變換，其功率譜密度為 ω表示頻率，δ表示衝激信號。
假定零頻處的功率為1，那麼功率下降為0.5處的頻率為 其典型的功率譜密度如下圖2所示。其中，圖2中的橫軸表示歸一化的頻率，範圍從0-1，沒有單位；縱軸表示功率譜的幅度，單位是dB。
由圖2可以看出，m序列的功率譜密度的包絡是(sin x/x)2形的，它在偽隨機序列基本時鐘頻率的約45％帶寬內具有均勻功率譜密度，所以用濾波器濾除該頻帶內的信號就可以近似看作帶限白噪聲。
下面分析m序列的統計特性。假設有一個由n個寄存器產生的m序列，該序列的周期為 L＝2n-1 (5) 這也是n個寄存器所能有的非全零的狀態總數。在這n個寄存器中任意選p個(0＜p＜n)寄存器組成一個二進位數x，該數x的取值範圍是 0≤x≤2p-1 (6) x在一個m序列周期內取其取值範圍內的任一非零數的次數為2n-p，同理，x在一個m序列周期內取零的次數為2n-p-1，當n-p為較大整數時可以忽略減一的影響，所以，一個m序列周期裡，x在其取值範圍內是一個平均分布，其分布概率是 由式(2)可知，m序列中任意一個片斷和它的一個位移之間的自相關函數都是很小的，所以式(6)中的變量x可被認為前後不相關。
m序列的功率譜是固定的，要生成帶寬可調的數字噪聲序列需要對m序列進行低通數字濾波，根據本發明的一個具體實施例，採用FIR數字濾波器，該濾波器的結構如圖3所示。
由Lindeberg定理可知，設有獨立隨機變量序列{ξk}，且Eξk＝ak，k＝1，2，L，n，則 該定理證明了由大量微小的而且獨立的隨機因素引起並積累而成的變量，必是一個正態隨機變量。
FIR濾波器的單位衝激相應為h(n)，0≤n≤N-1，輸入函數為x(i)，則輸出函數y(i)可以書寫為 式(10)可畫成如圖3所示的框圖形式。
如圖3所示，圖3的輸入是由FPGA產生的m序列(即，白噪聲序列輸入函數x(i))，輸出是經過FIR數字濾波的帶限數字高斯白噪聲(即，輸出函數y(i))。h(0)至h(n-1)表示FIR濾波器的濾波器係數。圖3中的方框表示延時單元，輸入的信號經過延時單元後，分別和FIR濾波器的係數相乘，得到最終的帶限數字高斯白噪聲。
由圖3可以看出，FIR的濾波過程實質上就是一個延遲後加權相加的過程，即濾波輸出y(i)是輸入x(i)以及它的前N-1個狀態的加權疊加。式(3)已經計算了m序列的自相關函數，它與上一個狀態和更上的狀態僅有極小的相關性，此處可以看作不相關。這裡應用的是37階偶對稱FIR，進行HAMMING加窗處理，帶寬為0.28f0＝42MHz(f0＝150MHz)，歸一化後的加權係數曲線如圖4所示。
圖4的橫坐標表示FIR濾波器的係數的項數，一共37項，縱軸表示FIR濾波器的係數。
從圖4可以看出，橫坐標的第17、18和19項的FIR係數都超過了20％，在濾波中共同起最大的作用；第16和20項的權值都是15％左右，在濾波中起次重要作用；然後是橫坐標的第15和21項，權值為5％；越往兩端權值越小。在現有技術中如果有5個相互獨立的量疊加起來就可以近似看成高斯分布，當有7個相互獨立的量是就是高斯分布的較好的逼近，在圖4中有7個較大的相互獨立的變量(橫坐標第15項到21項)，還有30個較小的相互獨立的變量，所以可以認為是較好的高斯分布。
當FIR濾波器的帶寬較小的時候，由於加權係數的大小比較平均，所以輸出噪聲的統計概率將更接近於高斯形。當FIR濾波器的帶寬較小時，可用帶寬0.02f0＝3MHz(f0＝150MHz)時，採用HAMMING加窗處理相應歸一化後的加權係數的曲線也在圖4中。從圖4可以看到全部37項中貢獻最大的仍然為第18項，其權值達到了5.3％，起最大的作用；貢獻最小的是第0和36項，其權值都是0.8％。其規律仍然是越往兩端權值越小，但不同的是該曲線中的各項之間均勻的多，由這樣均勻的37項獨立的均勻分布變量的合成可以認為是非常好的高斯分布。
圖5是在輸出噪聲帶寬分別為0.02f0＝3MHz、0.067f0＝10MHz、0.28f0＝42MHz、0.36f0＝54MHz和0.45f0＝66MHz(f0＝150MHz)情況下，FPGA輸出的數字噪聲信號經過數模轉換器(DAC)變為模擬信號，接著通過前述低通濾波器和高速放大器進行濾波、放大之後輸出的帶限模擬高斯白噪聲，用高速示波器按照噪聲發生平臺速度(即FPGA的速度f0＝150MHz)採樣20,000個樣本值進行統計的直方圖(圖5左列a1-e1的圖形，即分別為3MHz(a1)、10MHz(b1)、42MHz(c1)、54MHz(d1)、66Mhz(e1)的帶寬統計直方圖)和用頻譜儀記錄的噪聲頻譜(圖5右列a2-e2的圖形，即分別為3MHz(a2)、10MHz(b2)、42MHz(c2)、54MHz(d2)、66Mhz(e2)的帶寬頻譜圖)。
從圖5的左列圖形可以看到，在輸出噪聲帶寬為0.02f0＝3MHz、0.067f0＝10MHz時候，其統計曲線平滑、對稱，是很好的高斯形狀；當輸出噪聲帶寬為0.28f0＝42MHz時候，統計曲線有一些惡化，也可以認為是高斯形狀的近似；但是當輸出噪聲帶寬為0.36f0＝54MHz時候，統計曲線明顯改變，已經不能看做高斯分布了。因此，能夠得到時域好的高斯分布的範圍是0.02f0＝3MHz到0.28f0＝42MHz。
從圖5的右列圖形可以看到，隨著輸出噪聲帶寬的減小，輸出噪聲的帶內平坦度指標明顯的惡化當輸出噪聲帶寬為0.36f0＝54MHz時候，帶內總波動為±3dB，單位寬度波動為±0.055dB/MHz；當輸出噪聲帶寬為0.28f0＝42MHz時候，帶內總波動為±3dB，單位寬度波動為±0.07dB/MHz；當輸出噪聲帶寬為0.02f0＝3MHz時候，帶內總波動為±3dB，單位寬度波動為±1dB/MHz，而且帶外抑制很差，每倍頻程僅下降6dB左右，該情況是FIR濾波器在低通小帶寬情況下固有的擬合誤差。因此，輸出噪聲帶寬不能小於0.06f0＝9MHz。因此，在輸出噪聲的帶內平坦度較好的情況下，輸出高斯白噪聲的範圍是0.06f0＝9MHz到0.36f0＝54MHz。
綜合這兩個方面，既能夠得到好的高斯時域統計特性，又能夠得到較好帶內平坦度的高斯白噪聲範圍是0.06f0≤f≤028f0。也就是說，在設計數字高斯白噪聲發生器的時候，如果噪聲發生器的速度f0已經確定，比如是150MHz，則設計的輸出的高斯白噪聲的帶寬應當選擇在0.06f0≤f≤0.28f0之間，即9MHz到42MHz之間。
本發明的創新之處在於當設計數字高斯白噪聲發生器時，為輸出的高斯白噪聲的帶寬選擇了一個較合理的範圍0.06f0≤f≤0.28f0，在該範圍內，輸出的高斯白噪聲的統計特性和頻帶內的平坦度都能夠達到較好的指標。
即在噪聲發生速度f0一定的情況下，既能夠得到較好的帶內平坦度又能保證良好的統計特性的輸出帶寬範圍是0.06f0≤f≤0.28f0，即最大帶寬不能超過0.28f0，最小帶寬不能小於0.06f0。
圖7是按照本發明的另一個實施方式的高斯白噪聲發生器示意框圖。
如圖7所示，高斯白噪聲發生器包括 偽隨機序列生成器，用於產生偽隨機序列。在本實施方式中，優選地，偽隨機序列生成器是Gold碼序列生成裝置，並通過FPGA晶片實現所述Gold碼序列生成裝置。
FIR濾波器，其通過FPGA晶片內部連接到Gold碼序列生成裝置的輸出，對Gold碼序列生成裝置產生的Gold碼序列進行濾波，獲得帶限高斯白噪聲序列。優選地，FIR濾波器同樣通過FPGA晶片實現。
數模轉換器(DAC)，其通過多路數據電路連接到FIR濾波器的輸出，將所述帶限高斯白噪聲序列的數位訊號轉為模擬信號。通過DAC晶片內置的電路功能實現該轉換，轉換後的模擬信號是帶限模擬高斯白噪聲信號。
低通濾波器，其通過電阻電容電路連接到數模轉換器的輸出，抑制高斯白噪聲的無用高次諧波，得到去除了高次諧波的模擬高斯白噪聲。
高速放大器，其通過運算放大電路連接到低通濾波器的輸出，用於放大模擬高斯白噪聲信號並將其輸出。
圖8是按照本發明的一個實施方式的Gold碼序列生成裝置的結構示意圖。Gold碼序列是用一對周期和速率均相同的m序列(即圖8中的第一m序列1和第二m序列m2)對模2加後得到的，其自相關性能比m序列更優。圖8中的「n級m序列發生器」中「n級」表示有n個移位寄存器，「時鐘」表明這兩個m序列發生器的產生是同步的，由時鐘來保持它們產生的同步。
雖然以上描述了本發明的具體實施方式
，但是本領域的技術人員應當理解，這些具體實施方式
僅是舉例說明，本領域的技術人員在不脫離本發明的原理和實質的情況下，可以對上述方法和系統的細節進行各種省略、替換和改變。例如，合併上述方法步驟，從而按照實質相同的方法執行實質相同的功能以實現實質相同的結果則屬於本發明的範圍。因此，本發明的範圍僅由所附權利要求書限定。
權利要求
1.一種高斯白噪聲發生器，用於產生同時具有良好時域高斯特性和頻域大帶寬的噪聲，包括
偽隨機序列生成器，用於產生偽隨機序列；
FIR濾波器，其輸入端接收偽隨機序列生成器生成的偽隨機序列，用於對所述偽隨機序列進行濾波，獲得帶限高斯白噪聲序列；
數模轉換器，其輸入端接收FIR濾波器輸出的帶限高斯白噪聲序列，用於將所述帶限高斯白噪聲序列的數位訊號轉為帶限高斯白噪聲序列模擬信號；
低通濾波器，其輸入端接收數模轉換器輸出的帶限高斯白噪聲序列模擬信號，用於將帶限高斯白噪聲序列模擬信號的無用高次諧波濾除，然後將濾波後的高斯白噪聲信號輸出到高速放大器；
高速放大器，其輸入端接收低通濾波器輸出的濾波後的高斯白噪聲信號，用於對濾波後的高斯白噪聲信號進行放大，然後將放大後的信號輸出給基帶噪聲。
2.根據權利要求1的高斯白噪聲發生器，其特徵在於，所述偽隨機序列生成器是m序列生成裝置，產生的偽隨機序列是m序列；或產生的偽隨機序列是Gold碼序列。
3.根據權利要求1-2的高斯白噪聲發生器，其特徵在於，偽隨機序列生成器和FIR濾波器由FPGA晶片實現。
4.根據權利要求1-3的高斯白噪聲發生器，其特徵在於，低通濾波器採用LC電路實現；高速放大器採用運放晶片實現。
5.一種產生高斯白噪聲的方法，用於產生同時具有良好時域高斯特性和頻域大帶寬的噪聲，包括
通過偽隨機序列生成器產生偽隨機序列；
通過FIR濾波器接收偽隨機序列生成器生成的偽隨機序列，對所述偽隨機序列進行濾波，獲得帶限高斯白噪聲序列；
通過數模轉換器接收FIR濾波器輸出的帶限高斯白噪聲序列，將所述帶限高斯白噪聲序列的數位訊號轉為帶限高斯白噪聲序列模擬信號；
通過低通濾波器接收數模轉換器輸出的帶限高斯白噪聲序列模擬信號，將帶限高斯白噪聲序列模擬信號的無用高次諧波濾除，然後將濾波後的高斯白噪聲信號輸出到高速放大器；
通過高速放大器接收低通濾波器輸出的濾波後的高斯白噪聲信號，對濾波後的高斯白噪聲信號進行放大，然後將放大後的信號輸出給基帶噪聲。
6.根據權利要求5的產生高斯白噪聲的方法，其特徵在於，所述偽隨機序列生成器是m序列生成裝置，產生的偽隨機序列是m序列。
7.根據權利要求6的產生高斯白噪聲的方法，其特徵在於，所述偽隨機序列生成器是Gold碼序列生成裝置，產生的偽隨機序列是Gold碼序列。
8.根據權利要求6或7的產生高斯白噪聲的方法，其特徵在於，偽隨機序列生成器和FIR濾波器由FPGA晶片實現。
9.根據權利要求6或7的產生高斯白噪聲的方法，其特徵在於，低通濾波器採用LC電路實現。
10.根據權利要求6或7的產生高斯白噪聲的方法，其特徵在於，高速放大器採用運放晶片實現。
全文摘要
一種高斯白噪聲發生器及實現方法，涉及噪聲發生器技術領域。通過本發明的數字式高斯白噪聲發生器實現在獲得好的時域高斯噪聲信號的同時，得到儘可能大的輸出帶寬。它包括偽隨機序列生成器，用來產生偽隨機序列；FIR濾波器，對偽隨機序列濾波，得到帶限高斯白噪聲序列；數模轉換器，將數位訊號轉為模擬信號；低通濾波器，抑制帶外噪聲幹擾；高速放大器，放大噪聲信號。
文檔編號H03B29/00GK101807880SQ20091024280
公開日2010年8月18日 申請日期2009年12月17日 優先權日2009年12月17日
發明者申豔 申請人:北京交通大學