隧穿場效應電晶體及其製造方法與流程
2023-11-10 11:06:45
本發明涉及一種隧穿場效應電晶體及其製造方法，尤其涉及一種具有鐵電柵介質的異質結隧穿場效應電晶體及其製造方法。
背景技術：
40多年來，集成電路技術按摩爾定律持續發展，特徵尺寸不斷縮小，集成度不斷提高，功能越來越強。目前，金屬氧化物半導體場效應電晶體(MOSFET)的特徵尺寸已進入亞50nm。單個晶片上集成有上百億個電晶體。然而，伴隨集成度的不斷提高，單位面積上電晶體數量急劇增加帶來功耗的急劇增大。如今，SOC晶片的功耗已達到百瓦量級，這對器件的封裝、散熱及冷卻提出了更高的要求。集成電路的高功耗一方面會使產品的壽命和可靠性大大降低，另一方面大量的集成電路無時不在消耗著地球上有限的電力資源。在能源問題日趨嚴重的今天，低壓低功耗半導體器件的研製成為當今集成電路技術研究中的重中之重。
在集成電路技術中，功耗一般包括來自開關的動態功耗和來自漏電的靜態功耗。伴隨器件特徵尺寸的不斷減小，動態功耗和靜態功耗都呈現不斷增加的趨勢。半導體器件的靜態功耗與工作電壓(Vdd)成正比，動態功耗與Vdd2成正比，因此在集成電路技術發展的早期一般是通過減小Vdd以獲得較小的功耗。當集成電路技術節點在130nm以上時，Vdd與器件的特徵尺寸成比例縮小，但是當集成電路技術節點發展到130nm以下，尤其是進入亞100nm以後，Vdd減小的速度已跟不上器件的特徵尺寸減小的速度，這一方面是受到電源技術發展的限制，按著摩爾定律集成電路每18個月翻一番，而電源技術要達到相同的發展水平則需要5年；另一方面是受到MOSFET自身工作機制的限制，眾所周知，MOSFET是通過柵極控制勢壘的升高與降低實現器件的開啟與關斷，電流的形成來自於載流子勢壘躍遷，根據波爾茲曼理 論，MOSFET的亞閾值斜率(Subthreshold slop，SS)不會小於60mV/dec，為了獲得好的驅動特性，在減小Vdd的同時需相應減小閾值電壓(Vt)，但是由於亞閾值斜率的限制，靜態漏電(Ioff)將成指數規律的增加，因此器件的工作電壓會維持在一個較高的水平。
以14nm技術節點為例，如果按照等比例縮小的規律計算，器件的工作電壓應為0..14V，實際上器件的預計工作電壓在0..7V，這樣功耗將增加25倍，為了降低功耗，實現器件在0..14V下工作，同時要保證具有好的開關特性(Ion/Ioff>103)，那麼器件的亞閾值斜率應該≤45mV/dec。因此，為了獲得低壓低功耗器件，需克服亞閾值斜率為60mV/dec的壁壘，超陡亞閾值斜率半導體器件的研究逐漸引起人們的關注。
隧穿場效應電晶體以其優良的電學特性和可實現性引起了研究人員的注意，被認為是未來低壓低功耗領域最有希望的半導體器件之一。隧穿場效應電晶體通過載流子隧穿機制實現器件的工作，因此可以獲得超陡亞閾值斜率。但是，由於受制於載流子隧穿機率的影響，實際製備中隧穿場效應電晶體的驅動電流一直較低，成為隧穿場效應電晶體迫切需要解決的關鍵問題。
技術實現要素：
本發明的目的旨在解決上述技術缺陷，提供一種隧穿場效應電晶體及其製造方法。
本發明提供了一種隧穿場效應電晶體，包括：半導體襯底；溝道區，位於所述半導體襯底上；柵介質層，位於所述溝道區上，所述柵介質層為具有鐵電屬性的柵介質層；柵電極層，所述柵電極層位於所述柵介質層上，並與所述柵介質層形成柵堆疊；源/漏區，具有第一摻雜類型的源區和第二摻雜類型的漏區位於所述溝道區兩側且嵌入半導體襯底中，其中，部分源區延伸至所述柵堆疊下方；袋區，具有第二摻雜類型的袋區位於所述柵堆疊下方源區中並被源區所包裹。
優選地，所述半導體襯底為本徵摻雜或具有第一摻雜類型的輕摻雜半導體襯底。
優選地，所述袋區具有異質結構。
優選地，所述具有鐵電屬性的柵介質層的材料選自氧化鉿、氧化錳、氧化鈦、氧化鉭、氧化鐵的任一種或組合；任選地，柵介質層進一步包括選自矽(Si)、鋯(Zr)、鈮(Nb)、鉻(Cr)、釩(V)、釔(Y)、鎝(Tc)、錸(Re)、鑭(La)、鈰(Ce)、鉍(Bi)元素任一種或其組合的摻雜。
其中，袋區與源區之間的界面靠近或者重合了源區與溝道區之間的界面；任選地，柵堆疊至少完全覆蓋了袋區和溝道區並優選地超出。
另外，本發明提供了一種隧穿場效應電晶體的製備方法，包括步驟：S1，提供半導體襯底；S2，在所述半導體襯底上形成溝道區、具有第一摻雜類型的源區和具有第二摻雜類型的漏區，其中所述源區與漏區位於所述溝道區兩側；S3，在所述源區中形成具有第二摻雜類型的袋區；S4，在所述袋區和溝道區上方形成柵介質層，所述柵介質層為具有鐵電屬性的柵介質層，所述柵介質層覆蓋部分源區；S5，在所述柵介質層上形成柵電極層。
優選地，步驟S2具體包括：在半導體襯底中形成具有第一摻雜類型的源區；在半導體襯底中形成具有第二摻雜類型的漏區；在源區與漏區之間形成溝道區。
優選地，步驟S3具體包括：在源區中形成具有異質結構和第二摻雜類型的袋區。形成異質結的步驟進一步包括：注入與半導體襯底不同材料的離子，使得半導體襯底中的源區的一部分被非晶化；退火，使得非晶化的一部分源區成為袋區；執行注入摻雜或者在非晶化注入同時摻雜，使得袋區具有第二摻雜類型。
優選地，步驟S4具體包括：在袋區和溝道區上方形成具有鐵電屬性的氧化鉿、氧化錳、氧化鈦、氧化鉭、氧化鐵基鐵電柵介質層，所述柵介質層覆蓋部分源區。
依照本發明的隧穿場效應電晶體及其製備方法，通過在袋區形成異質結，從而減小袋區與源區界面處能帶間隙，提高載流子的隧穿機率，從而提高電晶體的驅動能力，同時通過採用具有鐵電屬性的柵介質層，利用鐵電柵介質層的表面電勢放大作用實現導通電流的進一步提高。
附圖說明
通過以下參照附圖對本發明實施例的描述，本發明的上述以及其他目的、特徵和優點將更為清楚，在附圖中：
圖1示出了根據本發明實施例得到的隧穿場效應電晶體的結構示意圖；
圖2--7示出了根據本發明實施例製造隧穿場效應電晶體的流程中各步驟對應的器件結構的截面圖。
附圖標記說明：
1000，半導體襯底；1002，溝道區；1004，非晶化層；1006，源區；1008，袋區；1010，漏區；1012，柵介質；1014，柵電極；1016，側牆；1018，金屬矽化物；1020，隔離結構。
具體實施方式
以下，通過附圖中示出的具體實施例來描述本發明。但是應該理解，這些描述只是示例性的，而並非要限制本發明的範圍。此外，在以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆本發明的概念。
在附圖中示出了根據本發明實施例的層結構示意圖。這些圖並非是按比例繪製的，其中為了清楚的目的，放大了某些細節，並且可能省略了某些細節。圖中所示出的各種區域、層的形狀以及它們之間的相對大小、位置關係僅是示例性的，實際中可能由於製造公差或技術限制而有所偏差，並且本領域技術人員根據實際所需可以另外設計具有不同形狀、大小、相對位置的區域/層。
圖1示出了根據本發明的一個實施例得到的隧穿場效應電晶體(T--FET)。其中，該隧穿場效應電晶體包括：
半導體襯底1000；溝道區1002，位於半導體襯底1000上；源區1006，位於溝道區1002一側且嵌入半導體襯底中，部分源區延伸至柵堆疊下；袋區1008，位於源區1006中且被源區1006所包裹；漏區1010，位於溝道區1002另一側且嵌入半導體襯底中；柵堆疊，位於溝道區1002和袋區1008上，柵堆疊包括柵介質層1012和柵電極層 1014，柵介質層1012位於溝道區1002和袋區1008上，柵電極層1014位於柵介質層1012上；側牆1016，位於柵堆疊兩側。
優選地，在源區1006和漏區1010的上表面還包括金屬矽化物1018。其中，器件的兩側還包括有隔離結構1020，例如可以是淺溝槽隔離或其他隔離結構。
優選地，半導體襯底1000為本徵摻雜或輕摻雜半導體襯底，如果半導體襯底1000為輕摻雜半導體襯底，摻雜類型應與源區1006相同，為第一摻雜類型(例如為p--型)。襯底1000的材質可以包括體矽(bulk Si)、體鍺(bulk Ge)、絕緣體上矽(SOI)、絕緣體上鍺(GeOI)或者是其他化合物半導體襯底，例如SiGe、SiC、GaN、GaAs、InP等等，以及這些物質的組合。為了與現有的IC製造工藝兼容，襯底1000優選地為含矽材質的襯底，例如Si、SOI、SiGe、Si:C等。
優選地，源區1006與漏區1010位於柵堆疊兩側且嵌入半導體襯底1000，摻雜類型相反(並優選地摻雜濃度大於襯底1000的濃度)，其中源區1006為第一摻雜類型(例如為p)，漏區1010為第二摻雜類型(例如為n)。
優選地，袋區1008位於源區1006中並被源區1006所包裹，袋區1008摻雜類型與源區1006摻雜類型相反，為第二摻雜類型(例如為n+)。並且進一步優選地，袋區1008為異質結構(與源區(例如Si)材質不同)，例如SiGe、SiC或SiGeC異質結構。
優選地，柵介質層1012為具有鐵電屬性的薄膜，包括但不限於氧化鐵基、氧化鉿(HfO2)基、氧化錳基、氧化鈦基、氧化鉭基鐵電柵介質層，具體可以為包括矽(Si)、鋯(Zr)、鈮(Nb)、鉻(Cr)、釩(V)、釔(Y)、鎝(Tc)、錸(Re)、鑭(La)、鈰(Ce)、鉍(Bi)等元素摻雜的氧化鉿(HfO2)、氧化錳、氧化鈦、氧化鉭、氧化鐵的鐵電柵介質層。
優選地，柵電極層1014為金屬柵電極層，例如可以包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金屬單質、或這些金屬的合金以及這些金屬的導電氮化物和/或導電氧化物，柵電極層1014中還可摻雜有C、F、N、O、B、P、As 等元素以調節功函數。柵電極層1014與柵介質層1012之間還優選通過PVD、CVD、ALD等常規方法形成氮化物的阻擋層(未示出)，阻擋層材質為MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M為Ta、Ti、Hf、Zr、Mo、W或其它元素。更優選地，柵電極層1014與阻擋層不僅採用上下疊置的複合層結構，還可以採用混雜的注入摻雜層結構，也即構成柵電極層1014與阻擋層的材料同時沉積在柵介質層1012上，因此柵電極層包括上述阻擋層的材料。
在本發明的實施例中，通過在袋區形成異質結，從而減小袋區與源區界面處能帶間隙，提高載流子的隧穿機率，從而提高電晶體的驅動能力，同時通過採用具有鐵電屬性的柵介質層，利用鐵電柵介質層的表面電勢放大作用實現導通電流的進一步提高。
圖2～7詳細示出了根據本發明實施例製造隧穿場效應電晶體流程中各步驟的截面圖。以下，將參照這些附圖來對根據本發明實施例的各個步驟予以詳細說明。
首先，如圖2所示，提供半導體襯底1000。半導體襯底1000為本徵摻雜或輕摻雜半導體襯底，可以包括任何適合的半導體襯底材料，具體可以是但不限於矽、鍺、鍺化矽、SOI(絕緣體上矽)、GeOI(絕緣體上鍺)等。此外，半導體襯底1000可以可選地包括外延層。對於本發明的實施例，優選採用本徵摻雜矽襯底。
接著，在半導體襯底1000上形成隔離結構1020，優選採用淺溝槽隔離(Shallow Trench Isolation,STI)。在本發明的實施例中也可以採用其他隔離結構，隔離結構與本發明的主旨無關，這裡不再贅述。
然後，如圖3所示，在半導體襯底1000上形成P型源區1006和N型漏區1010，具體地，首先在半導體襯底1000上光刻形成P型源區圖案，接著注入P型摻雜元素，可以為B、BF2、Al、Ga、In離子；然後半導體襯底1000上光刻形成N型漏區圖案，接著注入N型摻雜元素，可以為P、As、Sb離子；然後高溫退火推進形成P型源區1006和N型漏區1010。其中優選地，源區1006的面積大於漏區1010(例如至少沿溝道區方向長/寬更大)，以便於稍後形成袋區以進一步提 高驅動能力。
然後，在P型源區1006中形成袋區1008。具體地，首先在半導體襯底1000上光刻形成袋區圖案；接著，注入鍺Ge、和/或碳C等元素以至少使得源區靠近溝道區的部分非晶化，注入能量為3至30keV，注入劑量為1013至1015cm--2，在半導體襯底表面、特別是源區1006中靠近溝道區1002的那部分形成非晶化層1004，如圖4所示，接著超低能注入N型摻雜元素(注入能量優選小於非晶化注入能量以避免對源區或襯底損傷過大，也即通過調整注入能量調節非晶化區域的深度使其小於源區自身厚度)，可以為As或Sb離子，注入能量為3至10keV，注入劑量為1016至1018cm--2。此外，也可以在非晶化離子注入的過程中同步添加摻雜元素。雖然圖4中所示非晶化區1004與源區1006邊緣相接，但是實際上也可以位於源區1006的非邊緣區，也即源區1006邊緣(或與溝道區1002界面)與非晶化區1004之間還具有一定間隙。
然後快速熱退火形成袋區1008，如圖5所示，快速熱退火方式可以採用尖峰退火(Spike--anneal)或雷射退火(Laser--anneal)快速熱退火方式，退火溫度例如550～850℃、優選600～800℃、最佳700℃，退火時間例如1s～1h。形成的袋區應位於P型源區中，且被P型源區所包裹。同時，在袋區1008快速熱退火過程中，非晶化層1004重新分布形成SiGe、SiC或SiGeC異質結構。
接著，如圖6所示，形成柵堆疊，具體地，首先，在半導體襯底1000上形成柵介質層，柵介質層優選為HfO2基鐵電柵介質層，例如可以包括矽(Si)、鋯(Zr)等元素摻雜的HfO2鐵電柵介質層；接著，在柵介質層上繼續形成柵電極層，柵介質層優選為TaN、TiN、MoN、Mo或W中的任一種或幾種；然後，對柵介質層和柵電極層進行圖案化刻蝕形成柵堆疊，柵堆疊應位於袋區和溝道區上方。如圖6所示，柵極堆疊完全覆蓋袋區1008和溝道區1002，也即至少覆蓋了源區1006的一部分，並且任選地還可以覆蓋漏區1010的一部分。此外，在本發明其他實施例中，柵極堆疊也可以超出袋區1008的範圍而向圖中左側擴展。
然後，如圖7所示，在柵堆疊兩側形成側牆1016，在側牆1016兩側源區1006和漏區1010上形成金屬矽化物1018。優選地，矽化物1018與袋區1008之間的距離大於等於側牆1016的最大厚度，以避免矽化物1018中的金屬離子橫向遷移擴散進入袋區而導致器件失效。
最後，按照常規的器件形成方法，在整個半導體器件結構上形成層間介質層，並在層間介質層中形成與柵極和源/漏的接觸(均未示出)。
本發明的實施例，採用鍺預非晶化技術與超低能注入工藝相結合實現超淺結，同時鍺預非晶化技術的採用可以在器件表面形成異質結，提高載流子的隧穿機率，從而提高器件的電學特性。
此外，高k柵介質和金屬柵技術的採用使後續製備工藝在低溫下進行，消除了高溫工藝對結深的影響。
依照本發明的隧穿場效應電晶體及其製備方法，通過在袋區形成異質結，從而減小袋區與源區界面處能帶間隙，提高載流子的隧穿機率，從而提高電晶體的驅動能力，同時通過採用具有鐵電屬性的柵介質層，利用鐵電柵介質層的表面電勢放大作用實現導通電流的進一步提高。
在以上的描述中，對於各層的構圖、刻蝕等技術細節並沒有做出詳細的說明。但是本領域技術人員應當理解，可以通過現有技術中的各種手段，來形成所需形狀的層、區域等。另外，為了形成同一結構，本領域技術人員還可以設計出與以上描述的方法並不完全相同的方法。
以上參照本發明的實施例對本發明予以了說明。但是，這些實施例僅僅是為了說明的目的，而並非為了限制本發明的範圍。本發明的範圍由所附權利要求及其等價物限定。不脫離本發明的範圍，本領域技術人員可以做出多種替換和修改，這些替換和修改都應落在本發明的範圍之內。