半導體存儲裝置的製作方法

2023-12-03 13:08:51

專利名稱：半導體存儲裝置的製作方法
技術領域：
本發明涉及半導體存儲裝置，特別涉及由2個電晶體構成的半導體存儲裝置。
背景技術：
作為高密度的半導體存儲裝置，其主流產品是設有疊層型和溝道型的存儲電容器和開關用MOS電晶體的DRAM，由於存儲電容器難以進一步小型化，DRAM的小型化也受到了限制。在這種狀況下，取代使用上述那樣的疊層型和溝道型的存儲電容器，將開關電晶體作為電容器元件兼用，正在開發只用1個存儲器電晶體構成的存儲單元的半導體存儲裝置。例如，下述非專利文獻中，公開了在SOI電晶體的浮置體區域蓄積電荷的半導體存儲裝置。
非專利文獻1DIGEST OF TECHNICAL PAPERS pp152-153，″9.1 Memory Design Using One-Transistor Gain Cell on SOI″，Takashi Ohsawa，Katsuyuki Fujita，Tomoki Higashi，Yoshihisa Iwata，Takeshi Kajiyama，Yoshiaki Asao，Kazumasa Sunouchi，2002 IEEEInternational Solid-State Circuits Conference，February5，2002 另外，與上述非專利文獻1同樣，下述專利文獻1公開了另一例僅由1個電晶體構成存儲單元的半導體存儲裝置。
專利文獻1特開2002-260381號公報 但是，上述非專利文獻1中公開的半導體存儲裝置需要形成特殊構造的多晶矽柱，因此存在工藝複雜、會導致製造成本增大的問題。
另外，上述專利文獻1中公開的半導體存儲裝置，通過在源極-漏極間施加高電壓在漏極附近發生碰撞電離，由此而產生的空穴在基體內蓄積，從而實施數據″1″(閾值電壓低的狀態)的寫入。另外，通過在源極施加負電壓將空穴從基體排出，進行數據″0″(閾值電壓高的狀態)的寫入。但是，碰撞電離所導致的空穴生成是有限的，因此存在不能增大數據″1″的狀態和數據″0″的狀態之間的閾值電壓差的問題。另外，需要許多種電源電壓進行讀出或寫入的控制，而且，為控制字線和位線需要提供3值電壓的驅動器，也使讀出和寫入的控制以及必要的電壓的生成變得複雜，這是又一個問題。而且，在僅由1個存儲器電晶體構成存儲單元時，會有電源投入時基體的電位維持在非常低的狀態的情況，在這種狀況下，不流過碰撞電離所導致的電流，也存在不能寫入數據″1″的問題。為了避免這樣的事態，需要將全部的存儲單元進行一次初始化的多餘手續，而且，為了進行初始化需要產生高於通常工作的電源電壓。

發明內容
本發明為解決這樣的問題構思而成，其目的在於實現不需要特殊工藝而可用通用的MOS工藝製造的、且數據″1″的狀態和數據″0″的狀態之間的閾值電壓差異大、能夠穩定工作的半導體存儲裝置。
本發明的半導體存儲裝置的第1形態中，設有矩陣狀配置的多個存儲單元、由在第1方向並排的上述多個存儲單元共有的柵極線和字線以及由在第2方向並排的上述多個存儲單元共有的位線和源極線，上述多個存儲單元各自設有包含隔著第1溝道形成區相對的第1和第2雜質擴散區、在上述第1溝道形成區的上方形成的第1柵電極和在上述第1溝道形成區的下方形成的電荷蓄積節點的存儲電晶體；以及與上述存儲電晶體串聯連接的、包含上述第1雜質擴散區、隔著第2溝道形成區與上述第1雜質擴散區相對的第3雜質擴散區和在上述第2溝道形成區的上方形成的第2柵電極的存取電晶體，上述第2雜質擴散區與上述源極線連接，上述第3雜質擴散區與上述位線連接，上述第1柵電極與上述柵極線連接，上述第2柵電極與上述字線連接，通過上述存取電晶體的導通/截止將上述第1雜質擴散區的電位切換到固定電位或浮置狀態，從而控制上述電荷蓄積節點的電位，將上述存儲電晶體的閾值電壓設定在高電平或低電平。
依據本發明的半導體存儲裝置的第1形態，能夠實現無需特殊工藝製造且穩定工作的存儲裝置。
本發明的半導體存儲裝置的第2形態中，設有具有形成了沿第1方向延伸的第1元件分離絕緣膜的主面的、由上述第1元件分離絕緣膜規定了沿上述第1方向延伸的元件形成區的襯底；沿上述第1方向延伸的位線；均沿第2方向延伸的多條柵極線、多條字線和多條源極線；以及在上述元件形成區內沿上述第1方向並排地配置的多個存儲單元，上述位線由上述多個存儲單元共有，上述多條源極線中的1條源極線由上述多個存儲單元中沿上述第1方向相互鄰接的2個存儲單元共有。
依據本發明的半導體存儲裝置的第2形態，可削減存儲單元陣列區的面積。
本發明的目的、特徵、形態和優點，通過閱讀以下的詳細說明和附圖當會更加明白。


圖1是表示本發明實施例1的半導體存儲裝置的整體結構的方框圖。
圖2是突出表示圖1所示的存儲陣列的一部分的電路圖。
圖3是表示存儲單元的構造的截面圖。
圖4是存儲單元的等效電路圖。
圖5是說明半導體存儲裝置的動作的定時圖。
圖6表示將柵極線從低電平提升到高電平時的存儲節點的電位變化的模擬結果。
圖7表示將柵極線從低電平提升到高電平時的存儲節點的電位變化的模擬結果。
圖8是表示圖1所示的設有讀出放大器的讀出放大電路的結構的電路圖。
圖9是表示數據寫入動作中對位線的電壓施加電路的結構的電路圖。
圖10是表示圖8所示的生成負的電源電位的內部電源發生電路的結構的方框圖。
圖11是表示生成圖5所示的字線和位線的各高電平的內部電源發生電路的結構的電路圖。
圖12與圖8對應，是表示設有讀出放大器的讀出放大電路的結構的電路圖。
圖13與圖9對應，是表示對位線的電壓施加電路的結構的電路圖。
圖14與圖5對應，是說明半導體存儲裝置的動作的定時圖。
圖15與圖3對應，是表示存儲單元的結構的截面圖。
圖16是表示本發明實施例4的半導體存儲裝置的頂面布局的頂面圖。
圖17是表示本發明實施例4的半導體裝置的頂面布局的頂面圖。
圖18是表示本發明實施例4的半導體存儲裝置的頂面布局的頂面圖。
圖19是與圖16所示的布局對應的等效電路圖。
圖20是表示與沿圖16所示的線XX-XX的位置有關的截面結構的截面圖。
圖21是表示與沿圖16所示的線XXI-XXI的位置有關的截面結構的截面圖。
圖22是表示與沿圖16所示的線XXII-XXII的位置有關的截面結構的截面圖。
圖23是示意表示作為1個晶片構成半導體存儲器和邏輯電路的IC晶片結構的頂面圖。
圖24示意表示圖23所示的存儲單元陣列區的基本陣列的結構。
圖25是按工序表示圖23所示的IC晶片的製造方法的截面圖。
圖26是按工序表示圖23所示的IC晶片的製造方法的截面圖。
圖27是按工序表示圖23所示的IC晶片的製造方法的截面圖。
圖28是按工序表示圖23所示的IC晶片的製造方法的截面圖。
圖29是按工序表示圖23所示的IC晶片的製造方法的截面圖。
圖30是按工序表示圖23所示的IC晶片的製造方法的截面圖。
圖31是表示圖30所示的結構的變形例的截面圖。
附圖標記說明 1半導體存儲裝置，8存儲陣列，9讀出放大器，11矽襯底，12埋入氧化膜層，13矽層，14 SOI襯底，20、22、24、58、60、62雜質擴散區，16、18、54、56柵極氧化膜，17、19、55、57柵電極，21、23a、59、61a溝道形成區，23b、61b電荷蓄積節點，50 P型矽襯底，51 N阱區，52 P阱區，STr存儲電晶體，ATr存取電晶體，SN存儲節點，MC、MCH、MCL存儲單元，BL位線，RBLH、RBLL基準位線，SL源極線，GL柵極線，WL字線，Tr1、Tr2電晶體。
具體實施例方式實施例1圖1是表示本發明實施例1的半導體存儲裝置1的整體結構的方框圖。參照圖1，半導體存儲裝置1設有地址解碼器2；輸入輸出電路3；地址緩衝器4；時鐘緩衝器5；控制信號緩衝器6；控制電路7；存儲陣列8；讀出放大器9；以及電源電路10。
圖2是突出表示圖1所示的存儲陣列8的一部分的電路圖。參照圖2，在存儲陣列8上矩陣狀配置多個存儲單元MC。另外，存儲陣列8上設有沿行方向延伸的多條柵極線GL和多條字線WL和沿列方向延伸的多條位線BL與多條源極線SL。柵極線GL和字線WL由在行方向並排的多個存儲單元MC共有，位線BL和源極線SL由在列方向並排的多個存儲單元MC共有。存儲單元MC設在柵極線GL和字線WL與位線BL和源極線SL之間的交點上。
參照圖1，地址解碼器2包括行地址解碼器和列地址解碼器。行地址解碼器基於地址緩衝器4提供的行地址信號，從多條字線WL和多條柵極線GL中各選擇一條字線WL和柵極線GL進行驅動。列地址解碼器基於地址緩衝器4供給的列地址信號，從多條位線BL中選擇一條位線BL進行驅動。
讀出放大器9具有設於存儲陣列8的各列的多個讀出放大電路。讀出放大電路的結構和動作將在後文描述。
輸入輸出電路3在數據輸出動作中將列地址解碼器選擇的讀出放大電路的輸出作為輸出數據輸出到半導體存儲裝置1的外部。另外，輸入輸出電路3在數據輸入動作中將從半導體存儲裝置1的外部供給的輸入數據放大後，經由列地址解碼器選擇的位線BL將輸入數據寫入存儲單元MC。
地址緩衝器4、時鐘緩衝器5和控制信號緩衝器6分別將從半導體存儲裝置1的外部供給的地址信號、時鐘信號和控制信號傳送給控制電路7。
電源電路10生成讀出或寫入等的半導體存儲裝置1的動作所需的電壓(施加在字線WL和位線BL上的電壓等)，並提供給存儲陣列8等。
圖3是表示存儲單元MC的構造的截面圖，圖4是存儲單元MC的等效電路圖。參照圖4，存儲單元MC具有含存儲節點SN的存儲電晶體STr和存取電晶體ATr經由節點PN串聯連接的結構。即，由2個電晶體構成1個存儲單元MC。
參照圖3，SOI襯底14具有依次澱積矽襯底11、埋入氧化膜層12及矽層13的結構。存儲電晶體STr含有N型的雜質擴散區22、24；溝道形成區23a；電荷蓄積節點23b；柵極氧化膜18；以及柵電極19。雜質擴散區22、24從矽層13的頂面到達埋入氧化膜層12的頂面而形成，隔著在矽層13的頂面內限定的溝道形成區23a相對布置。雜質擴散區22相當於圖4所示的節點PN。柵極氧化膜18在溝道形成區23a上形成，柵電極19在柵極氧化膜18上形成。與圖4所示的存儲節點SN相當的電荷蓄積節點23b，在溝道形成區23a的下方形成。電荷蓄積節點23b通過元件分離絕緣膜15與鄰接的其他存儲單元MC電氣隔離。即，電荷蓄積節點23b由SOI電晶體的浮置體構成。柵電極19與柵極線GL連接，雜質擴散區24與源極線SL連接。
存儲電晶體STr通過形成在電荷蓄積節點23b蓄積空穴的狀態(存儲電晶體STr的閾值電壓為低的狀態)和不蓄積空穴的狀態(閾值電壓高的狀態)，分別存儲數據″1″和數據″0″。
存取電晶體ATr含有N型的雜質擴散區20、22；溝道形成區21；柵極氧化膜16；以及柵電極17。雜質擴散區20從矽層13的頂面到達埋入氧化膜層12(7)頂面而形成，隔著在矽層13的頂面內限定的溝道形成區21與雜質擴散區22相對。柵極氧化膜16在溝道形成區21上形成，柵電極17在柵極氧化膜16上形成。柵電極17與字線WL連接，雜質擴散區20與位線BL連接。
圖5是說明半導體存儲裝置1的動作的定時圖。合計存在8個動作模式，以下依次進行說明。另外，源極線SL上被供給電源電位VDD。
(1)數據″0″的寫入動作(0W)在位線BL設定於低電平(GND)的狀態，將字線WL從低電平(GND)提升到高電平(1/2VDD)，將柵極線GL從高電平(VDD)降低到低電平(GND)。從而，節點PN從高電平(VDD)降低至低電平(GND)，同時通過柵極耦合(柵極和基體之間產生的電容耦合)，存儲節點SN從高電平(VDD)降至低電平(GND)。結果，在存儲節點SN形成不蓄積空穴的狀態(″數據0″)。
接著，將位線BL照原樣維持在低電平，並將柵極線GL從低電平提升到高電平。此時，由於位線BL為低電平、字線WL為高電平，存取電晶體ATr導通，節點PN被保持在低電平。因此，柵極線GL的電位稍微上升，在存儲電晶體STr中形成溝道，柵極耦合被溝道阻止(溝道阻塞)，即使柵極線GL的電位上升，存儲節點SN的電位也不會上升。即，從源極線SL經由存儲電晶體STr供給節點PN的空穴，經由存取電晶體ATr從位線BL排出，維持存儲節點SN中不蓄積空穴的狀態(數據″0″)。
其後，通過將字線WL從高電平降至低電平，存取電晶體ATr截止，節點PN從低電平上升至高電平。
(2)數據″0″的讀出動作(0R)通過將位線BL設定在低電平、字線WL設定在高電平，使存取電晶體ATr導通。在該狀態，柵極線GL設定在高電平。在存儲節點SN中不蓄積空穴的狀態(數據″0″)，存儲電晶體STr的閾值電壓變高，因此，從源極線SL經由存儲電晶體STr和存取電晶體ATr流向位線BL的電流量小。
通過使存取電晶體ATr導通，節點PN的電位稍有降低，但是其後使字線WL降低到低電平，使存取電晶體ATr截止，節點PN的電位再次上升至高電平。
(3)數據″0″的保持動作(0H)使位線BL從低電平上升至高電平(1/2VDD)。從而，即使字線WL成為高電平，位線BL和字線WL之間也不產生電位差，存取電晶體ATr不導通。因此，電流不從源極線SL流向位線BL，數據″0″被保持。
(4)數據″0″的刷新動作(0Ref)為了進行刷新動作，需要寫入和讀出等通常指令的2倍的期間。首先，對刷新對象的存儲單元MC執行上述讀出動作，將結果得到的數據″0″保存在設有圖1所示的輸入輸出電路3的寫緩衝器。其後，執行上述寫入動作，將與寫緩衝器中保存的數據相同的數據(即數據″0″)寫入作為刷新對象的存儲器。
(5)數據″1″的寫入動作(1W)在位線BL設定成低電平的狀態，使字線WL從低電平提升到高電平，使柵極線GL從高電平降低到低電平。從而，節點PN從高電平降低到低電平，同時，通過柵極耦合，存儲節點SN從高電平降低到低電平。結果，形成在存儲節點SN中不蓄積空穴的狀態(數據″0″)。到此為止的動作與數據″0″的寫入動作相同。
接著，使位線BL從低電平上升至高電平後，使柵極線GL從低電平上升至高電平。此時，由於位線BL和字線WL均為高電平，存取電晶體ATr截止，節點PN的電位成為浮置狀態。在該狀態，即使柵極線GL上升，由於存儲電晶體STr中也不形成溝道，不發生上述的溝道阻塞。因此，柵極線GL的電位上升時，通過柵極耦合使存儲節點SN的電位也上升。即，從源極線SL供給存儲節點SN的空穴，不排出到位線BL而在存儲節點SN中蓄積，形成數據″1″的狀態。另外，浮置狀態的節點PN的電位與存儲節點SN的電位的上升聯動，從低電平上升到高電平。
(6)數據″1″的讀出動作(1R)通過將位線BL設定成低電平、字線WL設定成高電平，使存取電晶體ATr導通。在該狀態，柵極線GL設定在高電平。在存儲節點SN中蓄積了空穴的狀態(數據″1″)，由於存儲電晶體STr的閾值電壓變低，從源極線SL經由存儲電晶體STr和存取電晶體ATr流向位線BL的電流的量大。
(7)數據″0″的保持動作(1H)與數據″0″的保持動作一樣，使位線BL從低電平上升到高電平。從而，即使字線WL為高電平，位線BL和字線WL之間也不產生電位差，所以存取電晶體ATr不導通。因此，電流不從源極線SL流向位線BL，數據″1″被保持。
(8)數據″1″的刷新動作(1Ref)與數據″0″的刷新動作一樣，首先，對刷新對象的存儲單元MC執行上述讀出動作，將結果得到的數據″1″保存在設有圖1所示的輸入輸出電路3的寫緩衝器中。其後，執行上述寫入動作，將與保存在寫緩衝器中的數據相同的數據(即數據″1″)寫入作為刷新對象的存儲單元MC。
圖6、7表示寫入動作中柵極線GL從低電平(0V)上升到高電平(1.2V)時的存儲節點SN的電位的變化的模擬結果。圖6對應於數據″0″的寫入動作，圖7對應於數據″1″的寫入動作。橫軸的X(μm)上，X為零的附近相當於存儲電晶體STr的基體區域(圖3所示的電荷蓄積節點23b，即存儲節點SN)，X為負的區域相當於存儲電晶體STr的源極區域(圖3所示的雜質擴散區22，即節點PN)，X為正的區域相當於存儲電晶體STr的漏極區域(圖3所示的雜質擴散區24)。另外，存儲電晶體STr的溝道長是0.1μm。縱軸的電位(Potential(V))是各區域的最深部附近的電位。
參照圖6，數據″0″的寫入動作中，作為存取電晶體ATr導通的結果，存儲電晶體STr的源極區域的電位被固定在0V。但是，由於加進了內建電位，圖6中不是固定在0V上而是固定在0.53V上。這時發現，即使將柵極線GL從低電平(0V)上升至高電平(1.2V)，存儲電晶體STr的基體區域的電位，從0V只上升到0.2V左右。
另一方面，參照圖7，數據″1″的寫入動作中，作為存取電晶體ATr為截止的結果，存儲電晶體STr的源極區的電位為浮置狀態。這時發現，使柵極線GL從低電平(0V)上升到高電平(1.2V)時，存儲電晶體STr的體區域的電位從0V極大地上升到0.7V左右。另外發現，與基體區域的電位的上升聯動，存儲電晶體STr的源極區域的電位也從0.4V上升到1.2V附近。
圖8是表示設有圖1所示的讀出放大器9的讀出放大電路的結構的電路圖。圖1所示的存儲陣列8中，除了設有存儲電晶體STr和存取電晶體ATr的通常的存儲單元MC以外，還設有存儲單元MCH、MCL。存儲單元MCH含有寫入動作時必須通過寫入數據″1″而將閾值電壓設定在低電平的存儲電晶體STrH和與之串聯連接的存取電晶體ATr。存儲單元MCL含有寫入動作時必須通過寫入數據″0″而將閾值電壓設定在高電平的存儲電晶體STrL和與之串聯連接的存取電晶體ATr。存儲單元MCH與基準位線RBLH連接，存儲單元MCL與基準位線RBLL連接。
存儲單元MC、MCH、MCL均與正的電源電位VDD(例如1.2V)連接。另外，存儲單元MC、MCH、MCL均經由電晶體Tr1、Tr2與負的電源電位VBB(-VDD，例如-1.2V)連接。例如，在電源電位VDD和電源電位VBB之間，從電源電位VDD側起依次與存儲電晶體STr、存取電晶體ATr、電晶體Tr1和電晶體Tr2串聯連接。電晶體Tr1的漏極和柵極相互連接，構成所謂閾值連接。電晶體Tr2的情況也同樣。電晶體Tr1、Tr2以將位線BL和基準位線RBLH、RBLL的各讀出電壓均設定在0V附近為目的進行配置。
另外，存儲單元電路包含具有2對並行輸入端的差動放大電路，在一方的並行輸入端上輸入基準位線RBLH的電位Vblh和基準位線RBLL的電位Vbll，在另一方的並行輸入端上輸入位線BL的電位Vbl。由於存儲電晶體STrH的閾值電壓低、存儲電晶體STrL的閾值電壓高，相對地滿足Vblh＞Vbll。另外，存儲單元MC存儲了數據″0″時，即存儲電晶體STr的閾值電壓為高電平時，Vbl＝Vbll，相反地，存儲單元MC存儲了數據″1″時，即存儲電晶體STr的閾值電壓為低電平時，Vbl＝Vblh。差動放大電路中Vblh、Vbll與Vbl相比，Vbl＝Vbll時差動放大電路輸出高電平的信號，Vbl＝Vblh時差動放大電路輸出低電平的信號。即，存儲電晶體STr的閾值電壓為高電平時，差動放大電路輸出高電平的信號，另一方面，存儲電晶體STr的閾值電壓為低電平時，差動放大電路輸出低電平的信號。
通過這樣的結構，能夠將存儲單元MC中存儲的數據由讀出放大電路無誤地檢測。
圖9是表示對數據寫入動作中的位線BL的電壓施加電路(寫入電路)的結構的電路圖。如圖5所示，寫入數據″0″時位線BL需要設定在低電平，寫入數據″1″時位線BL需要設定在高電平。參照圖9，寫入許可信號WE為高電平的場合，寫入數據WD為″0″時在位線BL上施加GND(0V)，寫入數據WD為″1″時在位線BL上施加VBL(0.6V)。另外，數據讀出動作中，作為寫入許可信號WE成為低電平的結果，電壓施加電路的輸出成為高阻抗狀態。
通過這樣的結構，電壓施加電路能夠根據寫入數據WD可靠地使位線BL的電位有差異，能夠防止將錯誤數據寫入存儲單元MC。
圖10是表示生成圖8所示的負電源電位VBB(例如-1.2V)的內部電源發生電路的結構的方框圖。圖10所示的內部電源發生電路是圖1所示的電源電路10的一部分。檢測器80將-1.2V的基準電壓與電荷泵82的輸出電壓(VBB)進行比較，並基於檢測器80的檢測結果，環形振蕩器81發生脈衝來控制電荷泵82。
圖11是表示生成圖5所示的字線WL和位線BL的各高電平(1/2VDD)的內部電源發生電路(降壓電路)的結構的電路圖。圖11所示的內部電源發生電路是圖1所示的電源電路10的一部分。通過將電源電位VDD由電晶體90、91分壓而得到的1/2VDD，作為基準電壓輸入到誤差放大器92。在誤差放大器92的輸出端連接由PMOS電晶體構成的驅動電晶體93，驅動電晶體93輸出1.2VDD，同時該1/2VDD被負反饋到誤差放大器92。
這樣，本實施例1的半導體存儲裝置1中，能夠由存儲電晶體STr和存取電晶體ATr構成存儲單元MC，不需要傳統的DRAM中必需的存儲電容器。而且，存儲電晶體STr和存取電晶體ATr的尺度(布局尺寸和形狀)與通常的NMOS電晶體的尺度相同，不需要特殊的結構。因此，能夠減少所需的製造工序數和光掩模的數量，從而能夠降低製造成本並縮小晶片面積。
另外，由於不需要特殊的工藝而能夠用通用的MOS工藝製造半導體存儲裝置1，與上述非專利文獻1公開的半導體存儲裝置比較，能夠實現製造工藝的簡化和製造成本降低。
而且，由於在存儲數據″1″的狀態和存儲數據″0″的狀態能夠使存儲電晶體STr的閾值電壓有大的差異，與上述專利文獻T公開的半導體存儲裝置相比，能夠實現穩定的動作。
另外，存儲電晶體STr和存取電晶體ATr由SOI電晶體構成，寄生電容小，與採用塊狀襯底的場合相比，能夠實現動作的高速化和消耗功率的降低。而且，由於存儲節點SN與存取電晶體ATr等電氣隔離，對噪聲的耐受性高。而且，存儲節點SN的周圍大部分由元件分離絕緣膜15包圍，因此，柵極耦合產生的效果大，能夠取得增大數據″1″的狀態和數據″0″ 的狀態之間存儲電晶體STr的閾值電壓的差異的效果。
實施例2圖12對應於圖8，是表示設有讀出放大器9的讀出放大電路的結構的電路圖。本實施例2的半導體存儲裝置1的整體結構和存儲單元MC的結構與上述實施例1相同。參照圖12，電源電位VDD和接地電位GND之間，從電源電位VDD側依次串聯連接存儲電晶體STr、存取電晶體ATr、電晶體Tr1和電晶體Tr2。存儲電晶體STrH、STrL也是如此。電晶體Tr1、Tr2的各柵極共同連接在電晶體Tr1的漏極，構成所謂閾值連接。
圖13與圖9對應，是表示對位線BL的電壓施加電路的結構的電路圖。在取代圖9的VBL(0.6V)而採用VDD(1.2V)這一點上，與上述實施例1不同。
圖14對應於圖5，是說明半導體存儲裝置1的動作的定時圖。圖5中字線WL和位線BL的各高電平為1/2VDD，而圖14中是VDD，這一點與上述實施例1不同。
如此，本實施例2的半導體存儲裝置1中，由於能夠避免使用負的電源電位VBB(-1.2V)，不需要圖10所示的內部電壓發生電路。另外，伴隨這種情況，字線WL和位線BL的各高電平不成為1/2VDD而成為VDD，圖11所示的內部電壓發生電路也變得不需要。因此，與上述實施例1相比，能夠實現製造成本降低和晶片面積的削減。
另外，圖8所示的結構中，需要每個電晶體Tr1、Tr2進行柵極-漏極間的布線連接，但在圖12所示的結構不需要如此，能夠用與存儲單元電晶體(存儲電晶體STr和存取電晶體ATr)同樣形狀的電晶體來構成電晶體Tr1、Tr2。因此，能夠抑制起因於工藝偏差的存儲單元電晶體和電晶體Tr1、Tr2之間的特性的波動，從而能夠實現更加穩定的讀出動作。
實施例3圖15對應於圖3，是表示存儲單元MC的結構的截面圖。本實施例3的半導體存儲裝置1的整體結構與上述實施例1、2相同。上述實施例1中，用SOI襯底14來形成存儲電晶體STr和存取電晶體ATr，但是在本實施例3中，用塊狀襯底來形成，這一點與上述的實施例不同。
參照圖15，在P型矽襯底50上形成N阱區51，在N阱區51上形成P阱區52。P阱區52通過N阱區51與P型矽襯底50電氣隔離。鄰接的存儲單元MC之間，通過從P阱區52的頂面到N阱區51的頂面的STI(Shallow Trench Isolation)53相互電氣分離。因而，不需要加大STI53的分離寬度，避免晶片面積的增大。
存儲電晶體STr含有N型的雜質擴散區60、62；溝道形成區61a；電荷蓄積節點61b；柵極氧化膜56；以及柵電極57。雜質擴散區60、62隔著在P阱區52的頂面內限定的溝道形成區61a相對布置。柵極氧化膜56在溝道形成區61a上形成，柵電極57在柵極氧化膜56上形成。電荷蓄積節點61b在溝道形成區61a的下方形成。電荷蓄積節點61b通過STI53與鄰接的其他存儲單元MC電氣隔離。柵電極57與柵極線GL連接，雜質擴散區62與源極線SL連接。
存取電晶體ATr含有N型的雜質擴散區58、60；溝道形成區59；柵極氧化膜54；以及柵電極55。雜質擴散區58隔著在P晶圓52的頂面內限定的溝道形成區59與雜質擴散區60相對。柵極氧化膜54在溝道形成區59上形成，柵電極55在柵極氧化膜54上形成。柵電極55與字線WL連接，雜質擴散區58與位線BL連接。
另外，通過將各部分的導電型設為相反，能夠用N型矽襯底通過PMOS電晶體構成存儲電晶體STr和存取電晶體ATr。
這樣本實施例3的半導體存儲裝置1中，不用SOI襯底而用塊狀襯底來形成存儲電晶體STr和存取電晶體ATr。因此，一般地說，與用價格高於塊狀襯底的SOI襯底的情況相比，能夠降低成本。
實施例4圖16～18是表示本發明實施例4的半導體存儲裝置的頂面布局的頂面圖。為了使各層的布局清晰，圖16中省略了位線BL，但與圖17相當，圖17中省略了字線WL、柵極線GL和源極線SL，但與圖18相當。另外，圖19是對應於圖16所示的布局的等效電路圖。而且，圖20、21、22分別是表示沿圖16所示的線XX-XX、XXI-XXI、XXII-XXII的位置處截面結構的截面圖。
參照圖18，元件分離區IR和元件形成區AR均沿第1方向延伸地形成。在元件形成區IR內形成圖21、22所示的元件分離絕緣膜15。即，元件分離絕緣膜15沿第1方向延伸而形成，從而用元件分離絕緣膜15限定在第1方向延伸的元件形成區AR。元件形成區AR不用元件分離絕緣膜15分斷，而是沿第1方向連續地延伸。
參照圖17，字線WL、柵極線GL和源極線SL均沿第2方向延伸地形成。第2方向是與第1方向垂直的方向。在源極線SL的兩側形成柵極線GL，在柵極線GL的外側(與源極線SL相反的一側)形成字線WL。在字線WL的外側(與柵極線GL相反的一側)，形成鄰接的字線WL。源極線SL作為多層布線結構中的第1層布線形成，經由接觸塞CP2與元件形成區AR連接。
參照圖16，位線BL在元件形成區AR的上方沿第1方向延伸地形成。位線BL作為多層布線結構中的第2層布線而形成，經由接觸塞CP1與元件形成區AR連接。另外，位線BL也可作為第1層布線形成，源極線SL也可作為第2層布線形成。
沿位線BL設有多個存儲單元MC(MCa～MCf)。位線BL由在第1方向並排的多個存儲單元MC共有。另外，1條源極線SL由沿第1方向相互鄰接的2個存儲單元MC共有。圖16所示的例中，源極線SL由例如左端的存儲單元MCa和中央的存儲單元MCb共有。另外，字線WL、柵極線GL和源極線SL由在第2方向並排的多個存儲單元MC共有。
參照圖19，與上述各實施例1～3相同，存儲單元MC設有存儲電晶體STr和存取電晶體ATr。存儲電晶體STr和存取電晶體ATr的結構和動作與上述各實施例1～3相同。
參照圖20，SOI襯底14具有依次澱積了矽襯底11、埋入氧化膜層12和矽層13的結構。存儲電晶體STr設有N型的雜質擴散區22、24；溝道形成區23a；電荷蓄積節點23b；柵極氧化膜18；以及與圖16、17所示的柵極線GL相當的柵電極19。雜質擴散區22、24從矽層13的頂面到達埋入氧化膜層12的頂面地形成，隔著在矽層13的頂面內限定的溝道形成區23而相對布置。柵極氧化膜18在溝道形成區23a上形成，柵電極19在柵極氧化膜18上形成。電荷蓄積節點23b在溝道形成區23a的下方形成。
存取電晶體ATr含有N型的雜質擴散區20、22；溝道形成區21；柵極氧化膜16；以及與圖16、17所示的字線WL對應的柵電極17。雜質擴散區20從矽層13的頂面到達埋入氧化膜層1200頂面而形成，隔著在矽層13的頂面內限定的溝道形成區21與雜質擴散區22相對。柵極氧化膜16在溝道形成區21上形成，柵電極17在柵極氧化膜16上形成。
在柵電極17、19的側面，形成由絕緣膜構成的側壁隔層104。在雜質擴散區20的頂面形成矽化物層100，在雜質擴散區22的頂面形成矽化物層102，在雜質擴散區24的頂面形成矽化物層103，在柵電極17、19的頂面形成矽化物層101。
在層間絕緣膜105內，形成與矽化物層100連接的接觸塞106和與矽化物層103連接的接觸塞107。在層間絕緣膜105上，形成與接觸塞106連接的金屬膜108和與接觸塞107連接的金屬布線109。接觸塞107與圖17所示的接觸塞CP2相當。金屬布線109與圖16、17所示的源極線SL相當。
在層間絕緣膜110內，形成與金屬膜108連接的接觸塞111。在層間絕緣膜110上形成與接觸塞111連接的金屬布線112。接觸塞106、111和金屬膜108與圖16所示的接觸塞CP1相當。金屬布線112與圖16所示的位線BL相當。
參照圖21、22，所謂全溝道型的元件分離絕緣膜15從矽層13的頂面到達埋入氧化膜層12的頂面而形成。即，元件分離絕緣膜15具有與埋入氧化膜層12的頂面接觸的底面。
圖23是示意表示半導體存儲器和邏輯電路作為1個晶片而構成的晶片120的結構的頂面圖。IC晶片120含有形成了本發明的半導體存儲裝置的存儲單元陣列區121；形成了SRAM的SRAM區122；形成了模擬電路的模擬電路區123；以及形成了邏輯電路的邏輯電路區域124。另外，在IC晶片120的周邊形成多個I/O焊盤125。
存儲單元陣列區121，例如，對應於圖1所示的半導體存儲裝置1。在存儲單元陣列區121內形成地址解碼器2、輸入輸出電路3、緩衝電路126、控制電路7、存儲陣列8、讀出放大器9和電源電路10。緩衝電路126對應於圖1所示的地址緩衝器4、時鐘緩衝器5和控制信號緩衝器6。
圖24示意表示圖23所示的存儲單元陣列區121的64kb的基本陣列的結構。沿行方向(圖24中的縱向)延伸的合計64條字線WL0～WL63在列方向(圖24中的橫向)並排配置。另外，沿列方向延伸的合計1024條位線BL0～BL1023在行方向並排配置。圖24所示的多條源極線SL在端部相互連接，源極線SL上被施加電源電位VDD。1個列選擇器131上連接4條位線BL，列選擇器131與包含讀出放大器和寫入驅動器的電路130連接。另外，設有對應於圖8所示的基準位線RBLH、RBLL的基準位線RBL1、RBL0和形成了圖8所示的電晶體Tr1、Tr2的鏡像存儲單元區MMC。
圖25～30是依工序表示圖23所示的IC晶片120的製造方法的截面圖。圖25～30示出了對應於圖22的存儲單元陣列區的結構和周邊電路區的結構。這裡，「存儲單元陣列區」對應於圖23所示的存儲陣列8。另外，「周邊電路區」對應於圖23所示的SRAM區122、模擬電路區123和邏輯電路區域124，還對應於圖23所示的存儲單元陣列區121地址解碼器2、輸入輸出電路3、緩衝電路126、控制電路7、讀出放大器9和電源電路10。
參照圖25，首先，用公知的溝道分離技術在SOI襯底14的周邊電路區中的矽層13的頂面內，形成所謂部分溝道型的元件分離絕緣膜140。另外，SOI襯底14的存儲單元陣列區中的矽層13的頂面內，形成所謂全溝道型的元件分離絕緣膜15。形成的元件分離絕緣膜140不到達埋入氧化膜層12的頂面而到達矽層13的頂面內。即，元件分離絕緣膜140具有不與埋入氧化膜層12的頂面接觸的底面。
參照圖26，接著，在矽層13上形成具有用照相製版法規定的開口圖案的光刻膠141，通過離子注入磷或砷等的N型雜質，在不被光刻膠141覆蓋的部分的矽層13內形成N阱區142。其後，將光刻膠141除去。
參照圖27，接著，在矽層13上形成具有用照相製版法規定的開口圖案的光刻膠143後，離子注入硼等的P型雜質在未被光刻膠143覆蓋的部分的矽層13內形成P阱區144。其後，將光刻膠143除去。
參照圖28，接著，用熱氧化法形成柵極氧化膜145、18。接著，在整個面上澱積多晶矽膜後，將該多晶矽膜圖案化，從而形成柵電極146、19。接著，在整個面上澱積氮化矽膜後，蝕刻該氮化矽膜，從而形成側壁隔層104。在柵電極19的側面也形成側壁隔層104(參照圖20)，圖28中未示出。
參照圖29，接著，用照相製版法和離子注入法在N阱區142內形成P型的雜質擴散區148。接著，用照相製版法和離子注入法，在P阱區144內形成N型的雜質擴散區147。形成雜質擴散區147時也在存儲單元陣列區內形成雜質擴散區20、22、24(參照圖20)，圖29中未示出。
參照圖30，接著，根據需要在所要求的區域形成由氧化矽膜構成的矽化物保護膜，之後，用鈦或鈷等的金屬使露出的矽成為矽化物，形成矽化物層149、150、101。矽化物層149、150、101形成時，也在存儲單元陣列區內形成矽化物層100、102、103(參照圖20)，圖30未示出。
從圖25～30可知，本實施例4的IC晶片120不需要特殊的工藝，能夠以通用的MOS工藝製造。上述實施例1的半導體存儲裝置1也能夠用與圖25～30相同的工藝製造。因此，上述實施例1的半導體存儲裝置1，能夠以通用的MOS工藝製造。
圖31是表示圖30所示的結構的變形例的截面圖。在周邊電路區內不形成N阱區142，而形成P阱區144。並且，取代具有圖30所示的P型的雜質擴散區148的PMOS，形成具有N型的雜質擴散區147的NMOS。
如圖16～18所示，本實施例4的半導體存儲裝置中，元件形成區AR沿第1方向連續地延伸而形成，位線BL沿第1方向延伸，柵極線GL、字線WL和源極線SL沿第2方向延伸。而且，在第1方向並排配置的多個存儲單元MC共有位線BL，另外，在第1方向鄰接的2個存儲單元MC共有源極線SL。
因此，與圖3所示的結構相比，可將在第1方向鄰接的存儲單元MC間的元件分離絕緣膜15的形成省略，能夠削減存儲單元陣列區的面積。而且，在第1方向鄰接的2個存儲單元MC共有1條源極線，因此，能夠進一步減少存儲單元陣列區的面積。
另外，參照圖2、3，在第1方向鄰接的存儲單元MC之間形成元件分離絕緣膜15的結構中，由一方的存儲單元MC的雜質擴散區24、元件分離絕緣膜15和另一方的存儲單元MC的雜質擴散區20形成寄生電容器結構。因此，為了通過元件分離絕緣膜15防止電流洩漏，將元件分離絕緣膜15的隔離寬度加大，並將源極線SL和位線BL的排列順序錯開，以使等電位的源極線SL之間相互鄰接，需要進行這方面的設計。相比之下，本實施例4的半導體存儲裝置中，在第1方向鄰接的存儲單元MC間不形成元件分離絕緣膜15，因此不需要進行這樣的設計。
另外，如圖30、31所示，在存儲單元陣列區內形成全溝道型的元件分離絕緣膜15，在周邊電路區內形成部分溝道型的元件分離絕緣膜140。因此，存儲單元陣列區中，在第2方向鄰接的存儲單元MC之間由元件分離絕緣膜15在電氣地完全隔離，而在周邊電路區中，能夠將NMOS和PMOS的各基體區域的電位固定。
以上就本發明作了詳細說明，上述的說明在所有形態中都是例示性的，本發明並不以此為限。可以想見，能夠獲得未例示的無數的變形例而不偏離本發明的範圍。
權利要求
1.一種半導體存儲裝置，其中設有，矩陣狀配置的多個存儲單元(MC)；以及柵極線(GL)、字線(WL)、位線(BL)和源極線(SL)，所述多個存儲單元(MC)的各自含有，存儲電晶體(STr)，其中包括隔著第1溝道形成區(23a)而相對的第1雜質擴散區(22)和第2雜質擴散區(24)、在所述第1溝道形成區(23a)的上方形成的第1柵電極(19)和在所述第1溝道形成區(23a)的下方形成的電荷蓄積節點(23b)；以及與所述存儲電晶體(STr)串聯連接的存取電晶體(ATr)，其中包括所述第1雜質擴散區(22)、隔著第2溝道形成區(21)與所述第1雜質擴散區(22)相對的第3雜質擴散區(20)和在所述第2溝道形成區(21)的上方形成的第2柵電極(17)，所述第2雜質擴散區(24)與所述源極線(SL)連接，所述第3雜質擴散區(20)與所述位線(BL)連接，所述第1柵電極(19)與所述柵極線(GL)連接，所述第2柵電極(17)與所述字線(WL)連接，通過所述存取電晶體(ATr)的導通/截止將所述第1雜質擴散區(22)的電位切換到固定電位或浮置狀態，從而控制所述電荷蓄積節點(23b)的電位，並由此將所述存儲電晶體(STr)的閾值電壓設定在高電平或低電平。
2.權利要求1所述的半導體存儲裝置，其中，通過在所述存取電晶體(ATr)成為導通的狀態將所述第1柵電極(19)的電位從低電平提升到高電平，將所述存儲電晶體(STr)的所述閾值電壓設定在高電平，通過在所述存取電晶體(ATr)成為截止的狀態將所述第1柵極電極(19)的電位從低電平提升到高電平，將所述存儲電晶體(STr)的所述閾值電壓設定在低電平。
3.權利要求1所述的半導體存儲裝置，其中，還設有依次澱積了半導體襯底(11)、絕緣層(12)和半導體層(13)的SOI襯底(14)，所述第1～第3雜質擴散區(22，24，20)以及所述第1和第2溝道形成區(23a，21)都在所述半導體層(13)內形成，所述電荷蓄積節點(23b)構成為所述半導體層(13)的一部分。
4.權利要求1所述的半導體存儲裝置，其中，還設有依次澱積了第1導電型的半導體襯底(50)、第2導電型的第1阱區(51)和所述第1導電型的第2阱區(52)的襯底，所述第1～第3雜質擴散區(60，62，58)以及所述第1和第2溝道形成區域(61a，59)都在所述第2阱區(52)的頂面內形成，所述電荷蓄積節點(61b)構成為所述第2阱區(52)的一部分。
5.權利要求1所述的半導體存儲裝置，還設有所述存儲電晶體(STr)的所述閾值電壓設於高電平的第1存儲單元(MCL)；與所述第1存儲單元(MCL)連接的第1基準位線(RBLL)；所述存儲電晶體(STr)的所述閾值電壓設於低電平的第2存儲單元(MCH)；與所述第2存儲單元(MCH)連接的第2基準位線(RBLH)；以及通過將所述第1和第2基準位線(RBLL，RBLH)的各電位同與作為讀出對象的讀出存儲單元(MC)連接的位線(BL)的電位比較，檢測出設有所述讀出存儲單元(MC)的所述存儲電晶體(STr)的所述閾值電壓是高電平還是低電平的讀出放大電路。
6.權利要求5所述的半導體存儲裝置，其中，在電源電位(VDD)和地電位(GND)之間，從所述電源電位(VDD)側依次串聯連接所述存儲電晶體(STr)、所述存取電晶體(ATr)、第1電晶體(Tr1)和第2電晶體(Tr2)，所述第1和第2電晶體(Tr1，Tr2)的各柵極與所述第1電晶體(Tr1)的漏極連接。
7.權利要求1所述的半導體存儲裝置，還設有，作為寫入對象的寫入存儲單元所含有的所述存儲電晶體(STr)的所述閾值電壓設定在高電平時，在與所述寫入存儲單元連接的位線(BL)上施加低電平的電位(GND)，所述寫入存儲單元所含有的所述存儲電晶體(STr)的所述閾值電壓設定在低電平時，在與所述寫入存儲單元連接的所述位線(BL)施加高電平的電位(VBL)的寫入電路。
8.權利要求1所述的半導體存儲裝置，其中，還設有依次澱積了半導體襯底(11)、絕緣層(12)和半導體層(13)的SOI襯底(14)，所述SOI襯底(14)含有形成了所述多個存儲單元(MC)的存儲單元陣列區和形成了周邊電路的周邊電路區，在所述存儲單元陣列區內，形成具有與所述絕緣層(12)的頂面接觸的底面的第1元件分離絕緣膜(15)，在所述周邊電路區內形成具有不與所述絕緣層(12)的頂面接觸的底面的第2元件分離絕緣膜(140)。
9.一種半導體存儲裝置，其中設有具有形成了沿第1方向延伸的第1元件分離絕緣膜(15)的主面的、沿所述第1方向延伸的元件形成區(AR)由所述第1元件分離絕緣膜(15)限定的襯底(14)；沿所述第1方向延伸的位線(BL)；均沿第2方向延伸的多條柵極線(GL)、多條字線(WL)和多條源極線(SL)；以及在所述元件形成區(AR)內沿所述第1方向配置的多個存儲單元(MC)，所述位線(BL)由所述多個存儲單元(MC)共有，所述多條源極線(SL)中的1條源極線(SL)由所述多個存儲單元(MC)中沿所述第1方向相互鄰接的2個存儲單元(MC)共有。
10.權利要求9所述的半導體存儲裝置，其中，所述襯底(14)是依次澱積了半導體襯底(11)、絕緣層(12)和半導體層(13)的SOI襯底(14)，所述SOI襯底(14)具有形成了所述多個存儲單元(MC)的存儲單元陣列區和形成了周邊電路的周邊電路區，所述第1元件分離絕緣膜(15)具有與所述絕緣層(12)的頂面接觸的底面，在所述周邊電路區內，形成具有不與所述絕緣層(12)的頂面接觸的底面的第2元件分離絕緣膜(140)。
全文摘要
本發明的目的在於，獲得可用MOS工藝製造的、且可實現穩定動作的半導體存儲裝置。存儲電晶體(STr)中設有雜質擴散區(22，24)、溝道形成區(23a)、電荷蓄積節點(23b)、柵極氧化膜(18)和柵電極(19)。柵電極(19)連接在柵極線(GL)上，雜質擴散區(24)連接在源極線(5L)上。存儲電晶體(STr)通過在電荷蓄積節點(23b)中形成蓄積了空穴的狀態和未蓄積空穴的狀態，分別存儲數據「1」和數據「0」。存取電晶體(ATr)含有雜質擴散區(20，22)、溝道形成區(21)、柵極氧化膜(16)和柵電極(17)。雜質擴散區(20)與位線(BL)連接。
文檔編號H01L27/108GK1965404SQ20058001833
公開日2007年5月16日 申請日期2005年6月3日 優先權日2004年6月9日
發明者森下玄, 有本和民 申請人:株式會社瑞薩科技