電流檢測電路的製作方法
2023-12-01 03:37:31
專利名稱：電流檢測電路的製作方法
技術領域：
本發明涉及一種用於檢測流過功率半導體器件的電流值的電流檢測電路。
背景技術：
如半導體閘流管這樣的功率半導體器件(以下，稱作功率電晶體)是進行電力的轉換及控制的半導體，例如，大多被用作電動機的逆變器控制用的驅動元件或開關電源用的電力控制元件。具體而言，為了產生電動機負載的驅動轉矩，而使用流過功率電晶體的電流，並且在開關電源中，將功率電晶體用在響應性的改善中。特別是，與雙極結電晶體(Bipolar Junction Transistor :BJT)或半導體閘流管相比，IGBT(Insulated Gate Bipolar Transistor 絕緣柵極雙極性電晶體)和功率 MOSFET (Metal Oxide Semiconductor Field Effect Transistor 金屬氧化物半導體場效應電晶體)能夠實現高速開關功能，因此在以往使用了 BJT或半導體閘流管的高耐壓領域中，也開始使用IGBT 和功率M0SFET。並且，近幾年，代替以往的矽半導體而使用利用了碳化矽(SiC)或氮化鎵 (GaN)的寬禁帶半導體(wide bandgap semiconductor)，開發了高耐壓且可進行高速開關動作的功率半導體器件。在產生異常時向負載施加過大的電流會惡化或破壞負載或與負載相連的功率電晶體。因此，在使用功率電晶體的電路中，檢測流過功率電晶體的電流並基於檢測出的電流控制流過負載的電流的技術、以及在檢測出的電流的電流值比規定值大時阻斷電流來保護功率電晶體的過電流檢測技術是必需的技術。一般，為了檢測流過功率電晶體的電流，與向負載提供電流的功率電晶體並列地設置具有與功率電晶體相同的結構且小尺寸的元件。由於該小尺寸的元件是用於檢測(sense)流過功率電晶體的電流的器件，因此被稱為檢測電晶體(sense transistor)。具體而言，在功率電晶體和檢測電晶體具有FET (Field Effect Transistor)結構，且具有相同的溝道長度和互不相同的溝道寬度的情況下，互相連接功率電晶體和檢測電晶體的各柵極，將各柵極設為相同電位，且將功率電晶體和檢測電晶體的各漏極或各源極設為相同電位，從而能夠獲得實質上與溝道的寬度成比例的電流。例如，在將功率電晶體和檢測電晶體的各漏極設為相同電位的情況下，流過與功率電晶體相連的負載的電流的一部分被提供給具有比功率電晶體的溝道寬度小的溝道寬度的檢測電晶體並被檢測。此時，流過檢測電晶體的源極-漏極電流實質上與負載電流成比例。通過向電阻元件、或作為在電阻區域(也稱作三極體區域或線性區域)進行工作的其他電晶體即測量電阻的一端施加該檢測出的電流，從而檢測出的電流被作為微小電壓而獲得。通常，為了將測量電阻的另一端設定為與功率電晶體的源極同電位，所以測量電阻的一端具有從檢測電晶體的源極電位降低了測量電阻引起的壓降的電位。接著，參照圖8，說明將功率電晶體和檢測電晶體的各源極設為相同電位時的電流檢測電路的動作。圖8是現有技術所涉及的電流檢測電路的電路圖，被記載在專利文獻1 中。圖8的電流檢測電路構成為具備與上述的功率電晶體對應的電力用M0SFET101、與上述的檢測電晶體對應的檢測M0SFET102、差動放大器(運算放大器)103、齊納二極體 133、齊納二極體 134、M0SFET106、增強型(normally-off type)M0SFET137 和增強型 M0SFET138。其中，電力用M0SFET101的源極被接地，漏極經由端子108、負載104、端子111 與電源112相連。此外，檢測M0SFET102的源極被接地，漏極經由M0SFET106、端子110、測量電阻105，與電源113相連。並且，電力用M0SFET101和檢測M0SFET102的各柵極與用於施加控制電壓的輸入端子109相連。齊納二極體133的陽極與電力用M0SFET101的源極相連，陰極與差動放大器103的同相輸入端子相連。此外，齊納二極體134的陽極與電力用M0SFET101的源極相連，陰極與差動放大器103的反相輸入端子相連。並且，差動放大器 103的輸出端子與M0SFET106的柵極相連。增強型M0SFET137連接在電力用M0SFET101的漏極與差動放大器103的同相輸入端子之間，增強型M0SFET138連接在檢測M0SFET102的漏極與差動放大器103的反相輸入端子之間，增強型M0SFET137和138的各柵極經由電壓源135被接地。在圖8中，電力用M0SFET101的漏極向負載104提供電流，檢測M0SFET102的漏極電流實質上與流過負載104的電流成比例。這裡，由於布置位置的不匹配引起的溝道寬度/溝道長度值的偏差、因電力用M0SFET101和檢測M0SFET102的各漏極電壓的差異引起的溝道長度調製而降低輸出阻抗的現象帶來的漏極電流的變動、以及大電流引起的布線的電阻降低等，電流比的精度會降低。在圖8的電流檢測電路中，為了補償該電流比的精度降低的一部分，將差動放大器103用作負反饋放大器，按照使檢測M0SFET102的漏極-源極電壓與電力用M0SFET101的漏極-源極電壓一致的方式，進行平衡調整。然後，檢測與檢測 M0SFET102和電力用M0SFET101之間的尺寸比成比例的負載電流值。而且，在圖8中，為了防止電力用M0SFET101被阻斷時，在電力用M0SFET101的漏極-源極間施加高電壓、向差動放大器103施加比允許輸入電壓還大的電壓，而設有增強型M0SFET137和齊納二極體133。 根據圖8的電流檢測電路，向電力用M0SFET101的漏極施加了高電壓時，M0SFET137被阻斷， 不會向差動放大器103施加動作範圍以上的輸入電壓，因此能夠防止向差動放大器103的輸入端子施加過大的電壓。專利文獻1JP特開2007-121052號公報但是，在將圖8的電流檢測電路作為集成電路來實現的情況下，差動放大器103的保護元件即增強型M0SFET137的基板電位和上述集成電路的接地電位共通。因此，由於基板偏壓效應(substrate bias effect)，增強型M0SFET137的柵極閾值電壓變化成比增強型M0SFET137的基板和源極同電位、即基板偏壓為零的狀態下的柵極閾值電壓(例如，為 0. 8V)還大的值(例如，為2V)。S卩，若將圖8的電流檢測電路作為集成電路來實現，則與將增強型M0SFET137作為單獨部件時相比，增強型M0SFET137的柵極閾值電壓會變得非常大。在圖8中，在增強型M0SFET137的源極與差動放大器103的同相輸入端子相連、漏極與電力用M0SFET101的漏極相連的情況下，由於上述的基板偏壓效應，會引起如下的問題。首先，增強型M0SFET137的源極電壓不會大於比柵極電壓低柵極閾值電壓的電壓，因此會產生與不存在基板偏壓效應的情況相比，電力用M0SFET101的漏極電壓的檢測電壓範圍變窄的問題。此外，即使向增強型M0SFET137的漏極施加比檢測電壓還高的電壓，源極電壓 (即，輸出到差動放大器103的同相輸入端子的電壓)被限制為比柵極施加電壓低了因基板偏壓效應而變大的柵極閾值電壓的電壓。並且，檢測M0SFET102的漏極電壓被控制為與通過負反饋而輸出到差動放大器103的同相輸入端子的電壓大致相同的電壓。因此，電力用M0SFET101與檢測M0SFET102的各漏極電壓間產生差異，電力用M0SFET101的漏極電流與檢測M0SFET102的漏極電流之比、和電力用M0SFET101與檢測M0SFET102的尺寸比變得不一致，產生電流檢測的精度降低的問題。另一方面，通過將施加給增強型M0SFET137的柵極的施加電壓提高，提高的量為基板偏壓效應引起的柵極閾值電壓的變動量，從而能夠容易地使源極電壓增大至足夠的電壓。但是，即使使用LDD (Lightly Doped Drain)結構等來提高增強型M0SFET137的漏極-柵極間以及漏極_基板間的各耐壓，在源極_柵極間，為了增加互導，在集成電路中耐壓通常最低。因此，相對於源極電壓的最低電壓值，最多只能向增強型M0SFET137的柵極施加源極-柵極間的耐壓以下的電壓。因此，並不一定向增強型M0SFET137的柵極施加高電壓就是好的。
發明內容
本發明的目的在於解決以上的問題，提供一種電流檢測電路，其具備包括第一端子和第二端子的功率電晶體、包括與上述第一端子相連的第三端子和第四端子的檢測電晶體、用於使上述第四端子的電壓與上述第二端子的電壓一致的運算放大器、和用於保護上述運算放大器不受過電壓影響的保護用M0SFET，即使在利用集成電路實現該電流檢測電路而在保護用MOSFET中產生了基板偏壓效應，也可在滿足了保護用MOSFET的源極-柵極間的耐壓的基礎上，通過運算放大器負反饋至比較高的電壓，能夠比現有技術更高精度地檢測負載電流。本發明的電流檢測電路，其特徵在於，具備第一半導體器件，其具有第一端子、第二端子和第一電流控制端子，且通過被施加給上述第一電流控制端子的控制電壓，控制流過上述第一和第二端子間的電流；第二半導體器件，其具有與上述第一端子相連的第三端子、第四端子和第二電流控制端子，且構成為具有與上述第一半導體器件實質相同的結構，通過被施加給上述第二電流控制端子的上述控制電壓，控制流過上述第三和第四端子間的電流；MOS場效應電晶體，其具有與上述第一半導體器件的第二端子相連的漏極、源極和柵極，且通過被施加給上述柵極的電壓，控制流過上述漏極和上述源極間的電流；靜電電容，其具備與上述MOS場效應電晶體的源極相連的一端、和與上述MOS場效應電晶體的柵極相連的另一端；整流元件，其具備與上述MOS場效應電晶體的柵極相連的陰極、和與輸出規定的第一電源電壓的第一電壓源相連的陽極；箝壓電路，其與上述MOS場效應電晶體的柵極相連，將上述MOS場效應電晶體的柵極的最大電壓固定在規定的箝位電壓；電壓控制電路，其按照使上述第二半導體器件的第四端子的電壓與上述MOS場效應電晶體的源極電壓實質一致的方式進行控制；和檢測電路，其檢測流過上述第二半導體器件的第四端子的電流。在上述電流檢測電路中，特徵在於，還具備負載，該負載與上述第一半導體器件的第二端子相連，上述第一半導體器件的第一端子和上述第二半導體器件的第三端子被接地。此外，在上述電流檢測電路中，特徵在於，還具備負載，該負載與上述第一半導體器件的第一端子相連，上述第一半導體器件的第二端子和上述MOS場效應電晶體的上述漏極連接在輸出規定的第二電源電壓的第二電壓源。另外，在上述電流檢測電路中，特徵在於，還具備驅動電路，該驅動電路向上述第一和第二電流控制端子施加上述控制電壓。另外，在上述電流檢測電路中，特徵在於，上述電壓控制電路具備運算放大器，其具有與上述MOS場效應電晶體的源極相連的同相輸入端子、與上述第二半導體器件的第四端子相連的反相輸入端子、和輸出端子；和輸出電晶體，其具有與上述第二半導體器件的第四端子相連的第五端子、與上述檢測電路相連的第六端子、和與上述運算放大器的輸出端子相連的第三電流控制端子，並通過從上述運算放大器對上述第三電流控制端子施加的電壓控制流過上述第五和第六端子間的電流。(發明效果)根據本發明的電流檢測電路，由於具備(a)M0S場效應電晶體，其具有與第一半導體器件的第二端子相連的漏極、源極、柵極，且通過被施加給柵極的電壓來控制流過漏極和源極間的電流；(b)靜電電容，其具備與MOS場效應電晶體的源極相連的一端、和與MOS 場效應電晶體的柵極相連的另一端；(c)整流元件，其具備與MOS場效應電晶體的柵極相連的陰極、和與輸出規定的第一電源電壓的第一電壓源相連的陽極；和(d)箝壓電路，其與 MOS場效應電晶體的柵極相連，將上述MOS場效應電晶體的柵極的最大電壓固定在規定的箝位電壓，因此能夠向MOS場效應電晶體的柵極除了施加源極電壓之外還施加因基板偏壓效應增加的柵極閾值電壓，即使MOS場效應電晶體的基板偏壓效應比較大，也能夠在滿足了 MOS場效應電晶體的源極_柵極間的耐壓的基礎上，通過運算放大器負反饋至比較高的電壓，與現有技術相比，能夠更高精度地檢測負載電流。
圖1是本發明的第一實施方式的電流檢測電路的電路圖。圖2是本發明的第一實施方式的第一變形例的電流檢測電路的電路圖。圖3是本發明的第一實施方式的第二變形例的電流檢測電路的電路圖。圖4是本發明的第一實施方式的第三變形例的電流檢測電路的電路圖。圖5是本發明的第一實施方式的第四變形例的電流檢測電路的電路圖。圖6是本發明的第一實施方式的第五變形例的電流檢測電路的電路圖。圖7是本發明的第二實施方式的電流檢測電路的電路圖。圖8是現有技術的電流檢測電路的電路圖。符號說明1…負載；2…功率電晶體；4…驅動電路；6…檢測電晶體；7…保護用MOSFET ；8…運算放大器；9…輸出電晶體；10…電阻；12…靜電電容；13…二極體；14、 14A…箝壓電路(voltage clamp circuit) ；15…二極體；16…直流電壓源；17…電壓控制電路；20···電阻；21、22、23···高耐壓二極體；24···恆流源；25···ηρη電晶體；30···恆流源； 31、32…P溝道型MOSFET ；33…電阻；40…電流供給電路；50、50Α、50Β…檢測電路。
具體實施例方式以下，參照
本發明的實施方式。另外，在以下的各實施方式中，對同樣的結構要素附加相同的符號。此外，以下，將場效應電晶體稱作FET(Field Effect Transistor)0(第一實施方式)圖1是本發明的第一實施方式的電流檢測電路的電路圖。在圖1中，本實施方式的電流檢測電路構成為集成電路，具備負載1、功率電晶體2、檢測電晶體6、包括運算放大器8和輸出電晶體9的電壓控制電路17、包括電阻10的檢測電路50、保護用M0SFET7、二極體13、靜電電容12、包括二極體15和直流電壓源16的箝壓電路14、驅動電路4。如後面的詳細敘述，本實施方式的電流檢測電路的特徵在於，具備(a)功率電晶體2，其具有源極、漏極、柵極，通過被施加給柵極的控制電壓來控制流過漏極-源極間的電流；(b)檢測電晶體6，其具有與功率電晶體2的源極相連的源極、漏極、柵極，並且構成為具有與功率電晶體2實質相同的結構，通過被施加給柵極的上述控制電壓來控制流過漏極-源極間的電流；(c)M0SFET7，其具有與功率電晶體2的漏極相連的漏極、源極、柵極，通過被施加給柵極的電壓來控制流過漏極_源極間的電流；(d)靜電電容12，其具備與M0SFET7的源極相連的一端、和與M0SFET7的柵極相連
的另一端；(e) 二極體13，其具備與M0SFET7的柵極相連的陰極、和與輸出規定的電源電壓 Vddl的電壓源相連的陽極；(f)箝壓電路14，其與M0SFET7的柵極相連，將M0SFET7的柵極的最大電壓固定為規定的箝位電壓Vc ；(g)電壓控制電路17，其控制為使檢測電晶體6的漏極電壓與M0SFET7的源極電壓實質一致；和(h)檢測電路50，其檢測流過檢測電晶體6的柵極的電流。在圖1中，負載1例如是電動機的勵磁線圈和開關電源的線圈等感應性負載(電感)。此外，在本實施方式中，功率電晶體2是N溝道型MOS器件，功率電晶體2的源極被接地，漏極經由負載1與輸出電源電壓Vddh的電壓源相連，柵極與通過PWM(Pulse Width Modulation:脈寬調製)等控制方法使功率電晶體2進行開關動作的驅動電路4相連。驅動電路4通過向功率電晶體2的漏極-源極間施加超過柵極閾值電壓的控制電壓，從而使功率電晶體2導通，另一方面，通過向功率電晶體2的柵極-源極間施加低於柵極閾值電壓的控制電壓，從而使功率電晶體2截止，使功率電晶體2進行開關動作。功率電晶體2在導通時從漏極向負載1提供驅動電流，另一方面，在截止時阻斷向負載1的驅動電流。即，流過功率電晶體2的源極-漏極間的電流是由從驅動電路4施加給柵極的控制電壓來控制的。 另外，例如將電源電壓Vddh設定為數百伏。此外，在圖1中，檢測電晶體6具有實質上與功率電晶體2的結構相同的結構。具體而言，檢測電晶體6具有實質上與功率電晶體2的溝道長度相同的溝道長度，且具有與功率電晶體2的溝道寬度實質相同的溝道寬度或者比功率電晶體2的溝道寬度小的溝道寬度。檢測電晶體6的源極與功率電晶體2的源極相連，柵極與功率電晶體2的柵極相連，漏極連接在N溝道型MOSFET即輸出電晶體9的源極和運算放大器8的反相輸入端子上。流過檢測電晶體6的源極-漏極間的電流是通過從驅動電流4施加給柵極的控制電壓來控制的。並且，輸出電晶體9的漏極經由負載10與輸出電源電壓V·的電壓源相連，柵極與運算放大器8的輸出端子相連。這裡，例如將電源電壓Vim設定為12V，通過電源電壓Vim 驅動運算放大器8。並且，保護用M0SFET7的基板被接地，漏極與功率電晶體2的漏極相連， 源極與運算放大器8的同相輸入端子相連。另外，保護用M0SFET7是增強型M0SFET。此外， 在保護用M0SFET7中，將施加了更高電壓的一側設為漏極。因此，如後面的詳細敘述，在保護用M0SFET7中被施加了與電源電壓Vddh相同程度的高電壓的端子只是源極和漏極中的漏極，為了提高漏極_柵極間的耐壓，例如將保護用M0SFET7的結構設為LDD結構。並且，在保護用M0SFET7的柵極-源極間連接有靜電電容12。此外，二極體13的陽極與輸出電源電壓V·的電壓源相連，陰極與保護用M0SFET7的柵極相連。而且，二極體 15的陽極與保護用M0SFET7的柵極相連，陰極經由直流電壓源16被接地。直流電壓源16 以接地電位為基準，產生規定的箝位電壓Vc。在圖1中，功率電晶體2導通時，電流流過負載1，功率電晶體2的漏極電壓成為從電源電SVm減去了負載1引起的壓降後的電壓。與此同時，檢測電晶體6也會導通。若無視製造上的偏差和布局上的偏差，則功率電晶體2和檢測電晶體6的各柵極長度相同，且若功率電晶體2和檢測電晶體6處於飽和區域(也可以說是恆定電流區域)，則檢測電晶體6 的漏極電流值與功率電晶體2的漏極電流值的電流比實質上成為檢測電晶體6的溝道寬度與功率電晶體2的溝道寬度之比。但是，在圖1的電流檢測電路中，由於使功率電晶體2和檢測電晶體6進行開關動作，所以在電阻區域中，若功率電晶體2和檢測電晶體6的漏極電壓間存在差異，則由於輸出阻抗，電流比會從溝道寬度之比偏離很多。為了通過負反饋，使功率電晶體2和檢測電晶體6的各漏極電壓之差實質成為0，而設置電壓控制電路17。控制成輸出電晶體9的源極與柵極的電壓差實質一定，並且控制成檢測電晶體6的漏極電壓， 通過負反饋與運算放大器8的同相輸入端子的電壓實質一致。由於輸出電晶體9的源極電流與漏極電流是相同的值，因此檢測電晶體6的漏極電流流過電阻10。因此，檢測電晶體6 的漏極電流被轉換為在電阻10的兩端上產生的電壓而被檢測。接著，說明圖1的電流檢測電路的動作。首先，在初始狀態下，設靜電電容12的初始電壓是0，保護用M0SFET7的柵極電壓與電源電壓V·相同。在初始狀態下，若通過驅動電路4使功率電晶體2導通，則漏極電流流過功率電晶體2，通過功率電晶體2導通時的電阻分量，激勵比非導通時的漏極電壓低的漏極電壓。其結果，保護用M0SFET7的漏極與柵極間的電位差超過柵極閾值電壓，保護用M0SFET7導通。若保護用M0SFET7的導通，則經由二極體13對靜電電容12進行充電。若充電實質結束，則保護用M0SFET7的源極-漏極間的電位差成為零，保護用M0SFET7的柵極電壓成為從電源電壓Vm降低了二極體13的正方向偏壓量的電壓。即，靜電電容12的兩端的電壓成為(電源電壓Vim-二極體13的正方向偏壓-功率電晶體2的漏極電壓)。另外，理想情況下，在完全結束了靜電電容12的充電時， 二極體13的正方向偏壓為0，因此保護用M0SFET7的柵極電壓和電源電壓V·相等。在從該狀態，負載1的負載電流增加，或負載1的電特性發生變動，或者電源電壓Vddh發生變動，從而增加了功率電晶體2的漏極電壓的情況下，由於保護用M0SFET7導通，因此源極電壓也同樣，在將源極-漏極間的電位差保持為0的狀態下上升。並且，由於靜電電容12的兩端電壓，保護用M0SFET7的柵極電壓也會上升。此時，二極體13被反向偏置，因此電流不流過靜電電容12，可保持靜電電容12的電荷。因此，在保護用M0SFET7中，在保持了柵極-源極間電壓和柵極-漏極間電壓的狀態下，分別保持了柵極閾值電壓以上的電壓， 保護用M0SFET7處於被導通的狀態。因此，與功率電晶體2的漏極電壓相同的電壓被施加給運算放大器8的同相輸入端子。並且，通過負反饋，將檢測電晶體6的漏極電壓控制為實質上與保護用M0SFET7的源極電壓(即，功率電晶體2的漏極電壓)一致。因此，功率電晶體2和檢測電晶體6的漏極電流比與功率電晶體2和檢測電晶體6的溝道寬度之比實質相等，可利用電阻10，更精確地檢測流過負載1的電流。接著，若通過驅動電路4使功率電晶體2截止，則功率電晶體2的漏極電流被阻斷，漏極電壓上升。另一方面，因靜電電容12的保持電荷，保護用M0SFET7處於被導通的狀態，因此與功率電晶體2的漏極電壓相同的電壓被施加給運算放大器8的同相輸入端子。接著，若功率電晶體2的漏極電壓進一步上升，保護用M0SFET7的柵極電壓達到箝壓電路14 的箝位電壓Vc，則保護用M0SFET7的柵極電壓被固定為箝位電壓Vc。而且，若功率電晶體2 的漏極電壓與保護用M0SFET7的柵極電壓之差小於保護用M0SFET7的柵極閾值電壓，則保護用M0SFET7截止。其結果，即使功率電晶體2的漏極電壓進一步上升，運算放大器8的同相輸入端子的電壓也會被固定在比箝位電壓Vc低了保護用M0SFET7的柵極閾值電壓的電壓。接著，說明箝壓電路14的箝位電壓Vc的設定方法。將箝位電壓Vc設定為不會向運算放大器8施加超過運算放大器8的輸入元件的耐壓的電壓、或超過在運算放大器8 中不能進行負反饋動作的最大同相輸入電壓的電壓。具體而言，將箝位電壓Vc設定為運算放大器8的最大輸入動作電壓(是最大同相輸入電壓)和保護用M0SFET7的柵極閾值電壓之和的電壓以下。由此，通過設定箝位電壓Vc，從而在功率電晶體2的漏極電壓超過了運算放大器8的最大輸入動作電壓時，保護用M0SFET7截止，運算放大器8的同相輸入端子的電壓保持在最大輸入動作電壓以下的電壓上。並且，將箝位電壓Vc設定為比保護用M0SFET7 的柵極閾值電壓還大的值。這是因為若箝位電壓Vc在保護用M0SFET7的柵極閾值電壓以下，則功率電晶體2的漏極電壓不能成為比OV大的值。根據本實施方式，靜電電容12和二極體13隻需要與運算放大器8相同程度的耐壓，並且只有微小的過渡電流流過靜電電容12和二極體13。因此，可以與運算放大器8 — 起集成靜電電容12和二極體13，從而實現電流檢測電路的小型化。另外，作為容易想到的用於向保護用M0SFET7的柵極提供高電壓的電路結構，可以列舉將靜電電容12連接在漏極與柵極之間，而不是連接在保護用M0SFET7的源極與柵極之間的電路結構。但是，此時，要求靜電電容12的耐壓是與功率電晶體2相同程度的高耐壓。並且，由於施加給靜電電容12 的電壓的振幅變大，所以與圖1的電路結構相比，較大的電流流過靜電電容12、二極體13和箝壓電路14。因此，與其他元件一起集成靜電電容12變得困難困難，必須將靜電電容12設為外置元件。如以上的說明，根據本實施方式，對功率電晶體2進行脈衝控制，並且通過在功率電晶體2截止時產生的負載1的感應電壓對靜電電容12進行充電。並且，在功率電晶體2導通時，隨著功率電晶體2的漏極電壓的上升，保護用M0SFET7的源極電壓也會上升，因此靜電電容12的電壓被保持，保護用M0SFET7的柵極電壓也會上升。因此，根據本實施方式的電流檢測電路，由於具備靜電電容12和二極體13，因此在滿足了保護用M0SFET7的源極-柵極間的耐壓的基礎上，直至比較高的電壓，能夠更高精度地檢測與負載電流值成比例的電流。此外，與現有技術相比，能夠擴大運算放大器8的輸入電壓範圍。此外，根據本實施方式，除了源極電壓之外還能夠向保護用M0SFET7的柵極施加因基板偏壓效應而增加的柵極閾值電壓，因此即使保護用M0SFET7中的基板偏壓效應比較大，也可以使輸出到運算放大器8的同相輸入端子的電壓比現有技術大。此外，由於可以使用低耐壓的二極體13和低耐壓的靜電電容12，因此與現有技術相比，能夠更容易集成電流檢測電路，可實現小型化。(第一實施方式的第一變形例)圖2是本發明的第一實施方式的第一變形例的電流檢測電路的電路圖。與第一實施方式相比，本變形例的不同點在於，代替箝壓電路14，設置了箝壓電路14A。在圖2中， 箝壓電路14A構成為具備二極體15和直流電壓源16。其中，二極體15的陽極與保護用 M0SFET7的柵極相連，陰極經由直流電壓源16與輸出電源電壓Vddu的電壓源相連。這裡， 電源電壓Vddla具有正弦波形狀。在第一實施方式中，箝壓電路14的箝位電壓Vc是以接地電位為基準產生的固定電壓，但是在本變形例中，箝位電壓Vc是以電源電壓Vddu為基準產生的具有正弦波形狀的電壓。因此，根據本變形例，即使電源電壓VD-變動，也能夠產生與電源電壓Vddla同樣變動的箝位電壓Vc。另外，電源電壓Vddu也可以是固定的電壓。(第一實施方式的第二變形例)圖3是本發明的第一實施方式的第二變形例的電流檢測電路的電路圖。與第一實施方式相比，本變形例的特徵在於，取代檢測電路50而具備檢測電路50A。其中，檢測電路 50A構成為具備輸出具有恆定電流值130的電流的恆流源30。恆流源30構成電流比較器。 在圖3中，輸出電晶體9的漏極經由恆流源30與輸出電源電壓Vim的電壓源相連。根據本變形例，在檢測電晶體6的漏極電流的電流值比恆定電流值130大時，輸出電晶體9的漏極電壓下降，相反，在檢測電晶體6的漏極電流的電流值比恆定電流值130小時，輸出電晶體9 截止，其漏極電壓上升。因此，在檢測電路5A中，通過檢測輸出電晶體9的漏極電壓，能夠檢測負載1的負載電流。本變形例起到與第一實施方式相同的作用效果。另外，電流比較器的結構並非限於圖3所示的結構。例如，也可以設置折返並輸出輸出電晶體9的漏極電流的電流鏡像電路、和將從電流鏡像電路輸出的電流與規定的恆定電流值比較並輸出表示該比較結果的信號的電流比較器。(第一實施方式的第三變形例)圖4是本發明的第一實施方式的第三變形例的電流檢測電路的電路圖。與第一實施方式相比，本變形例的特徵在於，代替檢測電路50，具備檢測電路50B，該檢測電路50B包括構成電流鏡像電路的P溝道型M0SFET31和32、電阻33。在圖4中，P溝道型M0SFET31的源極與輸出電晶體9的漏極相連，漏極與輸出電源電壓Vm的電壓源相連，柵極連接在P溝道型M0SFET31的源極和P溝道型M0SFET32的柵極上。此外，P溝道型M0SFET32的漏極與輸出電源電壓V·的電壓源相連，源極經由電阻33被接地。其中，P溝道型M0SFET31和32 互相具有相同的結構和尺寸。因此，流過P溝道型M0SFET32的源極的電流與輸出電晶體9 的漏極電流的電流值相同。因此，通過檢測電阻33 —端的電位，基於從P溝道型M0SFET32 的源極電壓降低了電阻33引起的壓降的電壓，能夠檢測負載1的負載電流。本變形例起到與第一實施方式相同的作用效果。另外，電流鏡像電路的結構並非限於圖4所示的結構。(第一實施方式的第四變形例) 圖5是本發明的第一實施方式的第四變形例的電流檢測電路的電路圖。在通過結隔離(junction isolation)製造第一實施方式的電流檢測電路的集成電路的情況下，由於保護用M0SFET7的軀體成為接地電位，因此在負載1為電動機驅動等感應負載的情況下，保護用M0SFET7的漏極電壓比接地電位小。並且，若M0SFET7的軀體-漏極間的結為正向偏置(forwardly bias)的情況下，會在結中流過大電流，存在引起集成電路的錯誤動作或破壞的可能性。如圖5所示，在本變形例中為了緩解該電流，在功率電晶體2的漏極與負載1 之間的連接點、和保護用M0SFET7的漏極之間，連接了電阻20。若保護用M0SFET7的漏極電壓比接地電位還大，則在電阻20中，只會流過靜電電容12的過渡充電電流。另外，電阻20 可以與電流檢測電路的其他元件一起集成，也可以外置於電流檢測電路的集成電路。(第一實施方式的第五變形例)圖6是本發明的第一實施方式的第五變形例的電流檢測電路的電路圖。與第一實施方式的第四變形例的電流檢測電路相比，本變形例的電流檢測電路的特徵在於，還具備電流供給電路40，該電流供給電路40具備高耐壓二極體21、22、23、恆流源24、npn電晶體 25。在圖6中，恆流源24的一端例如與輸出數十伏的輸出電壓Vddm的電壓源相連，另一端經由高耐壓二極體22和23被接地。此外，npn電晶體25的基極連接在恆流源24和高耐壓二極體23之間的連接點上，發射極經由高耐壓二極體21與保護用M0SFET7的漏極相連， 集電極與將輸出電壓V·輸出的電壓源相連。電流供給電路40輸出具有電流值140的恆定電流值。另外，將電流值140設定為用於防止M0SFET7的破壞的最大的電流值。因此，根據本變形例，流過M0SFET7的軀體-漏極間的結的電流的電流值實質上成為電流值140，因此與第一實施方式的第四變形例相比，能夠進一步減小引起集成電路的錯誤動作或破壞的可能性。另外，在上述的第一實施方式和第一實施方式的各變形例中，電源電壓Vddh是固定值。但是，本發明並非限於此，電源電壓Vddh不需要一定是固定值。例如，在使用功率電晶體2和其他的功率電晶體構成電橋電路的情況下，在負載1上，代替輸出電源電壓Vddh的電壓源而連接上述其他的功率電晶體。(第二實施方式)圖7是本發明的第二實施方式的電流檢測電路的電路圖。與第一實施方式相比， 本實施方式的不同點在於，在功率電晶體2的源極和接地電位之間連接了負載1。此外，功率電晶體2的漏極與保護用M0SFET7之間的連接點沒用經過負載1，而是直接連接在輸出電源電壓Vddh的電壓源上。在圖7中，若通過驅動電路4使功率電晶體2導通，則與第一實施方式相同，漏極電流流過功率電晶體2，通過功率電晶體2的導通時的電阻分量，激勵比非導通時的漏極電壓低的漏極電壓。並且，功率電晶體2的源極-漏極間的電壓變小，保護用M0SFET7的漏極與柵極間的電位差超過柵極閾值電壓，保護用M0SFET7導通。若保護用 M0SFET7導通，則經由二極體13對靜電電容12進行充電。以下，與第一實施方式相同，隨著功率電晶體2的漏極電壓的上升，按照使保護用M0SFET7導通或截止的方式進行控制，將檢測電晶體6的漏極電壓控制為與功率電晶體2的漏極電壓實質一致。若運算放大器8與箝壓電路14的各電路電流足夠比負載1的負載電流小，則向負載1提供功率電晶體2的漏極電流與檢測電晶體6的漏極電流之和的電流。本實施方式起到與第一實施方式相同的作用效果。另外，在本實施方式中，負載1 的一端被接地，另一端與功率電晶體2的源極相連。但是本發明並非限於此，負載1的一端的電位不一定是固定值。例如，在使用功率電晶體2和其他的功率電晶體構成電橋電路的情況下，負載1的一端與上述其他的功率電晶體相連。另外，在上述各實施方式以及各變形例中，為了將運算放大器8的同相輸入端子的電壓可靠地保持在最大輸入動作電壓以下的電壓上，也可以在運算放大器8的同相輸入端子上追加連接具有運算放大器8的最大輸入動作電壓以下的箝位電壓的其他箝壓電路。 此時，期望將箝壓電路14或14A的箝位電壓Vc設定為在上述追加的箝壓電路的箝位電壓與保護用M0SFET7的柵極閾值電壓相加而得到的電壓以下的值。這是因為，若將箝壓電路 14或14A的箝位電壓Vc設定為比追加的箝壓電路的箝位電壓與保護用M0SFET7的柵極閾值電壓相加而得到的電壓還高的值，則功率電晶體2截止，功率電晶體2的漏極電壓會變得比追加的箝壓電路的箝位電壓還高，其結果，保護用M0SFET7被通電，電流流過追加的箝壓電路和保護用M0SFET7，消耗電流會增加。此外，在上述各實施方式以及各變形例中，在集成電路上集成了電流檢測電路整體。但是，本發明並非限於此，在小電力用途的情況下，只要將負載1以外的其他所有元件和電路集成化即可。此外，在大電力用途的情況下，通過在集成電路上集成負載1、功率電晶體2和檢測電晶體6以外的元件，且將負載1、功率電晶體2和檢測電晶體6外置於集成電路，從而電力損耗引起的溫度上升很難直接影響到集成電路。而且，在高電壓用途的情況下，只要在集成電路上集成負載1、功率電晶體2、檢測電晶體6和保護用M0SFET7以外的元件，且將負載1、功率電晶體2、檢測電晶體6和保護用M0SFET7外置於集成電路即可。由此，即使電源電壓Vddh是超過集成電路的耐壓的高電壓，由於高電壓不會被施加到運算放大器8的同相輸入端子，因此可以使用低耐壓的半導體電路製造工藝製造上述集成電路。通過使用低耐壓工序，能夠實現電流檢測電路的小型化、低價格化。並且，在上述各實施方式以及各變形例中，功率電晶體2是N溝道型MOS器件，但是本發明並非限於此，只要是IGBT、功率M0SFET、BJT或者使用了碳化矽或氮化矽的寬禁帶半導體等可通過驅動電路進行開關動作(導通或截止)的半導體器件即可。此時，只要功率電晶體2是具備第一端子、第二端子和第一電流控制端子，且通過施加給上述第一電流控制端子的控制電壓來控制流過上述第一和第二端子間的電流的第一半導體器件即可，並且只要檢測電晶體6是具備與上述第一端子相連的第三端子、第四端子和第二電流控制端子，且通過施加給上述第二電流控制端子的上述控制電壓來控制流過上述第三和第四端子間的電流的第二半導體器件即可。此外，在上述各實施方式以及各變形例中，使用N溝道型MOSFET即輸出電晶體9 構成了源極跟蹤電路(source follower circuit)，但是本發明並非限於此，也可以構成使用了 N型雙極性電晶體的發射極跟蹤。此外，在上述各實施方式以及各變形例中，也可以代替二極體13，使用僅使電流流過FET的二極體連接電路等的一個方向的整流元件。此外，在上述各實施方式以及各變形例中，保護用M0SFET7是增強型M0SFET，但是本發明並非限於此，也可以是耗盡型M0SFET。此外，在上述各實施方式以及各變形例中，與電流檢測電路的其他元件一起集成了驅動電路4，但是也可以在電流檢測電路的集成電路的外部設置驅動電路4。此外，在上述各實施方式以及各變形例中，電壓控制電路17具備運算放大器8和輸出電晶體9，但是本發明並非限於此，也可以具有用於按照使檢測電晶體6的漏極電壓與保護用M0SFET7的源極電壓實質一致的方式進行控制的其他電路結構。(產業上的可利用性)如以上的說明，根據本發明的電流檢測電路，由於具備(a)MOS場效應電晶體，其具有與第一半導體器件的第二端子相連的漏極、源極、柵極，且通過被施加給柵極的電壓來控制流過漏極和源極間的電流；(b)靜電電容，其具備與MOS場效應電晶體的源極相連的一端、和與MOS場效應電晶體的柵極相連的另一端；(c)整流元件，其具備與MOS場效應電晶體的柵極相連的陰極、和與輸出規定的第一電源電壓的第一電壓源相連的陽極；和(d)箝壓電路，其與MOS場效應電晶體的柵極相連，將上述MOS場效應電晶體的柵極的最大電壓固定在規定的箝位電壓，因此能夠向MOS場效應電晶體的柵極除了施加源極電壓之外還施加因基板偏壓效應增加的柵極閾值電壓，即使MOS場效應電晶體的基板偏壓效應比較大，也能夠在滿足了 MOS場效應電晶體的源極_柵極間的耐壓的基礎上，通過運算放大器負反饋至比較高的電壓，與現有技術相比，能夠更高精度地檢測負載電流。本發明的電流檢測電路在檢測流過被脈衝驅動的功率電晶體的電流方面很有用。
權利要求
1.一種電流檢測電路，其特徵在於，具備第一半導體器件，其具有第一端子、第二端子和第一電流控制端子，且通過被施加給上述第一電流控制端子的控制電壓，控制流過上述第一和第二端子間的電流；第二半導體器件，其具有與上述第一端子相連的第三端子、第四端子和第二電流控制端子，且構成為具有與上述第一半導體器件實質相同的結構，通過被施加給上述第二電流控制端子的上述控制電壓，控制流過上述第三和第四端子間的電流；MOS場效應電晶體，其具有與上述第一半導體器件的第二端子相連的漏極、源極和柵極，且通過被施加給上述柵極的電壓，控制流過上述漏極和上述源極間的電流；靜電電容，其具備與上述MOS場效應電晶體的源極相連的一端、和與上述MOS場效應電晶體的柵極相連的另一端；整流元件，其具備與上述MOS場效應電晶體的柵極相連的陰極、和與輸出規定的第一電源電壓的第一電壓源相連的陽極；箝壓電路，其與上述MOS場效應電晶體的柵極相連，將上述MOS場效應電晶體的柵極的最大電壓固定在規定的箝位電壓；電壓控制電路，其按照使上述第二半導體器件的第四端子的電壓與上述MOS場效應電晶體的源極電壓實質一致的方式進行控制；和檢測電路，其檢測流過上述第二半導體器件的第四端子的電流。
2.根據權利要求1所述的電流檢測電路，其特徵在於，上述電流檢測電路還具備負載，該負載與上述第一半導體器件的第二端子相連， 上述第一半導體器件的第一端子和上述第二半導體器件的第三端子被接地。
3.根據權利要求1所述的電流檢測電路，其特徵在於，上述電流檢測電路還具備負載，該負載與上述第一半導體器件的第一端子相連， 上述第一半導體器件的第二端子和上述MOS場效應電晶體的上述漏極連接在輸出規定的第二電源電壓的第二電壓源。
4.根據權利要求1至3的任一項所述的電流檢測電路，其特徵在於，上述電流檢測電路還具備驅動電路，該驅動電路向上述第一和第二電流控制端子施加上述控制電壓。
5.根據權利要求1所述的電流檢測電路，其特徵在於， 上述電壓控制電路具備運算放大器，其具有與上述MOS場效應電晶體的源極相連的同相輸入端子、與上述第二半導體器件的第四端子相連的反相輸入端子、和輸出端子；和輸出電晶體，其具有與上述第二半導體器件的第四端子相連的第五端子、與上述檢測電路相連的第六端子、和與上述運算放大器的輸出端子相連的第三電流控制端子，並通過從上述運算放大器對上述第三電流控制端子施加的電壓控制流過上述第五和第六端子間的電流。
全文摘要
本發明提供一種電流檢測電路，其使用靜電電容(12)和二極體(13)，在功率電晶體(2)的漏極電壓上升時，使保護用MOSFET(7)的柵極電壓上升。箝壓電路(14)將保護用MOSFET(7)的柵極電壓固定在規定的箝位電壓(Vc)。電壓控制電路(17)使檢測電晶體(6)的漏極電壓與保護用MOSFET(7)的源極電壓實質一致。檢測電路(40)對檢測電晶體(6)的漏極電流進行檢測。由此，即使在功率電晶體的電流檢測電路的保護用MOSFET中產生基板偏壓效應，也可在滿足了保護用MOSFET的源極-柵極間的耐壓的基礎上，通過運算放大器負反饋至比較高的電壓，高精度地檢測負載電流。
文檔編號G01R19/00GK102243262SQ201110087280
公開日2011年11月16日 申請日期2011年4月2日 優先權日2010年4月7日
發明者久米智宏 申請人:松下電器產業株式會社