包括傳送電晶體及垂直讀取/寫入啟用電晶體的無電容器浮體易失性存儲器單元及其制...的製作方法

2023-11-30 21:48:01 2

專利名稱：包括傳送電晶體及垂直讀取/寫入啟用電晶體的無電容器浮體易失性存儲器單元及其制 ...的製作方法
技術領域：
本發明的各種實施例通常涉及易失性存儲器裝置的領域，且更明確地說涉及無電 容器存儲器單元。
背景技術：
廣泛利用的DRAM (動態隨機存取存儲器)製造工藝利用CMOS (互補金屬氧化 物半導體)技術來生產DRAM電路，所述DRAM電路包括卓位存儲器單元(unit memory cell)陣列，每一單位存儲器單元包含一個電容器和一個電晶體(例如，場效 應電晶體)。在大多數共用電路設計中，電晶體的一個側連接到電容器的一個側，晶 體管的另一側及電晶體柵極連接到稱作數字線和字線的外部電路線，且電容器的另一 側連接到參考電壓。在此類存儲器單元中，電信號電荷存儲於連接到電晶體的電容器 的存儲節點中，所述電晶體使所述電容器的電路線充電及放電。
組件的較高性能、較低成本、增加的小型化及集成電路的較大封裝密度正成為計 算機行業的目標。在追求增加的小型化的過程中，已不斷重新設計DRAM晶片來實現 更高程度的集成。然而，隨著DRAM晶片的尺寸減小，DRAM晶片的每一單位存儲 器單元的佔用面積必須減小。佔用面積的此減小必然導致電容器尺寸的減小，而電容
器尺寸的減小又使得難以確保用於無故障地發射所要信號的所需存儲電容。然而，致 密地填裝單位存儲器單元同時維持所需電容電平的能力導致必須建造較高或較深的電
容器以維持用於充足數據保留的充足電荷存儲。因此，較高或較深的電容器導致需要 昂貴工藝且導致增加的缺陷機會的縱橫比。
只有形成大縱橫比裝置(例如電容器)才有的專門製作工藝自身並不適合於與邏 輯裝置(例如，控制器或處理器)集成。因此，幵發能夠高密度製作同時不過度利用 與邏輯裝置製作技術不兼容的特殊處理步驟的數據存儲單元將是有利的。

發明內容


圖1是根據本發明實施例的結構的形成的橫截面圖。 圖2是根據本發明實施例的圖1的結構的進一步形成的橫截面圖。 圖3是根據本發明實施例的圖2的結構的進一步形成的橫截面圖。 圖4是根據本發明實施例的圖3的結構的進一步形成的橫截面圖。 圖5是根據本發明實施例的圖4的結構的進一步形成的橫截面圖。 圖6是根據本發明實施例的圖5的結構的進一步形成的橫截面圖。 圖7是根據本發明實施例的圖6的結構的進一步形成的橫截面圖。 圖8是根據本發明實施例的圖7的結構的進一步形成的橫截面圖。 圖9是根據本發明實施例的圖8的結構的進一步形成的橫截面圖。 圖10是根據本發明實施例的圖9的結構的進一步形成的橫截面圖。 圖11是根據本發明實施例的圖10的結構的進一步形成的橫截面圖。 圖12是根據本發明實施例的無電容器存儲器單元的電路圖。 圖13是根據本發明實施例的存儲器裝置的框圖。 圖14是根據本發明實施例的電子系統的框圖。 圖15是根據本發明另一實施例的電子系統的框圖。
圖16是根據本發明又一實施例的包含併入有先前實施例中的一者或一者以上的 存儲器單元的集成電路裸片的半導體晶片的圖示。
具體實施例方式
在以下詳細說明中，將參考形成本文一部分的附圖，且附圖中以圖解說明方式顯 示其中可實施本發明的特定實施例。充分詳細描述這些實施例以使所屬領域的技術人 員能夠實踐本發明，且應理解可實施其它實施例，且可在不背離本發明的精神和範圍 的情況下作出結構、邏輯和電改變。
本發明揭示無電容器存儲器單元、存儲器裝置、系統和形成所述無電容器存儲器 單元的工藝的實施例。所述無電容器存儲器單元根據局部絕緣體上矽(SOI)技術形 成，其中有源區域由體半導體襯底的大致物理隔離部分形成。傳送電晶體形成於所述 有源區域上且包含包含源極區和用於與數字線耦合的漏極區的傳送電晶體。所述傳送 電晶體的柵極經配置用於與字線耦合。無電容器存儲器單元進一步包含讀取/寫入啟用 電晶體，其包含柵極、源極區和與傳送電晶體的源極區共同共享的漏極區。所述讀取/ 寫入啟用電晶體沿有源區域的至少一個垂直側垂直配置且在讀取邏輯狀態期間被激活
6或可操作，其中所述邏輯狀態存儲為有源區域的浮體區域中的電荷，從而產生用於傳 送電晶體的不同的可確定閾值電壓。
本發明還揭示用於形成無電容器存儲器單元的工藝的實施例。所述工藝包含從體 半導體襯底蝕刻有源區域，其中在局部SOI工藝中使所述有源區域與體半導體襯底大 致物理隔離。形成讀取/寫入啟用電晶體且其包含柵極、源極區和與傳送電晶體的源極 區共同共享的漏極區。沿有源區域的至少一個垂直側垂直配置所述讀取/寫入啟用晶體
管且將其配置為在讀取邏輯狀態期間被激活或可操作。所述工藝進一步包含在有源區
域中形成傳送電晶體，其中所述傳送電晶體包含源極區、用於與數字線耦合的漏極區
和用於與字線耦合的柵極。將邏輯狀態存儲為有源區域的浮體區域中的電荷，從而產
生用於傳送電晶體的不同的可確定閾值電壓。
本發明還揭示存儲器裝置的實施例，所述實施例包含包含多個無電容器存儲器單
元的存儲器陣列。所述多個無電容器存儲器單元中的每一者包含由體半導體襯底的大
致物理隔離部分形成的有源區域，其中傳送電晶體形成於所述有源區域上。傳送晶體
管包含源極區、用於與數字線耦合的漏極區和用於與字線耦合的柵極。所述多個無電
容器存儲器單元中的每一者進一步包含讀取/寫入啟用電晶體，其包含柵極、源極區和
與所述傳送電晶體的源極區共同共享的漏極區。所述讀取/寫入啟用電晶體沿有源區域
的至少一個垂直側垂直配置且在讀取邏輯狀態期間被激活或可操作，其中所述邏輯狀
態存儲為所述有源區域的浮體區域中的電荷，從而產生用於傳送電晶體的不同的可確
定閾值電壓。存儲器裝置還包含尋址及感測電路，其耦合到存儲器陣列且經配置以選
擇所述多個無電容器存儲器單元中的若干無電容器存儲器單元並對選定的若干無電容 器存儲器單元讀取及寫入。
本發明還揭示包含其上包含多個無電容器存儲器單元的至少一個存儲器裝置的 半導體晶片的實施例。本發明還揭示包含輸入、輸出、處理器及存儲器裝置的電子系統的實施例。在本 發明的一個實施例中，所述電子系統包含可操作地耦合在一起的輸入、輸出、處理器 及存儲器裝置。在本發明的另一實施例中，所述輸入、輸出及處理器裝置可操作地耦 合在一起且所述存儲器裝置集成到處理器裝置中。如本文中所述進一步形成且配置無 電容器存儲器單元。
在如圖1中所描繪的一個實施例中，提供包含半導電材料的襯底10。以下說明中
所用的術語"晶片"及"襯底"包含具有經暴露表面的任何結構，在所述結構上或其
中可形成與本發明實施例有關的集成電路(ic)結構。術語襯底包含但並不限於半導
體晶片。術語襯底還用以指代處理期間的半導體結構，且可包含已製作於其上的其它 層。晶片及襯底兩者包含摻雜及未摻雜的半導體、由基底半導體或絕緣體支撐的磊晶 半導體層、以及所屬領域的技術人員已知的其它半導體結構。術語"導體"包含半導 體，且術語"絕緣體"或"電介質"包含導電性低於稱作導體的材料的任何材料。
襯底10的所圖解說明部分還可是經不同摻雜的較大襯底中(例如)p型摻雜區的經植入"盆狀"區的一部分。襯底IO具有根據包含掩蔽的常規植入技術通過離子植入
形成到襯底10中的植入區12，以形成沿所圖解說明的一個方向偏移的植入區，且在 一個實施例中，植入區12經形成以產生n型區。襯底IO還包含沉積於其上的墊氧化 物層14。如本文中所用，術語經沉積廣泛用來意指不僅在傳統意義上沉積的層，而且 意指生長的或以任何其它方式導致形成的材料層。在隨後蝕刻步驟及其它處理期間， 保護層16沉積於墊氧化物層14的頂部上以充當緩衝區。在一個實施例中，保護層16 是多晶矽。在另一實施例中，保護層16是氮化物材料。在又一實施例中，保護層16 是由氮化物材料覆蓋的多晶矽層。特定組合的選擇視工藝集成選擇方案而定。
在保護層16上形成且圖案化掩模18。在一個實施例中，掩模18是經旋塗、曝光、 固化及圖案化的光致抗蝕劑材料。在另一實施例中，掩模18是硬掩模材料，例如氮化 物或氧化物。由掩模18保護的區域界定將變成局部絕緣體上矽(SOI)結構中用以形 成無電容器存儲器單元的有源區域的區域。
圖2圖解說明己暴露未受到掩模18保護的區的蝕刻工藝之後的實施例。在所述 蝕刻工藝中，還圖案化了保護層16及墊氧化物層14，且形成了凹部20，其具有凹部 第一底部22和上部第一壁24及上部第二壁26。應注意，圖l到圖ll中僅圖解說明 所述結構的橫截面且因此未圖解說明上部第三壁及上部第四壁，但其位於上部第一壁 24及上部第二壁26的鄰近側上。
圖3圖解說明在其中已移除掩模18且氮化物膜28已生長到襯底10的經暴露半 導電材料上的進一步處理之後圖2中所描繪的結構。在一個實施例中，襯底10的經暴 露半導電材料是經暴露的矽。氮化物膜28描繪為覆蓋凹部第一底部22、上部第一壁 24及上部第二壁26。可在僅沉積於半導電材料(例如，經暴露的矽)上的條件下通過 已知工藝生長氮化物膜28。一種此類工藝是遠程等離子氮化(RPN)。在RPN中， 從襯底10遠程地但在沉積工具內轟擊具有氮化物的等離子，且通過對流力朝向襯底 10載運具有氮化物的等離子。可用以形成氮化物膜28的另一工藝是快速熱氮化 (RTN)。此處理也在此項技術中已知。
替代形成氮化物膜28，可通過遠程等離子氧化(RPO)或通過快速熱氧化(RTO) 或原位蒸汽產生(ISSG)或低壓自由基氧化(LPRO)形成氧化物膜。類似地，根據 本文中所陳述的實施例形成氧化物與氮化物的組合。在一個實施例中，氧化物的布放 在氮化物的布放之前，或反之亦然。類似地，根據替代實施例，代替氮化物膜28，形 成氧氮化物膜。通過遠程等離子工藝或快速熱工藝實施所述工藝。雖然不限制所揭示 的實施例，但為方便起見在本發明的整個剩餘部分中，膜28稱作氮化物膜28。
圖4圖解說明對襯底10的處理，其中蝕刻已在凹部第一底部22的水平面下面且 在植入區12的大約深度處形成了凹部第二底部30。凹部第一底部22現在呈現為襯底 凸沿結構。由於存在氮化物膜28,因此上部第一壁24、上部第二壁26及上部第三壁 和上部第四壁(未顯示)受到保護，且已形成與氮化物膜28的橫向末端大約共面的下 部壁32。在一個實施例中，使用各向異性蝕刻(例如，反應性離子蝕刻)，使得氮化物膜28保持站立於凹部第一底部22的留下部分的凸沿上。
對於0.25微米的臨界尺寸(CD或最小特徵)工藝來說，氮化物膜28的剩餘部 分具有介於從約0.1微米到約0.15微米的範圍中的高度。在此尺寸中，從凹部第一底 部22的剩餘部分到凹部第二底部30的距離介於從約0.1微米到約0.3微米的範圍中。 或者，對於(U5微米的臨界尺寸(CD或最小特徵)工藝來說，氮化物膜28的剩餘部 分具有介於從約0.07微米到約0.12微米的範圍中的高度H。在此尺寸中，從凹部第一 底部22的剩餘部分到凹部第二底部30的距離介於從約0.08微米到約0.2微米的範圍 中。
在凹部第二底部30的水平面處，形成深植入區34。在一個實施例中，深植入區 34是由與襯底10中的體半導電材料大致相同的材料製成。以實現自填隙原子植入且 導致植入區34變得無定形而足以具有不同於襯底10中的體半導電材料的蝕刻響應性 的能級實施植入。在一個實施例中，植入條件使用經植入達到單晶與自填隙原子比為 約3:1的矽源。"矽源"意指使用矽或另一族IV元素或者(例如)矽與鍺的組合。在 一個實施例中，在環境溫度(2(TC到約30'C)及從約500 eV到約30KeV的植入能量 的工藝條件下，植入的濃度是從約lE"原子/cn^到約5E"原子/cm2。在一個實施例中， 大致等於半導電襯底10的的體的矽化學性的矽源經植入達到約正"原子/cr^的濃度且 工藝條件為約25。C及約25 KeV的植入能量。在另一實施例中，植入能量可以是約1 KeV的數量級。
在深植入之後，在後續處理中使用對植入區34的無定形材料且對氮化物膜28具 有選擇性的蝕刻工藝，但所述蝕刻工藝移除襯底10中的體半導電材料。在一個實施例 中，所述蝕刻工藝是此項技術中已知的溼氫氧化四甲基銨(TMAH)蝕刻。在另一實 施例中，所述溼蝕刻使用此項技術中已知的氫氧化鉀(KOH)蝕刻化學品。所述TMAH 蝕刻化學品是所要的，因為所述蝕刻化學品具有選擇性，使得其蝕刻襯底10的體矽， 但大致不蝕刻氮化物膜28或深植入區34。在一個實施例中，所述選擇性介於從約5:1 到約20:1的範圍中。在另一實施例中，所述選擇性為約10:1。在各向同性蝕刻之前或 之後，還可將所述各向同性蝕刻與各向異性蝕刻組合。通過使用各向同性蝕刻及各向 異性蝕刻兩者，可使對氮化物膜28的向下蝕刻和底切兩者變化以適合特定應用。
已知對無定形矽及對氮化物膜(或氧化物膜、或氧氮化物膜)具有選擇性且沿晶 體平面各向同性地蝕刻體單晶矽的各種溼TMAH蝕刻工藝。圖5圖解說明已形成橫向 腔38的TMAH蝕刻的結果，所述橫向腔38具有將變成有源區域36的底切。通過此 底切蝕刻，使得有源區域36在形成於凹部第一底部22處的凸沿的水平面處最大程度 地與襯底10中的體半導電材料隔離。
在所述蝕刻條件下，且因為橫向腔38的比例，因此其中形成不同的輪廓。TMAH 蝕刻沿晶體平面具有影響，使得橫向腔38內可顯現有小面的輪廓。因此，有小面的表 面44圖解說明於一個側上。然而，出於圖解說明目的，以任意形狀、角度和大小描繪 這些有小面的表面，且所述有小面的表面的特定形狀、角度和大小將取決於襯底10
9中的體半導電材料的晶體定向且還取決於特定蝕刻工藝和條件以及其它因素。根據特 定蝕刻條件，橫向腔38的顯微照相視圖描繪襯底10中已通過TMAH蝕刻暴露的體半 導電材料的邊對角晶體平面。應注意，存在用於形成橫向腔38的其它各種方法，所述 方法也涵蓋於本發明的範圍內。
在形成橫向腔38之後，處理植入區34以形成如圖6中所圖解說明的經退火的植 入區46。已通過大致修復曾在深植入區34 (圖5)中的單晶晶格，使經退火的植入區 46恢復到與襯底10中的體半導電材料大致相同的半導電質量。此項技術中已知用於 退火的條件，且所述退火條件取決於深植入區34的深度、工藝的可用熱預算和其它因 素。
圖7圖解說明根據實施例的進一步處理。在一個實施例中，使用最低條件在一個 實施例中氧化有源區域36的經暴露表面和襯底10的體半導電材料。最低氧化條件與 橫向腔38中降低的工件應力有關。形成提供薄氧化物層的氧化層48，例如，淺溝槽 隔離(STI)氧化物。氧化層48消耗矽而向下進入到襯底10中，側向進入到有小面的 區域44中(圖6)，且向上進入到有源區域36的底部中。在一個光刻工藝(例如， 0.25微米的工藝)中，氧化層48朝向襯底心柱52的剩餘部分生長的尺寸為約0.03微 米。在另一光刻工藝(例如，0.15微米的工藝)中，朝向保持到此處理階段的襯底心 柱52的尺寸為約O.Ol微米。
圖7還描繪保持到已移除氮化物膜28時的保護層16。此實施例發生在保護層16 在化學上不同於氮化物膜28的情況下，例如多晶矽保護層16。在另一實施例中，在 保護層16是氮化物材料的情況下，所述保護層16與氮化物膜一起被移除。
舉例來說，對於一個光刻工藝，有源區域36的每一側上由各向同性蝕刻側向消 耗的襯底10的量大約為0.07微米。氧化工藝留下把將變成有源區域36的襯底連接到 襯底10的體的襯底心柱52。在此實施例中，襯底心柱52為約0.05微米x0.05微米的 數量級。氧化時間將取決於形成有源區域36的部分隔離結構的面積及其它參數。在一 個實施例中，氧化參數包含從約85(TC到約1,10(TC的處理溫度。環境是具有溼或幹氧
(02)或官能團或臭氧，大氣壓力或更高壓力。在一個實例中，施加約85(TC的溫度 及溼氧環境達充分時間，以允許在有源區域36下方約0.03微米的水平氧化，及向上 進入到有源區域36中的約O.Ol微米的垂直氧化。在熱氧化工藝之後，形成氧化層來 填充橫向腔38且向由襯底心柱52支撐的有源區域36提供支撐及隔離。
在一個實施例中，形成第一氧化物40用於填充橫向腔38。第一氧化物40可由旋 塗電介質(SOD)材料、高密度等離子(HDP)氧化物材料或其它電介質填充物形成。 當需要SOD材料時，可將層48配置為氮化物與氧化物組合層以允許SOD材料的適當 稠化。舉例來說，旋塗電介質氧化物(SOD)材料為根據亞微米尺寸形成的溝槽或腔
(例如，橫向腔38)提供良好氧化層。旋塗電介質(SOD)工藝需要以預定量將液體 前體滴到晶片表面上。所述晶片經受快速旋轉(例如，高達6000rpm)。所述旋轉通 過離心力將液體均勻地分配在表面上從而允許填充低點。最後，烘焙塗層以使材料固化。所屬領域的技術人員已知旋塗電介質(SOD)工藝的進一步細節且其可包含美國 專利第7,112，513號中描述的工藝。在又一實施例中，可使用TEOS材料來替代SOD 材料。此外，本發明還涵蓋氧化物材料的組合。
儘管本發明涵蓋將氧化物材料連續填充到腔38中以用於形成到保護層16的平面 隔離，但本發明實施例圖解說明通過氧化工藝形成第二氧化物42 (例如，高密度等離 子(HDP)氧化物材料、旋塗電介質(SOD)材料或其它電介質填充物)。第二氧化 物42可含有與第一氧化物40相同的電介質材料或不同的電介質材料。由於橫向腔38 已由第一氧化物40填充，因此可根據更具侵略性的氧化工藝形成第二氧化物42。
圖8圖解說明根據本發明實施例的進一步處理。在有源區域36的一個側上，於 保護層16及第二氧化物42上形成且圖案化掩模50。在一個實施例中，掩模50是經 旋塗、曝光、固化及圖案化的光致抗蝕劑材料。掩膜50保護有源區域36中的一個或 一個以上側免受在有源區域36的至少另一側上發生的工藝步驟。掩模50提供保護以 防止移除有源區域36的至少一個側上的第一氧化物40和第二氧化物42。蝕刻工藝暴 露未受到掩模50保護的區。在當前蝕刻工藝中，保護層16及掩模50允許移除第一氧 化物40'及第二氧化物42'以用於沿有源區域36的至少一個側形成垂直柵極。
圖9圖解說明根據本發明實施例的進一步處理。沿有源區域36的敞開上部第二 壁26且沿襯底心柱52的敞開腔壁56形成以柵極氧化物54形式的最小氧化層。連續 柵極氧化物54允許沿有源區域36及襯底心柱52形成垂直電晶體。在柵極氧化物54 上方形成導電材料60以在襯底心柱52的至少一個側上形成垂直柵極58。此外，從多 填充區域擴散n型結延伸部分61，此導致在導電材料60與植入區12之間提供所要的 電接觸。在一個實施例中，導電材料60 (例如，多晶矽或金屬〉沿z方向(即，進出 所圖解說明的圖且與字線平行的方向，而字線與數字線垂直)形成連續的導體以用於 與讀取/寫入啟用信號62耦合。此外，可通過在讀取/寫入啟用信號62的連續導體的端 部處放置單觸點來減小相鄰存儲器單元的接近性。
圖10圖解說明根據本發明實施例對結構的進一步處理。根據掩模64對有源區域 36進行植入以形成第一漏極區66及第一源極區68,所述第一源極區68配置為即將到 來的傳送電晶體70的浮動源極區。傳送電晶體70通過字線予以選通且第一漏極區66 連接到數字線以供由感測放大器(未顯示)進行讀取及寫入。根據掩模72對有源區域 36進一步進行植入以形成第二漏極區74，所述第二漏極區74與第一源極區68組合形 成經垂直配置的讀取/寫入啟用電晶體76的漏極區，後文稱作共用區80。經垂直配置 的讀取/寫入啟用電晶體76的第二源極區78由植入區12產生。
圖11圖解說明根據本發明實施例對結構的進一步處理。根據局部SOI工藝在有 源區域36上形成包含傳送電晶體70及讀取/寫入啟用垂直電晶體76的無電容器存儲 器單元82。傳送電晶體70在第一漏極區66處耦合到數字線84且在柵極86處耦合到 字線88。傳送電晶體70的源極區配置為共用區80處的浮動源極。經垂直配置的讀取 /寫入啟用電晶體76包含垂直柵極58、位於共用區80處的漏極區和由植入區12(圖1)產生的第二源極區78。垂直柵極58耦合到在讀取無電容器存儲器單元82期間被激活 的讀取/寫入啟用信號62。
圖12圖解說明根據本發明實施例的無電容器存儲器單元的電路圖。將無電容器 存儲器單元82圖解說明為包含與讀取/寫入啟用電晶體76耦合的傳送電晶體70。各種 控制信號(g卩，字線88及讀取/寫入啟用信號62)分別控制傳送電晶體70的柵極和讀 取/寫入啟用電晶體76的柵極。數字線84耦合到傳送電晶體70的第一漏極區66。雙 極結電晶體(BJT) 90還圖解說明為主寄生裝置。大體來說，通過對傳送電晶體70的 溝道區進行充電或放電將信息存儲於無電容器存儲器單元中。根據上文所描述的局部 SOI工藝且另外還根據讀取/寫入啟用電晶體76的選通二極體配置來隔離傳送電晶體 70的溝道區。此配置導致來自溝道區的低洩漏且適應所述溝道區中的電荷存儲。
在既不寫入到無電容器存儲器單元也不從無電容器存儲器單元讀取時的操作期 間，將讀取/寫入啟用信號62設定為小於垂直讀取/寫入啟用電晶體76的閎值電壓但大 於約(例如)0.55伏的VBE。根據存儲於浮體區92 (圖11及12)中的電荷將第一邏 輯狀態及第二邏輯狀態寫入到無電容器存儲器單元中。
通過將電荷存儲於浮體區92中將第一邏輯狀態(例如，低邏輯狀態)寫入到無 電容器存儲器單元中。對浮體區92的充電發生在通過施加負電壓(例如，約-0.6伏到 -l伏)作為讀取/寫入啟用信號62關斷讀取/寫入啟用電晶體76時。將p型襯底10設 定為O伏或允許其浮動。由於傳送電晶體的閾值電壓較高(例如，約+l伏)且進一步 由於在已將電荷添加到浮體區92時VBB《VBE，因此在讀取操作期間此條件導致穿過 傳送電晶體70的低導電。
通過從浮體區92耗盡或排放電荷將第二邏輯狀態(例如，高邏輯狀態)寫入到 無電容器存儲器單元中。放電發生在通過將正電壓(例如，約+0.6伏)施加到讀取/ 寫入啟用信號62且將正電壓(例如，約+1伏)施加到p型襯底10關斷讀取/寫入啟 用電晶體76時。由於傳送電晶體的閾值電壓較低(例如，約0.2伏)且進一步由於在 已從浮體區92排放電荷時VBB"VBE-0.1伏，因此在讀取操作期間此條件導致穿過傳 送電晶體70的高導電。
在無電容器存儲器單元的讀取操作期間，當字線88為高(即，在傳送電晶體的 指示高邏輯狀態的閾值電壓與傳送電晶體的指示低邏輯狀態的閾值電壓之間)時將邏 輯狀態讀取到數字線84。另外，通過向讀取/寫入啟用信號62施加大於讀取/寫入啟用 電晶體76的閾值電壓的電壓接通讀取/寫入啟用電晶體76且p型襯底10是浮動的。
由於浮體區92中存在有限洩漏，因此必須維持充足的電子濃度以便保存所存儲 的邏輯狀態。因此，可將無電容器存儲器單元表徵為動態隨機存取存儲器(DRAM) 的形式。因此，需要周期性地執行刷新操作，其中周期是基於所實施的特定工藝確定 的。
圖13是根據本發明實施例的存儲器裝置的框圖。DRAM存儲器裝置100包含控 制邏輯電路120以控制讀取、寫入、擦除及執行其它存儲器操作。列地址緩衝器124及行地址緩衝器128適於接收存儲器地址要求。刷新控制器/計數器126耦合到行地址 緩衝器128以控制對存儲器陣列122的刷新。行解碼電路130耦合在行地址緩衝器128 與存儲器陣列122之間。列解碼電路132耦合到列地址緩衝器124。感測放大器-輸入 /輸出選通電路134耦合在列解碼電路132與存儲器陣列122之間。DRAM存儲器裝置 100還圖解說明為具有輸出緩衝器136及輸入緩衝器138。外部處理器可耦合到DRAM 存儲器裝置100的控制邏輯電路120以提供外部命令。
圖13中顯示存儲器陣列122的無電容器存儲器單元150以圖解說明在本發明中 如何實施相關聯的存儲器單元。存儲於無電容器存儲器單元150中的狀態或電荷對應 於數據位。字線WL0 142耦合到無電容器存儲器單元150的傳送電晶體的柵極。當激 活字線WL0 142時，存儲於無電容器存儲器單元中的電荷基於存儲於無電容器存儲器 單元中的邏輯狀態致使可確定量的電流流到或不流到數字線DLO 152。數字線DL0 152 耦合到電路134中的感測放大器。
圖14是根據本發明實施例的電子系統的框圖。電子系統200包含輸入裝置272、 輸出裝置274及存儲器裝置278，所述所有裝置都耦合到處理器裝置276。存儲器裝置 278併入有本發明的前述實施例中的一者或一者以上的至少一個無電容器存儲器單元 240。
圖15是根據本發明另一實施例的電子系統的框圖。電子系統300包含輸入裝置 272、輸出裝置274及處理器裝置376,所述處理器裝置376中併入有包含至少一個無 電容器存儲器單元340的存儲器裝置378。如上所述，使用局部SOI工藝實施的所揭
示的無電容器存儲器單元不需要用於形成大數據保留電容器的工藝製作步驟。因此， 用於根據本文中所述實施例形成無電容器存儲器裝置的製作工藝可與用於形成邏輯裝
置(例如，處理器裝置)的製作工藝兼容。因此，併入有本文中所述無電容器存儲器 單元的存儲器裝置可集成到處理器裸片上以實現緊密集成。
圖16是根據本發明又一實施例的包含併入有先前實施例中的一者或一者以上的 存儲器陣列及無電容器存儲器單元的集成電路裸片的半導體晶片的圖示。如圖16中所 示，半導體晶片400包含有待切割的集成電路裸片440，其併入有如本文中所揭示的 一個或一個以上無電容器存儲器單元。
上述工藝及裝置圖解說明可根據本發明實施例使用及製作的許多方法及裝置中 的若干方法及裝置的實施例。上述說明及圖式圖解說明提供本發明的顯著特徵及優點 的實施例。然而，本發明並不打算嚴格受限於上述及所圖解說明的實施例。
雖然已參考特定實施例顯示並描述了本發明，但所屬領域的技術人員將了解即使 本文中未顯示或具體描述，與本發明有關的各種添加、刪除及修改應視為在以上權利 要求書所涵蓋的本發明的範圍內。
權利要求
1、一種無電容器存儲器單元，其包括有源區域，其由體半導體襯底的大致物理隔離部分形成；傳送電晶體，其形成於所述有源區域上，所述傳送電晶體包含源極區、用於與數字線耦合的漏極區和用於與字線耦合的柵極；及讀取/寫入啟用電晶體，其包含柵極、源極區和與所述傳送電晶體的所述源極區共同共享的漏極區，所述讀取/寫入啟用電晶體沿所述有源區域的至少一個垂直側垂直配置且可在讀取邏輯狀態期間操作，所述邏輯狀態可存儲為所述有源區域的浮體區域中的電荷以產生用於所述傳送電晶體的不同的可確定閾值電壓。
2、 如權利要求1所述的無電容器存儲器單元，其中所述有源區域通過所述體半 導體襯底的心柱部分與所述體半導體襯底保持物理上整體連接。
3、 如權利要求2所述的無電容器存儲器單元，其中所述讀取/寫入啟用電晶體的 所述柵極的至少一部分沿連接所述有源區域與所述體半導體襯底的所述心柱部分的至 少一個側形成。
4、 如權利要求3所述的無電容器存儲器單元，其進一步包括所述心柱部分的至少另一個側與所述體半導體襯底之間的隔離氧化物。
5、 如權利要求3所述的無電容器存儲器單元，其中所述讀取/寫入啟用電晶體的所述源極形成於所述體半導體襯底中。
6、 如權利要求5所述的無電容器存儲器單元，其中所述讀取/寫入啟用電晶體的 所述源極形成於所述體半導體襯底中的所述心柱部分下方。
7、 如權利要求1所述的無電容器存儲器單元，其中所述傳送電晶體的所述共同 共享源極區與所述讀取/寫入啟用電晶體的所述漏極區大致延伸穿過所述有源區域的 厚度。
8、 如權利要求1所述的無電容器存儲器單元，其中所述有源區域的所述浮體區 域配置為帶有較多負性電荷以表示第一邏輯狀態，且所述浮體區域配置為帶有較少負 性電荷以表示第二邏輯狀態。
9、 一種形成無電容器存儲器單元的工藝，其包括從體半導體襯底蝕刻有源區域且將所述有源區域蝕刻為與所述體半導體襯底大 致物理隔離；形成適於可在讀取邏輯狀態期間操作的讀取/寫入啟用電晶體，所述讀取/寫入啟 用電晶體沿所述有源區域的至少一個垂直側垂直配置，且包含柵極、源極區和與所述傳送電晶體的所述源極區共同共享的漏極區；及在所述有源區域中形成傳送電晶體，所述傳送電晶體包含源極區、用於與數字線 耦合的漏極區和用於與字線耦合的柵極，其中所述邏輯狀態可存儲為所述有源區域的浮體區域中的電荷以產生用於所述傳送電晶體的不同的可確定閾值電壓。
10、 如權利要求9所述的形成無電容器存儲器單元的工藝，其中所述蝕刻進一步 包括保持所述體半導體襯底的心柱部分以物理上整體連接所述有源區域與所述體半導 體襯底。
11、 如權利要求10所述的形成無電容器存儲器單元的工藝，其中形成所述傳送電晶體進一步包括沿所述心柱部分的至少一個側形成所述讀取/寫入啟用電晶體的所 述柵極的至少一部分。
12、 如權利要求11所述的形成無電容器存儲器單元的工藝，其進一步包括在所 述有源區域與所述體半導體襯底之間的所述心柱部分的至少另一側上形成氧化物隔 離。
13、 如權利要求10所述的形成無電容器存儲器單元的工藝，其進一步包括在蝕 刻所述有源區域之前對所述讀取/寫入啟用電晶體的所述源極區進行植入。
14、 如權利要求13所述的形成無電容器存儲器單元的工藝，其進一步包括將所 述讀取/寫入啟用電晶體的所述源極區在所述心柱部分下方設置於所述體半導體襯底中。
15、 如權利要求9所述的形成無電容器存儲器單元的工藝，其進一步包括形成大 致延伸穿過所述有源區域的厚度的所述傳送電晶體的共同共享源極區與所述讀取/寫 入啟用電晶體的所述漏極區。
16、 一種存儲器裝置，其包括存儲器陣列，其包含多個無電容器存儲器單元，其中所述多個無電容器存儲器單元中的每一者包含有源區域，其由體半導體襯底的大致物理隔離部分形成；傳送電晶體，其形成於所述有源區域上，所述傳送電晶體包含源極區、用於與數字線耦合的漏極區和用於與字線耦合的柵極；及讀取/寫入啟用電晶體，其包含柵極、源極區和與所述傳送電晶體的所述源極區共同共享的漏極區，所述讀取/寫入啟用電晶體沿所述有 源區域的至少一個垂直側垂直配置且可在讀取邏輯狀態期間操作，所述邏輯狀態可存 儲為所述有源區域的浮體區域中的電荷以產生用於所述傳送電晶體的不同的可確定閾值電壓；及尋址及感測電路，其耦合到所述存儲器陣列且經配置以選擇所述多個無電容器存 儲器單元中的若干無電容器存儲器單元並對選定的若干無電容器存儲器單元進行讀取及寫入。
17、 如權利要求16所述的存儲器裝置，其中所述無電容器存儲器單元及所述感 測電路中的每一者經配置以基於來自所述無電容器存儲器單元的電流的存在或不存在 而確定所述邏輯狀態。
18、 如權利要求17所述的存儲器裝置，其中所述來自所述無電容器存儲器單元 的電流響應於存儲於所述有源區域的浮體區域中以產生所述傳送電晶體的所述不同可 確定閾值電壓的電荷量。
19、 一種將數據寫入到無電容器存儲器單元的方法，其包括將可確定的電荷量存儲於其上形成有傳送電晶體的有源區域的浮體區域中；及當所述電荷存儲於所述有源區域的所述浮體區域中時，改變表示所述傳送電晶體 的可確定邏輯狀態的閾值電壓。
20、 一種從無電容器存儲器單元讀取數據的方法，其包括 激活沿有源區域的至少一個側垂直配置的讀取/寫入啟用電晶體；及 激活耦合於所述讀取/寫入啟用電晶體與感測放大器之間的傳送電晶體，所述傳送電晶體具有閾值電壓，其響應於所述有源區域的浮體區域中產生所述傳送電晶體的表 示可確定邏輯狀態的閾值電壓的所存儲電荷。
21、 一種包含集成電路的半導體晶片，所述集成電路配置為包含存儲器陣列的存 儲器裝置，所述存儲器陣列包含多個無電容器存儲器單元，其中所述多個無電容器存 儲器單元中的每一者包含有源區域，其由體半導體襯底的大致物理隔離部分形成；傳送電晶體，其形成於所述有源區域上，所述傳送電晶體包含源極區、用於與數字線 耦合的漏極區和用於與字線耦合的柵極；及讀取/寫入啟用電晶體，其包含柵極、源極 區和與所述傳送電晶體的所述源極區共同共享的漏極區，所述讀取/寫入啟用電晶體沿 所述有源區域的至少一個垂直側垂直配置且可在讀取邏輯狀態期間操作，所述邏輯狀 態可存儲為所述有源區域的浮體區域中的電荷以產生用於所述傳送電晶體的不同的可 確定閾值電壓。
22、 一種電子系統，其包含輸入裝置、輸出裝置、存儲器裝置及耦合到所述輸入、 輸出和存儲器裝置的處理器裝置，所述存儲器裝置包括包含多個無電容器存儲器單元 的存儲器陣列，其中所述多個無電容器存儲器單元中的每一者包含有源區域，其由 體半導體襯底的大致物理隔離部分形成；傳送電晶體，其形成於所述有源區域上，所述傳送電晶體包含源極區、用於與數字線耦合的漏極區和用於與字線耦合的柵極；及 讀取/寫入啟用電晶體，其包含柵極、源極區和與所述傳送電晶體的所述源極區共同共享的漏極區，所述讀取/寫入啟用電晶體沿所述有源區域的至少一個垂直側垂直配置且 可在讀取邏輯狀態期間操作，所述邏輯狀態可存儲為所述有源區域的浮體區域中的電 荷以產生用於所述傳送電晶體的不同的可確定閾值電壓。
23、 一種電子系統，其包含輸入裝置、輸出裝置及耦合到所述輸入裝置和輸出裝置的處理器裝置，所述處理器裝置包括包含多個無電容器存儲器單元的存儲器陣列，其中所述多個無電容器存儲器單元中的每一者包含有源區域，其由體半導體襯底的 大致物理隔離部分形成；傳送電晶體，其形成於所述有源區域上，所述傳送電晶體包 含源極區、用於與數字線耦合的漏極區和用於與字線耦合的柵極；及讀取/寫入啟用晶 體管，其包含柵極、源極區和與所述傳送電晶體的所述源極區共同共享的漏極，所述 讀取/寫入啟用電晶體沿所述有源區域的至少一個垂直側垂直配置且可在讀取邏輯狀 態期間操作，所述邏輯狀態可存儲為所述有源區域的浮體區域中的電荷以產生用於所 述傳送電晶體的不同的可確定闊值電壓。
全文摘要
本發明揭示一種無電容器浮體存儲器單元、存儲器裝置、系統和形成所述無電容器存儲器單元的工藝，所述工藝包含在體半導體襯底(10)的大致物理隔離部分的有源區域中形成存儲器單元(82)。在所述有源區域上形成傳送電晶體(70)以用於與字線(88)耦合。所述無電容器存儲器單元進一步包含讀取/寫入啟用電晶體(76)，其沿所述有源區域的至少一個垂直側垂直配置，與所述傳送電晶體共享浮動源極/漏極區(80)且可在讀取邏輯狀態期間操作，其中所述邏輯狀態存儲為所述有源區域的浮體區域中的電荷，從而產生用於所述傳送電晶體的不同的可確定閾值電壓。
文檔編號H01L27/108GK101641788SQ200880009289
公開日2010年2月3日 申請日期2008年2月21日 優先權日2007年2月26日
發明者費爾南多·岡薩雷斯, 錢德拉·V·穆利 申請人:美光科技公司