靜態隨機存取存儲裝置及其位線電壓控制電路的製作方法
2023-08-13 07:32:16 1
靜態隨機存取存儲裝置及其位線電壓控制電路的製作方法
【專利摘要】一種靜態隨機存取存儲裝置及其位線電壓控制電路，位線電壓控制電路包括控制器、電壓上拉電路、電壓下拉電路以及電壓維持器。控制器接收存儲庫選擇信號以及時鐘信號，依據存儲庫選擇信號以及時鐘信號來決定上拉時間周期、下拉時間周期以及電壓維持時間周期。電壓上拉電路在上拉時間周期依據第一參考電壓上拉位線電源。電壓下拉電路在下拉時間周期依據第二參考電壓下拉位線電源。電壓維持器在電壓維持時間周期使位線電源維持等於輸出電壓。其中，電壓維持時間周期在上拉時間周期以及下拉時間周期之後。
【專利說明】靜態隨機存取存儲裝置及其位線電壓控制電路
【技術領域】
[0001]本發明是有關於一種靜態隨機存取存儲裝置，且特別是有關於一種具位線抑制驅動(bit-line under drive, BLUD)機制的靜態隨機存取存儲裝置。
【背景技術】
[0002]在已知的【技術領域】中，靜態隨機存取存儲器(Static Random AccessMemory, SRAM)(例如是6T結構的存儲單元的靜態隨機存取存儲器)通常具有一種所謂的讀取幹擾(read disturb)的問題。這個讀取幹擾的問題會嚴重影響到靜態隨機存取存儲器的數據讀取的穩定性。
[0003]隨著半導體製程技術的進步，靜態隨機存取存儲器中的電子元件的尺寸越做越小，且其所接收的工作電壓也隨之降低。已知的靜態隨機存取存儲器的讀取幹擾的問題也隨之成為一個重要的課題。已知【技術領域】中，有相關提出利用位線抑制驅動或是字線抑制驅動的方式來提高靜態隨機存取存儲器讀取穩定性的技術。然而，當發生製程漂移時，仍可以保有靜態隨機存取存儲器具有足夠的讀取穩定性，還是本領域技術人員所要努力的一個課題。
【發明內容】
[0004]本發明提供一種位線電壓控制電路，可降低因製程變異而造成位線電源的變異。
[0005]本發明提供一種靜態隨機存取存儲裝置，可降低因製程變異而造成位線電源的變異，並有效提升數據感測的速度。
[0006]本發明提出一種位線電壓控制電路，適用於靜態隨機存取存儲裝置。位線電壓控制電路包括控制器、電壓上拉電路、電壓下拉電路以及電壓維持器。控制器接收存儲庫選擇信號以及時鐘信號，依據存儲庫選擇信號以及時鐘信號來決定上拉時間周期、下拉時間周期以及電壓維持時間周期。電壓上拉電路耦接控制器並在上拉時間周期依據第一參考電壓上拉位線電源。電壓下拉電路耦接控制器，並在下拉時間周期依據第二參考電壓下拉位線電源。電壓維持器耦接控制器，電壓維持器在電壓維持時間周期使位線電源維持等於輸出電壓。其中，電壓維持時間周期在上拉時間周期以及下拉時間周期之後。
[0007]本發明還提出一種靜態隨機存取存儲裝置，包括存儲單元陣列、位線多工器、感測電路以及位線電壓控制電路。存儲單元陣列具有多數的位線。位線多工器耦接存儲單元陣列。位線多工器接收位線電源，並選擇位線中的多個選中位線對。感測電路耦接位線多工器，針對各選中位線對的數據進行感測以產生讀出數據。位線電壓控制電路耦接該位線多工器，用以提供位線電源。位線電壓控制電路包括控制器、電壓上拉電路、電壓下拉電路以及電壓維持器。控制器接收存儲庫選擇信號以及時鐘信號，依據存儲庫選擇信號以及時鐘信號來決定上拉時間周期、下拉時間周期以及電壓維持時間周期。電壓上拉電路耦接控制器並在上拉時間周期依據第一參考電壓上拉位線電源。電壓下拉電路耦接控制器，並在下拉時間周期依據第二參考電壓下拉位線電源。電壓維持器耦接控制器，電壓維持器在電壓維持時間周期使位線電源維持等於輸出電壓。其中，電壓維持時間周期在上拉時間周期以及下拉時間周期之後。
[0008]基於上述，本發明所提出的位線電壓控制電路通過在上拉時間周期以及下拉時間周期中分別拉高以及拉低位線電源，接著在電壓維持時間周期維持住位線電源的電壓電平。如此一來，因為製程變異所產生的電子元件特性的漂移，所影響到的位線電源的電壓的程度將可以有效地被降低。靜態隨機存取存儲裝置的穩定性可以有效地被提升。
[0009] 為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
【專利附圖】
【附圖說明】
[0010]圖1繪示本發明實施例的靜態隨機存取存儲裝置100的示意圖。
[0011]圖2繪示本發明實施例的位線電壓控制電路140的實施方式示意圖。
[0012]圖3A繪示本發明實施例的位線電壓控制電路140的第一實施方式的電路圖。
[0013]圖3B繪示存儲庫選擇信號PI以及時鐘信號CLK的波形圖。
[0014]圖3C繪示本發明實施例的位線電壓控制電路140的第二實施方式的電路圖。
[0015]圖3D繪示本發明實施例的位線電壓控制電路140的第三實施方式的電路圖。
[0016]圖3E繪示本發明實施例的位線電壓控制電路140的第四實施方式的電路圖。
[0017]圖3F繪示本發明實施例的位線電壓控制電路140的第五實施方式的電路圖。
[0018]圖3G繪示本發明實施例的位線電壓控制電路140的第六實施方式的電路圖。
[0019]圖4繪示本發明實施例的延遲器400的一實施方式的電路圖。
[0020]圖5A繪示本發明實施例的位線多工器120以及感測電路130的一實施方式。
[0021]圖5B、圖6A~圖6F繪示本發明實施例的感測器510的多個實施方式。
[0022][主要元件標號說明]
[0023]100:靜態隨機存取存儲裝置110:存儲單元陣列
[0024]120:位線多工器130:感測電路
[0025]140:位線電壓控制電路150:字線控制器
[0026]141:控制器
[0027]142:電壓上拉電路143:電壓下拉電路
[0028]144:電壓維持器BL:位線
[0029]WL:字線PWR:位線電源
[0030]SBL:選中位線對RDOUT:讀出數據
[0031]P1:存儲庫選擇信號CLK:時鐘信號
[0032]M0、M0_1、M0_2、M1、M2、M3、M4、MN1 ~MN4、MP1 ~MP8:電晶體
[0033]VDD:操作電壓GND:接地電壓
[0034]CTRl ~CTR3、CTRl1、CTRl2、CTR21、CTR22、CTR31、CTR32:控制信號
[0035]INVl ~INV3、410 ~4N0:反向器 INVA:緩衝器
[0036]1411~1413:延遲器NORl:或非門
[0037]ANDl:與門IN、OUT:信號
[0038]LBL、LBLB:選中位線RBL:讀取位線[0039]PCHSA:預充電信號YMUX:讀取選擇信號
[0040]CTl:第一端點
【具體實施方式】
[0041]請參照圖1，圖1繪示本發明實施例的靜態隨機存取存儲裝置100的示意圖。靜態隨機存取存儲裝置100包括存儲單元陣列110、位線多工器120、感測電路130、位線電壓控制電路140以及字線控制器150。存儲單元陣列110中包括多個存儲單元，並具有多條位線BL以及字線WL。存儲單元陣列110並通過位線BL耦接至位線多工器120，且通過字線WL連接字線控制器150。其中，字線控制器150用來在字線WL上提供字線信號。
[0042]位線多工器120還耦接至位線電壓控制電路140以接收位線電源PWR。位線多工器120並選擇位線BL中的多個選中位線對SBL。其中，每一組位線對具有兩條位線，此兩條位線可用來分別傳送相位互補的兩個位線信號。
[0043]感測電路130通過選中位線對SBL耦接位線多工器120。感測電路130針對各選中位線對SBL上的數據進行感測，並藉以產生讀出數據RD0UT。
[0044]位線電壓控制電路140用以產生位線電源PWR，並將位線電源PWR傳送至位線多工器120以作為位線多工器120對選中位線SBL進行預充電的電源。在本實施例中，位線電壓控制電路140所產生的位線電源PWR受到製程參數的變動的影響，是可以有效地被抑制的。
[0045]關於位線電壓控制電路140的實施細節，請參照圖2，圖2繪示本發明實施例的位線電壓控制電路140的實施方式示意圖。位線電壓控制電路140包括控制器141、電壓上拉電路142、電壓下拉電路143以及電壓維持器144。控制器141接收存儲庫選擇信號PI以及時鐘信號CLK。控制器141依據存儲庫選擇信號PI以及時鐘信號CLK來決定上拉時間周期、下拉時間周期以及電壓維持時間周期三個時間周期。其中，上拉時間周期可以發生在下拉時間周期之前，或上拉時間周期也可以發生在下拉時間周期之後。值得注意的，電壓維持時間周期必定發生在上拉時間周期及下拉時間周期之後。
[0046]電壓上拉電路142耦接控制器141，電壓上拉電路142用以在上拉時間周期間依據第一參考電壓來拉高位線電源PWR。電壓下拉電路143同樣耦接控制器141，電壓下拉電路143用以在下拉時間周期間依據第二參考電壓來拉低位線電源PWR。其中，第一參考電壓大於第二參考電壓。電壓維持器144耦接控制器141，電壓維持器144在電壓維持時間周期使位線電源PWR維持等於一個輸出電壓的電壓值。
[0047]具體來說明，當位線電壓控制電路140所接收的存儲庫選擇信號PI被致能時(代表位線電壓控制電路140所對應的存儲庫(bank)要被進行讀取)，存儲庫選擇信號PI被致能的時間區間中被區分為上拉時間周期、下拉時間周期以及電壓維持時間周期。簡單來說，以存儲庫選擇信號PI被致能的時間區間等於時鐘信號CLK的一個周期為範例，其中，上拉時間周期、下拉時間周期以及電壓維持時間周期可被分配在時鐘信號CLK的前半周期中。
[0048]位線電壓控制電路140可先在上拉時間周期通過電壓上拉電路142依據第一參考電壓來上拉位線電源PWR，接著，在下拉時間周期通過電壓下拉電路143依據第二參考電壓來下拉位線電源PWR。其中，第一參考電壓可以是位線電壓控制電路140所接收的操作電壓，而第二參考電壓可以是位線電壓控制電路140所接收的接地電壓。接下來，位線電壓控制電路140在電壓維持時間周期通過電壓維持器144來使位線電源PWR維持等於輸出電壓。
[0049]值得注意的，上述的位線電壓控制電路140上拉以及下拉位線電源PWR的動作可以相互交換，不限於一定要先對位線電源PWR進行電壓上拉的動作。
[0050]請參照圖3A，圖3A繪示本發明實施例的位線電壓控制電路140的第一實施方式的電路圖。其中的電壓上拉電路142由上拉電晶體MO所建構，電壓下拉電路143則由下拉電晶體Ml以及M2所建構，電壓維持器144則由電晶體M3以及M4所建構。上拉電晶體MO的第一端接收第一參考電壓(例如是操作電壓VDD)，上拉電晶體MO的控制端接收控制信號CTR1，上拉電晶體MO的第二端耦接至位線電源PWR。下拉電晶體Ml的控制端接收控制信號CTR21，下拉電晶體Ml的第一端耦接至位線電源PWR，下拉電晶體Ml的第二端與下拉電晶體M2的第一端相耦接，且下拉電晶體M2的第二端耦接至第二參考電壓(例如是接地電壓GND)，下拉電晶體M2的控制端則接收控制信號CTR22。另外，在電壓維持器144中，電晶體M3以及M4的控制端共同接收控制信號CTR3，且電晶體M3的第一端耦接至操作電壓VDD,電晶體M3的第二端與電晶體M4的第一端相耦接，電晶體M4的第二端耦接至接地電壓GND。
[0051]控制信號CTR1、CTR21、CTR22及CTR3是由控制器141分別響應上拉時間周期、下拉時間周期以及電壓維持時間周期所產生。
[0052]在本實施方式中，控制器141包括反向器INVl?INV3、與門AND1、或非門NORl以及延遲器1411?1413。反向器INVl接收時鐘信號CLK，其輸出端耦接至與門ANDl的第一輸入端。與門ANDl的第二輸入端接收存儲庫選擇信號PI，其輸出端產生控制信號的一位(控制信號CTR22)。反向器INV2同樣接收時鐘信號CLK，其輸出端則耦接至延遲器1411的輸入端，延遲器1411的輸出端則產生控制信號CTRl。或非門NORl的第一輸入端耦接與門ANDl的輸出端，或非門NORl的第二輸入端接收時鐘信號CLK。或非門NORl的輸出端耦接至延遲器1412的輸入端，延遲器1412的輸出端則產生控制信號的另一個位(控制信號CTR21)。反向器I NV3以及延遲器1413依序串接於與門ANDl的輸出端以及電壓維持器144間。延遲器1413的輸出端產生控制信號CTR3。
[0053]關於本實施方式的位線電壓控制電路140的動作細節，請同時參照圖3A以及3B，圖3B繪示存儲庫選擇信號PI以及時鐘信號CLK的波形圖。其中，在時鐘信號CLK由邏輯高電壓電平轉態到邏輯低電壓電平的瞬間(上拉時間周期Tl間)，上拉電晶體MO被導通，並使位線電源PWR被拉高至操作電壓VDD，其中，上拉時間周期Tl的時間長短可以由延遲器1411以及反向器INV2所提供的延遲所決定。另外，與門AND1、反向器INVl以及或非門NORl形成一個單擊電路(one shot circuit),並依據時鐘信號CLK由邏輯高電壓電平轉態到邏輯低電壓電平的轉態動作產生一個正電壓的脈衝波。延遲器1412則將這個正電壓的脈衝波加以延遲以產生控制信號CTR21以導通電晶體Ml。控制信號CTR21的脈衝寬度可以等於下拉時間周期T2的時間寬度)。並且，在下拉時間周期T2中，下拉電晶體Ml以及M2同時被導通(上拉電晶體Ml已被斷開)，並被使位線電源PWR依據接地電壓GND而被下拉(例如被下拉至等於30%的操作電壓VDD)。
[0054]延遲器1413則使反向器I NV3的輸出被延遲，並在下拉電晶體Ml以及M2被斷開時，在電壓維持時間周期T3中，提供控制信號CTR3使電晶體M3及M4被開啟以維持住位線電源PWR的電壓電平。
[0055]在本實施方式中，由於位線電源PWR被下拉的幅度是由下拉電晶體Ml及M2同時導通的時間所決定的。當製程參數飄移到N型電晶體具有較強的電流汲取能力時，依據邏輯高電平電壓的控制信號CTR21、CTR22所導通的下拉電晶體Ml及M2被導通的時間相對變短。相對的，當製程參數飄移到N型電晶體具有較弱的電流汲取能力時，依據邏輯高電平電壓的控制信號CTR21、CTR22所導通的下拉電晶體Ml及M2被導通的時間相對變長。因此，位線電源PWR被下拉的幅度可以被穩定地控制在一個範圍中，不因製程的漂移而產生過大的變化。
[0056]附帶一提的，本實施方式中的電晶體M0、M3以及M4為P型電晶體，而電晶體Ml以及M2皆為N型電晶體。
[0057]請參照圖3C，圖3C繪示本發明實施例的位線電壓控制電路140的第二實施方式的電路圖。與前一實施方式不相同的，本實施方式中的電壓上拉電路142包括兩個電晶體M0_1以及M0_2。其中，電晶體M0_1的控制端直接接收時鐘信號CLK以作為控制信號CTR11，電晶體M0_2的控制端則接收延遲器1411的輸出端上的信號以作為控制信號CTR12。本實施方式的操作細節與前一實施方式相類似，在此恕不多贅述。
[0058]請參照圖3D，圖3D繪示本發明實施例的位線電壓控制電路140的第三實施方式的電路圖。與位線電壓控制電路140的第一實施方式不同的，本實施方式的電壓維持器144所包括的電晶體M3及M4為N型電晶體。對應於此，延遲器1413的輸入端直接耦接至與門ANDl的輸出端，延遲器1413的輸出端則直接提供控制信號CTR3至電晶體M3及M4的控制端。
[0059]請參照圖3E，圖3E繪示本發明實施例的位線電壓控制電路140的第四實施方式的電路圖。與位線電壓控制電路140的第一實施方式不同的，本實施方式的電壓維持器144所包括的電晶體M3為P型電晶體，電晶體M4則為N型電晶體。對應於此，延遲器1413的輸入端直接耦接至與門ANDl的輸出端，延遲器1413的輸出端則直接提供控制信號CTR32至電晶體M4的控制端。另外，反向器INV3則串接在延遲器1413的輸出端以及電晶體M3的控制端間，延遲器1413的輸出端產生控制信號CTR31。
[0060]請參照圖3F，圖3F繪示本發明實施例的位線電壓控制電路140的第五實施方式的電路圖。在本實施方式中，電壓上拉電路142由電晶體MO所構成，電壓下拉電路143則由單一電晶體Ml所構成，電壓維持器144則由P型電晶體M3以及M4所構成。對應於此，本實施方式的控制器141中包括反向器INVl以及INV2、或非門N0R1、與門ANDl以及延遲器1411?1413。反向器INVl的輸入端接收時鐘信號CLK，其輸出端耦接至延遲器1411的輸入端，延遲器1411的輸出端則產生控制信號CTRl。與門ANDl的兩個輸入端分別接收時鐘信號CLK以及存儲庫選擇信號PI。反向器INV2的輸入端耦接至與門ANDl的輸出端，反向器INV2的輸出端則耦接延遲器1412的輸入端。或非門NORl的兩輸入端分別耦接至延遲器1412與與門ANDl的輸出端，或非門NORl的輸出端產生控制信號CTR2，其中，或非門NORl、延遲器1412以及反向器INV2形成單擊電路，並用以產生為正脈衝信號的控制信號CTR2。
[0061]請參照圖3G，圖3G繪示本發明實施例的位線電壓控制電路140的第六實施方式的電路圖。在本實施方式中，電壓上拉電路142由電晶體M0_1及M0_2所構成，電壓下拉電路143則由單一電晶體Ml所構成，電壓維持器144則由P型電晶體M3以及M4所構成。控制器141則包括與門AND1、反向器INVl以及延遲器1411?1413。與門ANDl的兩輸入端分別接收時鐘信號CLK以及存儲庫選擇信號PI，與門ANDl的輸出端則產生控制信號CTR11，並耦接至反向器INVl以及延遲器1413的輸入端。反向器INVl的輸出端耦接至延遲器1411，延遲器1411的輸出端產生控制信號CTR12。延遲器1413的輸出端則產生控制信號CTR3。
[0062]與前述的位線電壓控制電路140的第一至第五實施方式不相同的，本實施例的位線電壓控制電路140是先通過電壓下拉電路143對位線電源PWR進行拉低的動作，再通過電壓上拉電路142將位線電源PWR拉高至合適的輸出電壓的電壓電平。也就是說，本實施例的上拉時間周期發生在下拉時間周期之後。
[0063]以下請參照圖4，圖4繪示本發明實施例的延遲器400的一實施方式的電路圖。延遲器400包括多個反向器410?4N0。反向器410?4N0相互串連，並且，第一級的反向器410的輸入端接收信號IN,而最後一級的反向器4N0的輸出端產生信號OUT。反向器410?4N0的數量可以是偶數。
[0064]以下請參照圖5A，圖5A繪示本發明實施例的位線多工器120以及感測電路130的一實施方式。在本實施方式中，位線多工器120包括電晶體MNUMPl組成的電晶體對、電晶體麗2、MP2組成的電晶體對以及電晶體MP3、MP4以及MP5。電晶體麗1、MPI以及電晶體麗2、MP2所建構的電晶體對接收位線電壓PWR並依據預充電信號PCHN及PCHP對選中位線對(選中位線LBL以及LBLB)進行預充電動作。電晶體MP4以及MP5則以交叉耦合的方式相互耦接，以使選中位線LBL以及LBLB上的電壓可以快速地達到全擺幅(full swing)的狀態。
[0065]請特別注意的，感測電路130包括多個感測器510，單一個感測器510耦接一個位線對的其中之一條位線(例如位線LBL)。感測器510包括電晶體MN3所建構的數據傳輸開關、電晶體MN4所建構的選擇開關、電晶體MP6所建構的預充電開關以及緩衝器INVA。電晶體MN3的第一端接收第二參考電壓(接地電壓GND)，其第二端耦接第一端點CT1。電晶體麗3的控制端耦接選中位線LBL，電晶體麗3並依據選中位線LBL上的數據以導通或斷開。
[0066]電晶體MN4的第一端及第二端分別耦接在第一端點CTl以及讀取位線RBL間。電晶體MN4的控制端接收讀取選擇信號YMUX，電晶體MN4依據讀取選擇信號YMUX以導通或斷開。電晶體MP6的第一端接收第一參考電壓(操作電壓VDD)，其第二端耦接讀取位線RBL，並且，電晶體MP6的控制端接收預充電信號PCHSA，電晶體MP6依據預充電信號PCHSA而導通或斷開。
[0067]當進行數據讀取操作時，電晶體MP6依據預充電信號PCHSA對讀取位線RBL進行預充電操作。接著，電晶體MN3並依據選中位線LBL上的數據以導通或斷開，並藉以決定是否將導通接地電壓GND是否直接連接至第一端點CT1，並且，在電晶體MN4依據讀取選擇信號YMUX以導通時，若電晶體麗3是被導通的，讀取位線RBL上的電壓會被下拉，並使緩衝器INVA產生為「I」的讀出數據RD0UT。相對的，若電晶體麗3是被斷開的，讀取位線RBL上的電壓維持等於被預充電後的狀態，並使緩衝器INVA產生為「O」的讀出數據RD0UT。其中，緩衝器INVA是一個反向器。另外，電晶體麗3及MN4為N型電晶體，電晶體MP6為P型電晶體。
[0068]另外，請參照圖5B，圖5B繪示本發明實施例的感測器510的另一實施方式的示意圖。感測器510包括電晶體MN4所建構的數據傳輸開關、電晶體MN3所建構的選擇開關、電晶體MP6所建構的預充電開關以及緩衝器INVA0本實施方式與圖5A的實施方式不相同的在於數據傳輸開關與選擇開關的連接關係。建構數據傳輸開關的電晶體MN4的第一端耦接電晶體MN3的第一端，其第二端耦接讀取位線RBL，電晶體MN4的控制端耦接選中位線LBL，電晶體MN4並依據選中位線LBL上的數據以導通或斷開。
[0069]建構選擇開關的電晶體MN3的第一端及第二端分別耦接在第一端點CTl以及接地電壓GND間。電晶體麗3的控制端接收讀取選擇信號YMUX，電晶體麗3依據讀取選擇信號YMUX以導通或斷開。
[0070]以下請參照圖6A?圖6F，圖6A?圖6F繪示本發明實施例的感測器510另外多個實施方式。其中，圖6A中，數據傳輸開關由P型電晶體MP6建構，選擇開關由N型電晶體麗3所建構的，預充電開關則是由N型電晶體MN4所建構。另外，預充電開關耦接在第二參考電壓(接地電壓GND)以及讀取位線RBL間，也就是說，本實施方式中，讀取位線RBL會被預充到等於接地電壓GND。並且，建構數據傳輸開關的電晶體與建構預充電開關的電晶體的型態必須是互補的。
[0071]在圖6B，數據傳輸開關則由N型電晶體麗3建構，選擇開關由P型電晶體MP6所建構的，預充電開關則是由P型電晶體MP7所建構。電晶體MP6的第一及第二端分別耦接至電晶體MN3的第一端與操作電壓VDD，電晶體MN3的第二端則耦接至讀取位線RBL。本實施方式與圖6A實施方式所接收的讀取選擇信號YMUX是反向的。
[0072]在圖6C中，數據傳輸開關則由N型電晶體麗3建構，選擇開關由P型電晶體MP6所建構的，預充電開關則是由P型電晶體MP7所建構。本實施方式與圖6A實施方式所接收的讀取選擇信號YMUX是反向的。而在圖6D中，數據傳輸開關則由P型電晶體MP6建構，選擇開關由N型電晶體麗3所建構的，預充電開關則是由P型電晶體MP7所建構。
[0073]在圖6E中，數據傳輸開關則由P型電晶體MP6建構，選擇開關由P型電晶體MN8所建構，預充電開關則是由N型電晶體MN4所建構。而在圖6F中，數據傳輸開關則由P型電晶體MP8建構,選擇開關由P型電晶體MN6所建構,預充電開關則是由N型電晶體MN4所建構。
[0074]綜上所述，本發明通過位線電壓控制電路中的電壓上拉電路、電壓下拉電路以及電壓維持器來使位線電源的電壓先被拉高、後被拉低並維持在合適的輸出電壓的電壓電平，或是先被拉低、後被拉高並維持在合適的輸出電壓的電壓電平。如此一來，位線電源的電壓可以不受製程參數的漂移而產生過大的變化，有效穩定靜態隨機存取存儲裝置的數據讀取效能。
[0075]雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬【技術領域】中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視所附的權利要求範圍所界定者為準。
【權利要求】
1.一種位線電壓控制電路，用於一靜態隨機存取存儲裝置，包括: 一控制器，接收一存儲庫選擇信號以及一時鐘信號，依據該存儲庫選擇信號以及該時鐘信號來決定一上拉時間周期、一下拉時間周期以及一電壓維持時間周期； 一電壓上拉電路，耦接該控制器，該電壓上拉電路在該上拉時間周期依據一第一參考電壓上拉一位線電源； 一電壓下拉電路，耦接該控制器，該電壓下拉電路在該下拉時間周期依據一第二參考電壓下拉該位線電源；以及 一電壓維持器，耦接該控制器，該電壓維持器在該電壓維持時間周期使該位線電源維持等於一輸出電壓， 其中，該電壓維持時間周期在該上拉時間周期以及該下拉時間周期之後。
2.根據權利要求1所述的位線電壓控制電路，其中該輸出電壓介於該第一參考電壓以及該第二參考電壓間，且該第一參考電壓大於該第二參考電壓。
3.根據權利要求1所述的位線電壓控制電路，其中該上拉時間周期發生在該下拉時間周期之前，或該上拉時間周期發生在該下拉時間周期之後。
4.根據權利要求1所述的位線電壓控制電路，其中該電壓上拉電路包括: 至少一上拉電晶體，該上拉電晶體具有第一端、第二端以及控制端，該上拉電晶體的第一端接收該第一參考電壓，該上拉電晶體的控制端接收一第一控制信號，該上拉電晶體的第二端耦接至該位線電源， 其中，該控制信號 應該上拉時間周期以產生該第一控制信號。
5.根據權利要求4所述的位線電壓控制電路，其中該電壓下拉電路包括: 至少一下拉電晶體，該下拉電晶體具有第一端、第二端以及控制端，該下拉電晶體的第二端接收該第二參考電壓，該下拉電晶體的控制端接收一第二控制信號，該下拉電晶體的第一端耦接至該位線電源， 其中，該控制信號應該下拉時間周期以產生該第二控制信號。
6.根據權利要求5所述的位線電壓控制電路，其中該電壓維持器包括: 一第一電晶體，具有第一端、第二端以及控制端，該第一電晶體的第一端接收該第一參考電壓，該第一電晶體的控制端耦接一第三控制信號，該第一電晶體的第二端耦接至該位線電源；以及 一第二電晶體，具有第一端、第二端以及控制端，該第二電晶體的第二端接收該第二參考電壓，該第二電晶體的控制端耦接該第三控制信號，該第二電晶體的第一端耦接至該位線電源， 其中，該控制信號應該電壓維持時間周期以產生該第三控制信號。
7.根據權利要求6所述的位線電壓控制電路，其中該控制器包括: 一第一反向器，接收該時鐘信號； 一與門，其第一輸入端I禹接該第一反向器的輸出端，其第二輸入端接收該存儲庫選擇信號，其輸出端產生該第二控制信號的一位； 一第二反向器，接收該時鐘信號； 一或非門，其第一輸入端耦接該與門的輸出端，其第二輸入端接收該時鐘信號； 一第一延遲器，其輸入端I禹接該第二反向器的輸出端，其輸出端產生該第一控制信號; 一第二延遲器，其輸入端耦接該或非門的輸出端，其輸出端產生該第二控制信號的另一位；以及 一第三延遲器，其輸入端耦接該與門的輸出端，其輸出端產生該第三控制信號。
8.根據權利要求7所述的位線電壓控制電路，其中該控制器還包括: 一第三反向器，耦接在該第三延遲器耦接該與門的路徑間，其中該第三反向器的輸入端耦接至該與門的輸出端，該第三反向器的輸出端耦接至該第三延遲器的輸入端。
9.根據權利要求7所述的位線電壓控制電路，其中該控制器還包括: 一第三反向器，其輸入端耦接至該第三延遲器的輸出端， 其中，該第三延遲器的輸出端產生該第三控制信號的一位，該第三反向器的輸出端產生該第三控制信號的另一位。
10.根據權利要求6所述的位線電壓控制電路，其中該控制器包括: 一與門，其一輸入端接收該存儲庫選擇信號，其另一輸入端接收該時鐘信號； 一第一反向器，接收該時鐘信號； 一第二反向器，其輸入端耦接至該與門的輸出端； 一第一延遲器，其輸入端I禹接至該第一反向器的輸出端，其輸出端產生該第一控制信 號； 一第二延遲器，其輸入端耦接至該第二反向器的輸出端； 一第一或非門，其第一輸入端耦接該第二延遲器的輸出端，其第二輸入端耦接該第二反向器的輸入端，其輸出端產生該第二控制信號；以及 一第三延遲器，其輸入端耦接該與門的輸出端，其輸出端產生該第三控制信號。
11.根據權利要求6所述的位線電壓控制電路，其中該控制器包括: 一與門，其一輸入端接收該存儲庫選擇信號，其另一輸入端接收該時鐘信號，其輸出端產生該第一控制信號的一位； 一反向器，其輸入端I禹接該與門的輸出端； 一第一延遲器，其輸入端耦接該反向器的輸出端，其輸出端產生該第一控制信號的另一位； 一第二延遲器，其輸入端接收該時鐘信號，其輸出端產生該第二控制信號；以及 一第三延遲器，其輸入端耦接該與門的輸出端，其輸出端產生該第三控制信號。
12.—種靜態隨機存取存儲裝置，包括: 一存儲單元陣列，具有多數的位線； 一位線多工器，耦接存儲單元陣列，該位線多工器接收一位線電源，並選擇該些位線中的多個選中位線對； 一感測電路，耦接該位線多工器，針對各該選中位線對上的數據進行感測以對應產生一讀出數據；以及 一位線電壓控制電路，耦接該位線多工器，用以提供該位線電源，該位線電壓控制電路包括: 一控制器，接收一存儲庫選擇信號以及一時鐘信號，依據該存儲庫選擇信號以及該時鐘信號來決定一上拉時間周期、一下拉時間周期以及一電壓維持時間周期；一電壓上拉電路，耦接該控制器，該電壓上拉電路在該上拉時間周期依據一第一參考電壓上拉一位線電源； 一電壓下拉電路，耦接該控制器，該電壓下拉電路在該下拉時間周期依據一第二參考電壓上拉該位線電源；以及 一電壓維持器，耦接該控制器，該電壓維持器在該電壓維持時間周期使該位線電源維持等於一輸出電壓， 其中，該電壓維持時間周期在該上拉時間周期以及下拉時間周期之後。
13.根據權利要求12所述的靜態隨機存取存儲裝置，其中該感測電路包括多個感測器，該些感測器分別耦接該些該些選中位線對的其中之一，各該感測器包括: 一數據傳輸開關，其一端接收該第一參考電壓或該第二參考電壓，其另一端耦接至一第一端點，該數據傳輸開關依據各該選中位線對的其中之一上的數據以導通或斷開； 一選擇開關，耦接在該第一端點以及一讀取位線間，該選擇開關依據一讀取選擇信號以導通或斷開； 一預充電開關，其一端耦接該讀取位線，其另一端耦接至該第一參考電壓或該第二參考電壓，該預充電開關依據一預充電信號而導通或斷開；以及 一緩衝器，其輸入端耦接該讀取位線，其輸出端產生該讀出數據。
14.根據權利要求12所述的靜態隨機存取存儲裝置，其中該感測電路包括多數個感測器，該些感測器分別耦接該些該些選中位線對的其中之一，各該感測器包括: 一數據傳輸開關，該數據傳輸開關依據各該選中位線對的其中之一上的數據以導通或斷開，該數據傳輸開關的一端耦接至一讀取位線； 一選擇開關，其一端耦接至該數據傳輸開關的另一端，其另一端耦接至該第一參考電壓或第二參考電壓，該選擇開關依據一讀取選擇信號以導通或斷開； 一預充電開關，其一端耦接該第一參考電壓或第二參考電壓，其第二端耦接至該讀取位線，該預充電開關依據一預充電信號而導通或斷開；以及 一緩衝器，其輸入端耦接該讀取位線，其輸出端產生該讀出數據。
15.根據權利要求12所述的靜態隨機存取存儲裝置，其中該輸出電壓介於該第一參考電壓以及該第二參考電壓間，且該第一參考電壓大於該第二參考電壓。
16.根據權利要求12所述的靜態隨機存取存儲裝置，其中該上拉時間周期發生在該下拉時間周期之前，或該上拉時間周期發生在該下拉時間周期之後。
17.根據權利要求12所述的靜態隨機存取存儲裝置，其中該電壓上拉電路包括: 至少一上拉電晶體，該上拉電晶體具有第一端、第二端以及控制端，該上拉電晶體的第一端接收該第一參考電，該上拉電晶體的控制端接收一第一控制信號，該上拉電晶體的第二端耦接至該位線電源， 其中，該控制信號應該上拉時間周期以產生該第一控制信號。
18.根據權利要求17所述的靜態隨機存取存儲裝置，其中該電壓下拉電路包括: 至少一下拉電晶體，該下拉電晶體具有第一端、第二端以及控制端，該下拉電晶體的第二端接收該第二參考電壓，該下拉電晶體的控制端接收一第二控制信號，該上拉電晶體的第一端耦接至該位線電源， 其中，該控制信號應該下拉時間周期以產生該第二控制信號。
19.根據權利要求18所述的靜態隨機存取存儲裝置，其中該電壓維持器包括: 一第一電晶體，具有第一端、第二端以及控制端，該第一電晶體的第一端接收該第一參考電壓，該第一電晶體的控制端耦接一第三控制信號，該第一電晶體的第二端耦接至該位線電源；以及 一第二電晶體，具有第一端、第二端以及控制端，該第二電晶體的第二端接收該第二參考電壓，該第二電晶體的控制端耦接該第三控制信號，該第二電晶體的第一端耦接至該位線電源， 其中，該控制信號 應該電壓維持時間周期以產生該第三控制信號。
【文檔編號】G11C11/413GK103544990SQ201210320572
【公開日】2014年1月29日 申請日期:2012年8月31日 優先權日:2012年7月9日
【發明者】莊景德, 連南鈞, 廖偉男, 張琦昕, 楊皓義, 黃威, 杜明賢 申請人:智原科技股份有限公司