用於通過使漏極及源極區凹陷而在電晶體中緊鄰溝道區提供應力源的技術的製作方法

2023-07-22 09:33:11 5

專利名稱：用於通過使漏極及源極區凹陷而在電晶體中緊鄰溝道區提供應力源的技術的製作方法
技術領域：
一般而言，本發明系關於集成電路的形成，且更特別的是，有關 於使用應力源形成具有應變溝道區的電晶體，例如嵌入應變層
(embedded strained layer)、應力覆蓋層(stressed overlayer)及其類似物， 以提高MOS電晶體之溝道區內的電荷載子移動率(charge carrier mobility)。
背景技術：
集成電路的製造需要根據指定的電路布局在給定的晶片區上形成 大量的電路組件。 一般而言，目前實務上有多種製程技術，其中，對 於複雜的電路，例如微處理器、儲存晶片、及其類似物，由於從操作 速度及/或耗電量及/或成本效率的角度看來有優異的特性，CMOS技術 為目前最有前景的方法。在使用CMOS技術製造複雜的集成電路期間， 有數百萬個電晶體，亦即，N型溝道電晶體與P型溝道電晶體，形成 於包含結晶半導體層的基板上。不論是N型溝道電晶體還是P型溝道 電晶體，MOS電晶體都含有所謂的PN接面，其系由以下的界面形成: 高度摻雜之漏極及源極區和配置於該漏極區及該源極區之間的反向摻 雜溝道區。
控制溝道區的導電性(conductivity)(亦即，導電溝道的電流驅動能 力)是用形成於溝道區附近且用細薄絕緣層與該溝道區隔離的柵極電 極。在因施加適當的控制電壓於柵極電極而形成導電溝道後，溝道區 的導電性則取決於摻雜物濃度(dopant concentration^多數電荷載子的 移動率，且對於溝道區在電晶體寬度方向的給定延伸部分(也被稱作溝 道長度)而言，取決於源極區與漏極區之間的距離。因此，結合於施加 控制電壓至柵極電極後可在絕緣層下方快速產生導電溝道的能力，溝 道區的整體導電性大體決定MOS電晶體的效能。因此，減少溝道長度，和減少與溝道長度有關的溝道電阻率，致使溝道長度成為實現提高集 成電路操作速度的主要設計準則。
不過，持續縮減電晶體尺寸所涉及的多項問題必須加以處理以免 不適當地抵消掉逐步減少MOS電晶體溝道長度所得到的優勢。此方面
的主要問題之一 是要開發增強的光微影技術(photol他ogmphy)和蝕刻 策略以可靠及可重製地製成有關鍵尺寸的電路組件，例如電晶體的柵 極電極，用於新世代器件。此外，漏極區及源極區在垂直方向與橫向 都要求要有高度精密的摻雜物分布(dopantprafile)以結合所欲之溝道可 控制性(channel controllability)來提供低的片電阻率(sheet resistivity)和 接觸電阻率。
由於持續減少關鍵尺寸(亦即，電晶體的柵極長度)需要調適與上述 製程步驟有關的高度複雜製程技術而且也可能要開發新的技術，有人 已提出藉由增加溝道區對於給定溝道長度的電荷載子移動率也用來提 高電晶體組件的溝道導電性，藉此提供實現效能改善的潛力，能與未 來技術節點的進展匹敵，同時避免或至少延遲上述許多與器件縮放 (device scaling)有關的製程調適。可用來增加電荷載子移動率的有效機 制之一是修改溝道區的晶格結構，例如藉由在溝道區附近產生拉伸或 壓縮應力以在溝道區中產生對應的應變(strain)分別用來修改電洞移動 率與電子移動率。例如，在溝道區中產生拉伸應變(tensilestrain)會增加 電子的移動率，接著可直接轉化成導電性的對應增加量。另一方面， 溝道區內的壓縮應變(compressive strain)可增加電洞的移動率，從而提 供提高P型電晶體之效能的潛力。集成電路的製造導入應力或應變工 程技術為極有前景而可用於下一代器件的方法，因為，例如，應變矽 (strained silicon)可視為是"新"型的半導體材料，這可使得製造快速強有 力的半導體器件成為有可能而不需要昂貴的半導體材料，同時仍可使 用許多公認有效的製造技術。
結果，有人已提出在溝道區內或下方導入，例如，矽/鍺層或矽/ 碳層以造成可產生對應應變的拉伸應力(tensile stress)或壓縮應力 (compressive stress)。 雖然在溝道區內或下方導入應力產生層 (stress-creating layer)可明顯增強電晶體效能，然而為了實現對應應力層 的形成於習知且已被充分認可的MOS技術內要花費很大的功夫。例如，必須開發和實現額外的外延生長技術於製程流程中以形成含鍺或 碳的應力層於溝道區內或下方的適當位置。因此，製程複雜度會顯著 增加，因而也會增加生產成本且有可能使生產良率降低。
因此，在其它的方法中，例如，利用以覆蓋層、間隔件組件(spacer element)及其類似物產生的外應力(extemal stress)是企圖在溝道區內產 生想要的應變。不過，藉由施加指定外應力而在溝道區中產生應變的 製程會苦於無法有效地把外應力轉化成溝道區內的應變。因此，雖然 提供的優點明顯超過上述於溝道區內需要附加應力層的方法，但是應 力轉移機構的效率可能仍取決於製程及器件的細節而可能導致公認有 效之標準電晶體設計的效能增益減少，因為覆蓋層可能明顯偏移離開 溝道區，從而減少最終產生於溝道區內的應變。
在另一方法中，提高PMOS電晶體的電洞移動率系藉由形成嵌入 應變矽/鍺層於電晶體的漏極區與源極區內，其中帶有壓縮應變的漏極 區與源極區會在毗鄰矽溝道區中產生單軸應變(uniaxial strain)。為此目 的，選擇性地使PMOS電晶體的漏極區與源極區凹陷，同時屏蔽 (mask)NMOS電晶體，隨後用外延生長法選擇性形成矽/鍺層於PMOS 電晶體內。通常在外延生長期間提供有某一程度之"溢出(overfill)"的應 變矽/鍺以減少"寶貴的(precious)"應變矽/鍺材料在矽化製程(silicidation process)期間的消耗量，該矽化製程系用來在漏極及源極區內形成金屬 矽化物以便得到減少之接觸電阻。不過，如果提供任何與嵌入應變層 結合的覆蓋層的話，則漏極及源極區的加高可能會使所述覆蓋層的應 力轉移效率減少。
鑑於上述情形，亟須一種改良技術能用應力轉移機構(stress transfer mechanism)有效提高MOS電晶體的效能，同時實質避免或至少減少上 述問題中之一個或更多個問題。

發明內容
以下的概要可供基本了解本發明的一些態樣。此概要並非本發明 的詳盡概述。也非旨在識別關鍵或重要組件或者是描繪本發明的範疇。 唯一的目的是要以簡要的形式提出一些概念作為以下更詳細說明的前
曰o一般而言，本發明針對一種提供增進的電晶體效能的技術，其系 藉由以從一個或更多個應力源更有效率地把應力轉移到溝道區中來顯
著增加溝道區內的應變。為此目的，應力介電層(stressed dielectric layer)
可位在更加靠近溝道區以便顯著增進應力轉移。在本發明一些示範具 體實施例中，藉由使個別漏極及源極區凹陷可顯著增加應力轉移機構 (例如，基於上覆介電應力層而得到者)以便在相對於柵極絕緣層為較淺 的深度形成應力介電層，從而顯著增進應力轉移，因為此時應力介電 層可更為直接地轉移個別應力至溝道區。在一些具體實施例中，凹陷 的漏極及源極區也包含應變半導體材料(strained semiconductor material) 以使溝道區中所得到的應變增加更多。
在本發明之另一示範具體實施例中， 一種半導體器件包括第一 導電性類型的第一電晶體，該第一電晶體包括形成於第一溝道區上方 的第一柵極電極，以及形成於該第一柵極電極與該第一溝道區之間的 第一柵極絕緣層。此外，該第一電晶體包括形成於鄰近該第一溝道區 的第一漏極及源極區，其中所述第一漏極及源極區相對於該第一柵極 絕緣層系呈凹陷的。最後，該第一電晶體包括形成於所述第一漏極及 源極區上方的第一應力層，其中該第一應力層系延伸進入由所述第一 凹陷漏極及源極區所形成的凹處中。
根據本發明之又另一示範具體實施例， 一種半導體器件包括形成 於基板上方的埋藏絕緣層(buried insulating layer)及形成在該埋藏絕緣 層上的半導體層。該半導體器件更包括柵極電極，該柵極電極形成於 該半導體層上方且藉由柵極絕緣層而與該半導體層隔開。在該半導體 層中形成有應變半導體材料，其中該應變半導體材料在該柵極絕緣層 上方延伸。在該應變半導體材料內部分地形成漏極區與源極區，且在 該柵極電極的側壁與該應變半導體材料上方形成側壁間隔件。最後， 該半導體器件更包含形成在所述漏極及源極區內鄰近該側壁間隔件的 金屬矽化物區。
根據本發明之又另一示範具體實施例， 一種方法包括在半導體 層中形成鄰近柵極電極結構的凹處，其中該柵極電極結構包含具有第 一寬度的第一側壁間隔件。此外，在該凹處中形成應變半導體材料， 以及基於具有比該第一寬度大的第二寬度的第二側壁間隔件，至少在該應變半導體材料中形成漏極及源極區。
根據本發明之另一示範具體實施例， 一種方法包括形成鄰近第 一場效電晶體的柵極電極的第一凹處，其中該柵極電極位於半導體層 上方且在其側壁上形成有側壁間隔件。此外，該方法包括形成鄰近 該側壁間隔件漏極區與源極區。最後，該方法包括在該第一場效晶 體管上方形成第一介電應力層，其中該第一介電應力層形成於該凹處 中以便在位於該柵極電極與該半導體層之間的柵極絕緣層下方延伸。


參考上述結合附圖的說明可了解本發明，圖中類似的組件用相同 的組件符號表示。
圖la至圖le的剖面圖系根據本發明之示範具體實施例示意地圖 標於各種製造階段期間的電晶體，所述製造階段形成用於容納凹陷應 力層(recessed stressed layer)的凹陷漏極及源極區；
圖lf至圖lg的剖面圖系根據本發明之其它示範具體實施例示意地 圖標於形成凹陷漏極及源極區期間的電晶體，其中繫於離子植入後進 行用於使漏極及源極區凹陷的蝕刻製程；
圖lh的剖面圖系根據本發明之其它示範具體實施例示意地圖標在 漏極及源極區與門極電極中以高度去耦合方式形成金屬矽化物期間的 電晶體；
圖li的剖面圖系根據本發明之其它示範具體實施例示意地圖標包 含兩種不同類型且容納不同應力覆蓋層之電晶體的半導體器件；
圖2a至圖2e的剖面圖系根據本發明之示範具體實施例示意地圖 標於形成嵌入應變半導體材料期間的電晶體器件，該嵌入應變半導體 材料對於金屬矽化物有增加的偏移(offset);
圖2f至圖2g示意地圖標電晶體組件的剖面圖，該電晶體組件具有 嵌入應變半導體材料和凹陷漏極及源極區以用於增進來自覆蓋層的應 為轉禾多(stress transfer);
圖2h的剖面圖系根據本發明之其它示範具體實施例示意地圖標有 兩種不同類型之電晶體的半導體器件，其中各個電晶體具有與凹陷漏 極/源極架構結合的應變半導體材料；以及圖3a至圖3f的剖面圖系根據本發明之其它示範具體實施例示意地
圖標在形成應變半導體材料期間的電晶體組件，該應變半導體材料對 於柵極電極有減少的偏移以便提高應力轉移。
儘管本發明容易做成各種修改及替代形式，但是本文仍以附圖為 例圖標數個本發明的特定具體實施例且詳述於本文。然而，應了解本 文所描述的特定具體實施例不是想要把本發明限制成為所揭示的特定 形式，反而是，本發明是要涵蓋落入所附申請專利範圍所界定之本發 明精神及範疇內的所有修飾、均等及替代。
具體實施例方式
以下描述數個本發明的示範具體實施例。為了清楚說明，本專利 說明書沒有描述實際具體實作的所有特徵。當然，應了解，在開發任 一此類的實際具體實施例時，必須做許多與具體實作有關的決策以達 成開發人員的特定目標，例如符合與系統相關和商務有關的限制，這 些都會隨著每一個具體實作而有所不同。此外，應了解，此類開發工 作也許是既複雜且花時間，但是熟悉本技藝之一般技術人員在閱讀本 揭示內容後仍將視為例行工作。
現在參考附圖描述本發明。示意地圖標於附圖的各種結構、系統 及器件均僅供解釋且藉此使本發明不被熟諳此藝者所習知的細節所混 淆。不過，仍納入附圖用來描述及解釋本發明的示範實施例。本文所 用的字彙及詞組應理解及解釋成具有與相關技藝技術人員之理解一致 的意思。沒有特別定義的術語或詞組(亦即，與熟諳此藝者所理解之普 通慣用意思不同的定義)想要用本文術語或詞組的一致用法來暗示。在 這個意義上，想要一術語或詞組有特定的意思時，亦即，不同於熟諳 此藝者所理解的意思，會在本專利說明書中以直接明白地提供該術語 或詞組之定義的方式清楚陳述此一特定的定義。
一般而言，本發明系關於一種用於增進應力轉移至個別電晶體之 溝道區的技術，此系藉由增加覆蓋材料層(例如，接觸蝕刻中止層
(contact etch stop layer))及/或形成於個別電晶體之漏極及源極區中的應 變半導體材料的應力轉移效率而達成。例如，關於前者，亦即，使用 應力覆蓋層(例如，接觸蝕刻中止層)來增強應力轉移機構，本發明考慮到使用與習知方法不同的電晶體架構可顯著增進應力轉移。例如， 在典型的標準電晶體配置中，其中漏極及源極區大體與溝道區(亦即， 柵極絕緣層與底下之結晶半導體區之間的界面)齊平，藉由接觸蝕刻中 止層可實現應力轉移從而在溝道區內產生應變，該接觸蝕刻中止層通 常設在電晶體上方有高拉伸或壓縮應力，其中系各自通過柵極電極的 側壁間隔件使應力轉移到溝道區內。在其它習知的方法中，例如，經 常提供加高的漏極及源極區，以便藉由提供加深的金屬矽化物來使漏 極及源極的電阻減小，或用來容納應變半導體材料(例如，矽/鍺)，然 後提供過量的材料以便在形成金屬矽化物到大體與溝道區相對應的高 度時可減少應變半導體材料的消耗量。在這些方法中，由上覆接觸蝕 刻中止層產生的應力系經由所述間隔件的上半部來轉移，由於有加高 的漏極及源極區，因此應力需要通過量增加的材料來運作，因此溝道 區中最終所得到的應變會顯著減少。
根據本發明之一態樣，藉由使漏極及源極區凹陷可顯著提高由上
覆應力層(overlaying stressed layer)(例如，接觸蝕刻中止層)產生轉移至 溝道區的應力，因為在此情形下，大體齊平和加高的漏極及源極架構 的機構仍然有效，同時另外得到應力之高度"直接"的部分，由於位置 高度低於柵極絕緣層的上覆應力層之部分可橫向地"推擠"溝道區，因 而可在鄰接溝道區中有效地產生應變。此外，在本發明一些示範具體 實施例中，藉由使應變材料更為靠近溝道區可提高漏極及源極區中之 應變半導體材料得到應變轉移(strain transfer)的效率，其中，在一些示 範具體實施例中，使用凹陷應力覆蓋層(recessed stressed overlayer)，可 使這種技術與上述技術結合。這可藉由"用完即棄型(disposable)"間隔件 來實現，其中第一間隔件可用來界定緊挨著所述溝道區的腔體(cavity)， 隨後，在移除所述間隔件後，可形成寬度增加的實際器件間隔件，藉 此在基於器件間隔件而於應變半導體材料中形成金屬矽化物之後，部 分應變半導體材料橫向地留在金屬矽化物與溝道區之間。因此，用完 即棄型間隔件的方法使得有效結合凹陷應力覆蓋層的方法成為有可 能，因為用完即棄型間隔件之方法所提供的偏移能提供靠近溝道區的 應變半導體材料，它即使在矽化後仍留著，同時凹陷應力層的作用更 為直接，如以上所解釋的。如同隨後所詳述的，可適當地組合用以增強應力轉移機構的各種態樣且用來在各個溝道區內產生不同類型的應 變，從而提供個別增強N型溝道電晶體與P型溝道電晶體之效能的潛
力，其中也在一些態樣中，提供用於似SOI(SOI-like)電晶體架構的增
強應力轉移機構，即使應變半導體材料的應力轉移受限於對應活性半
導體層的可用厚度，與塊體器件(bulkdevice)相反，其中可提供應變半 導體材料給有相當深度的漏極及源極區。
請參考圖la至圖li、圖2a至圖2h、以及圖3a至圖3f，此時更詳 細地描述本發明的另一示範具體實施例。圖la示意地圖標包含電晶體 組件100之半導體器件150的剖面圖。電晶體100可為有特定導電性 類型的場效電晶體，例如P型溝道電晶體或N型溝道電晶體。在一些 示範具體實施例中，電晶體100可形成於基板101上方，該基板101 可為任何合適基板，例如塊矽基板、絕緣體上覆矽(silicon-on-insulator, SOI)基板、或任何其它合適的載體材料。在圖標具體實施例中，晶體 管100可為似SOI電晶體，因而埋藏絕緣層102可先行形成於基板101 上，該埋藏絕緣層102可由任何合適的絕緣材料組成，例如二氧化矽、 氮化矽及其類似物。基板101上方形成半導體層103且可由大體呈結 晶的半導體材料組成，其中，在一些示範具體實施例中，半導體層103 可包含顯著量的矽，因為目前有極大多數的複雜集成電路是由矽基 (silicon-based)半導體材料製成。不過，應了解，本發明的原理也可應 用於任何其它適合產生應變而顯著影響電晶體100之器件效能的半導 體材料。電晶體100可進一步包含柵極電極105，在此製造階段，柵極 電極105可由任何合適材料組成，例如多晶矽(polysilicon)及其類似物， 其中應了解，根據其它的製程策略，柵極電極105可代表能在後續階 段(至少部分)轉變成有增強導電性之導電材料的材料，或可代表在後續 階段能大體完全被其它導電材料(例如，金屬、金屬化合物及其類似物) 取代的佔位材料(place holder material)。柵極電極105系藉由柵極絕緣 層104而與半導體層103隔開，藉此界定位於柵極絕緣層104下方的 溝道區106。
請注意，在專利說明書及申請專利範圍中，任一位置信息應被視 作"相對的"位置信息而且要考慮關於參考位置，例如基板101的表面 IOIS，其中由電晶體100決定"向上"方向使得埋藏層(buried layer)102是形成於基板101的"上方"，而電晶體100是形成於埋藏層102的"上
方"。同樣，柵極絕緣層104位於柵極電極105的"下面"或"下方"，而 溝道區106位於柵極電極105與柵極絕緣層104的下方。此外，橫向 應被認為是大體與表面IOIS平行的方向。同樣，水平方向應被認為是 大體與表面101S平行的方向，而垂直方向為大體對應至與表面101S 垂直的方向。
在此製造階段中，在一些示範具體實施例中，例如結合形成於柵 極電極105的側壁的適當襯裡材料109，電晶體100的柵極電極105 用覆蓋層(capping layer)107和對應的側壁間隔件108囊封(encapsulate)， 該覆蓋層107可由二氧化矽、氮化矽、或任何其它合適材料形成。例 如，所述側壁間隔件108可由任何合適的介電材料形成，例如氮化矽、 二氧化矽、氧氮化矽(siliconoxynitride)及其類似物。此外，位於半導體 層103內且鄰近溝道區106的高度摻雜區，也被稱作延伸區111，可形 成有從由所述側壁間隔件108所決定的柵極電極105之橫向偏移。取 決於電晶體100的導電性類型，所述延伸區111可由任何合適的摻雜 物材料形成，例如P型摻雜物或N型摻雜物。
如圖la所示，用以形成半導體器件150的典型製程流程可包含以 下製程。在形成半導體層103後，例如以提供適當似SOI基板或外延 生長技術的方式，當基板101為無埋藏層102的半導體塊體基板時， 可進行各自植入製程以便在半導體層103內得到想要的垂直摻雜物分 布(未圖標)。之後，可形成介電層，例如基於公認有效之技術用氧化法 及/或沉積法，接著用公認有效之沉積技術來沉積柵極材料，例如於考 慮多晶矽時用低壓化學氣相沉積法(LPCVD)。
接下來，基於精密的光微影技術和蝕刻技術，可圖樣化該柵極材 料與該介電層以便得到柵極電極105與柵極絕緣層104。應了解，在一 些示範具體實施例中，該柵極材料可設有各自的覆蓋層，結合該柵極 材料，也可圖樣化覆蓋層，藉此形成覆蓋層107。
之後，若有所述側壁間隔件108，則可藉由沉積襯裡材料109來形 成，隨後形成間隔件層，例如氮化矽層、二氧化矽層及其類似物，其 中在襯裡109與間隔件層之間可提供高度蝕刻選擇性以便有效控制後 續用於由器件150水平部分移除間隔件層材料的非等向性蝕刻製程，從而留下所述間隔件108。根據器件要求，選定間隔件層的厚度和所述
間隔件108的寬度，以便在後續用於對半導體層103以特定濃度導入 想要的摻雜物種至指定深度的離子植入製程129期間，由柵極電極105 得到有想要偏移的延伸區111。取決於製程策略，在離子植入129後可 進行退火製程以便活化所述延伸區111內的摻雜物，而在其它的策略 中，在後面的製造階段可進行對應的退火製程。
接下來，在一示範具體實施例中，基於公認有效的技術(例如電漿 增強化學氣相沉積(PECVD))，可在器件150上方形成另一間隔件層， 其中該另一間隔件層可由大體與間隔件108相同的材料組成，或可由 對於間隔件108有高度蝕刻選擇性的材料組成。例如，以大體共形的 方式把氮化矽或二氧化矽沉積成有特定的層厚，之後，可進行非等向 性蝕刻製程以由器件150的水平部分移除該另一間隔件材料。
圖lb示意地圖標在完成上述製程順序後且於蝕刻製程128期間的 半導體器件150。因此，器件150的電晶體IOQ包含另一間隔件組件 110，取決於製程要求，它可直接形成於間隔件108上，或可由另一襯 裡(未圖標)組成。間隔件110系由在蝕刻製程128期間對半導體層103 材料有高度蝕刻選擇性的適當材料組成，在一些具體實施例中，蝕刻 製程128可設計成大體呈非等向性的蝕刻製程，而在其它示範具體實 施例中，蝕刻製程128可以非等向性程度減少的方式進行或為高度等 向性蝕刻製程。例如，用於蝕刻對例如二氧化矽、氮化矽及其類似物 有高度選擇性之矽基材料的有效蝕刻配方在本技藝中是公認有效的。 在蝕刻製程128期間，可形成凹處112，其中凹處112相對於柵極電極 105的橫向偏移1120系取決於間隔件108與110的寬度和蝕刻製程128 的細節。在圖標於圖lb的實施例中，假設蝕刻製程128為高度非等向 性的，而在其它情形下可實現某一程度的蝕刻不足(imder-etching)。凹 處112可形成下達深度112D，在凹處112用高應力覆蓋材料充填後此 一深度112D要能保證可高度有效地將應力轉移到溝道區106。基於適 當選定的目標值(target value)結合製程128之蝕刻時間的對應控制，可 得到深度112D。例如，有些示範具體實施例，電晶體100的柵極長度 (亦即，圖lb中柵極電極105的水平延伸部分，以105L表示)大約有 100奈米且明顯更小，或甚至50奈米以下，深度112D可大約是在1至20奈米的範圍內。凹處112的偏移1120也大約在數奈米至十奈米 或以上的範圍內，這取決於蝕刻製程128的細節和間隔件108與110 的寬度，對於在上述範圍內的柵極長度，間隔件108與110的寬度大 約是在5至20奈米的範圍內。
圖lc系示意圖標處於下一個製造階段的半導體器件150，其中器 件150經受另一用於界定在凹處112旁邊之漏極及源極區114的植入 製程113。在離子植入製程113(其進行系基於適當選定與植入能量與植 入劑量有關的製程參數)期間，取決於製程策略，也可暴露柵極電極 105。例如，基於選擇性蝕刻製程，可移除覆蓋層107，其中，在一些 示範具體實施例中，如果覆蓋層107與間隔件108、 IIO是由大體相同 的材料組成，例如氮化矽及其類似物，也可移除間隔件108與110。就 此情形而言，基於公認有效的配方，可形成對應的新間隔件115以便 在製程113期間用來作為植入屏蔽(implantation mask)。在其它的製程 策略中，至少間隔件110可由對覆蓋層107有高度蝕刻選擇性的材料 組成，例如間隔件110可由二氧化矽組成，而覆蓋層107可由氮化矽 組成，反之亦然，藉此大體保留間隔件108與110使得可基於間隔件 108與110來完成離子植入製程113。應了解，在用於形成漏極及源極 區114的實際植入113之前或之後，取決於製程策略，可進行其它的 植入製程，例如暈圈植入(haloimplantation)、非晶化植入(amorphization implantation)及其類似製程。此外，應了解，任何所述植入製程，包括 植入113，可包含傾斜式植入製程以便適當地定位各自摻雜物種於凹處 112的側壁112A。結果，基於針對植入劑量、植入能量及傾斜角度(亦 即，相對於垂直方向的角度)適當選定的製程參數(可根據公認有效的仿 真模式來得到)，可實現想要的對漏極及源極區114之橫向及垂直摻雜 物分布。之後，可進行退火製程以活化已導入的摻雜物種，以及使漏 極及源極區114中由植入所引發的破壞至少部分再結晶。
圖ld示意地圖標處於下一個製造階段的半導體器件150，此繫於 完成上述製程順序後且有耐火金屬(refractory metal)層116形成於晶體 管100上方。該層116可由一或更多種金屬組成，例如鎳、鉑、鈷、 彼等之組合以及其類似物，可基於公認有效的技術來形成，例如濺鍍 沉積或任何其它合適沉積技術，以及任何在前的清洗配方，包括基於電漿的清洗製程及/或熱活化清洗製程。之後，可進行適當的熱處理順 序以激活金屬層116與底下之半導體材料(可提供於柵極電極105與漏
極及源極區114內的)的化學反應，藉此使半導體材料(例如，矽、矽/
鍺、矽/碳及其類似物)轉換成為有高度導電性的半導體金屬化合物，例 如金屬矽化物。在化學反應且移除任何也許殘留於介電部分(例如，間
隔件115)的過量材料之後，可進行其它的製程繼續形成應力接觸蝕刻
中止層。
圖le示意地圖標半導體器件150，其中該電晶體組件100包含形 成於漏極及源極區114和柵極電極105內的金屬矽化物區117，其中應 了解，在其它的製程策略中，未必是在共同製程(commonprocess)中形 成或根本不形成所述金屬矽化物區117，隨後對此會加以說明。此外， 在電晶體100上方形成應力接觸蝕刻中止層118藉此也在凹處112內 形成應力層118，亦即，應力層118在柵極絕緣層104的底面104B下 方延伸。如眾所周知，可沉積多種介電材料(例如，氮化矽)以便呈現特 定大小及類型的內在應力(intrinsic stress),其中基於沉積參數，可控制 內在應力的大小及類型。例如，基於電漿增強沉積技術，藉由適當調 整製程參數(例如，沉積溫度、沉積壓力、前驅材料的比例、沉積期間 的離子轟擊及其類似者)，可高度有效地沉積氮化矽藉此使內在應力有 大範圍的數值，例如，由1.5 GPa(吉巴斯卡)或以上的拉伸應力至數量 級大體相同的壓縮應力。結果，基於導電性類型和溝道區106中有想 要大小的應變，層118可具有各自的內應力(intemal stress)。例如，如 果電晶體100要成為P型溝道電晶體，其中溝道區106內的壓縮應變 可增加電洞移動率因而也提高電晶體100的電流驅動能力(drive current capability),接觸蝕刻中止層118可具有壓縮應力，這在溝道區106會 產生對應的壓縮應變。如箭頭118A所示，應力層118可提供某一等級 的應變於溝道區106，其方式與有大體齊平之漏極及源極區的電晶體架 構類似，其中，然而，就此情形而言，由於層118所配置的高度大體 與溝道區106的位置相對應，因此可將額外的應力高度有效地轉移至 溝道區106。結果，箭頭118B所示的對應應力可以"直接"的方式橫向 地高度有效地作用於溝道區106，從而在其中產生額外的應變。因此， 如在其它電晶體配置中經常使用的，即使不用應變半導體材料也可在溝道區106內產生高度的應變，隨後會加以說明，從而可降低生產成
本，因為可省略對應的外延生長製程(epitaxial growth process)。
藉由提供有任何想要類型之應力的層118，可在溝道區106內產生 有想要類型的應變。例如，如果電晶體100可以為需要拉伸應力用以 增加溝道區106內之電子移動率的N型溝道電晶體，則如以上所解釋 的，可基於適當選定的沉積參數，形成有高拉伸應力的層118。此外， 不同類型的電晶體可接受有不同應力的層118，隨後會有更詳細的說 明，因而可提供高度的設計彈性。此外，接觸蝕刻中止層118可直接 形成於各個漏極及源極區上，亦即，在圖標於圖la的實施例中，是直 接形成於各自金屬矽化物區117上，然而在其它方法中，可沉積居中 襯裡(未圖標)，其中居中襯裡(intermediate liner)(可用來作為用以由個別 器件區移除層118中不想要之部分的蝕刻中止層，隨後會加以說明)不 一定對應變轉移機構有負面影響，因為應力U8B大體上仍會直接作用 於溝道區106，即使提供細薄的居中層。
圖lf根據另一示範具體實施例示意地圖標半導體器件150，其中 在形成凹處112之前，可用離子植入113形成漏極及源極區114和所 述延伸區111。例如，電晶體100可具有以覆蓋層107包覆的柵極電極 105和對應的間隔件108與110，其中所述間隔件108可提供相對於柵 極電極105有想要偏移的延伸區111，而所述間隔件110可提供有想要 偏移的漏極及源極區114，也如以上所述。在離子植入113期間，可選 定各別製程參數藉此設計出與要在後續製造歩驟中形成的凹處112 — 致的漏極及源極區114。亦即，在植入113期間，也在用於暈圈植入與 非晶化的任何相關植入製程期間，可選定諸如植入劑量、植入能量、 以及可能傾斜角度之類的製程參數，使得漏極及源極區114接受想要 的摻雜物濃度和於PN接面的梯度，這在說明圖le時也會加以描述， 藉此適當地使漏極及源極區114凹陷同時區域114仍保有必要的功能 性。
圖lg示意地圖標離子植入113後的器件150，其中，在一些示範 具體實施例中，在進行用於活化區域114內之摻雜物的退火製程之前， 可進行蝕刻製程128(可為非等向性製程或等向性製程，如前述)。結果， 在蝕刻製程128期間，可得到增加的蝕刻速率(etch rate)，由於有所述在前的植入製程，所述植入製程可實質影響晶體結構從而影響製程128
的蝕刻速率。以此方式，可增加所述間隔件110與覆蓋層107的蝕刻 選擇性，因為與間隔件110與覆蓋層107的介電材料相比，在前之植 入製程期間的離子轟擊可更有效地修改半導體層103。在其它示範具體 實施例中，任何用於活化摻雜物種和用於使植入引發之破壞再結晶的 退火循環(annealcycle)後，可進行蝕刻製程128。在蝕刻製程128期間， 在漏極及源極區114內形成所述凹處112，其中，關於凹處112的深度 以及它對柵極電極105的橫向偏移，可用與前述一樣的標準。之後， 如在說明圖ld至圖le時所述，可進行其它的製程。
應了解，在其它示範具體實施例中(未圖標)，不一定要在蝕刻製程 128之前提供覆蓋層107，使得在對應的製程期間，也可使柵極電極 105(若由多晶矽組成時)凹陷，其中在形成柵極電極105時可考慮對應 地移除柵極電極105的材料。亦即，柵極電極材料可具有某一大體與 凹處112之深度112D(圖lb)相對應的額外厚度，其中，另外，於例如 基於半導體層103內大體呈結晶材料來進行蝕刻製程128時，蝕刻速 率的差異可納入考慮，儘管柵極電極105的矽大體上可能為多晶矽材 料。
如前述，大體為矽基半導體器件150在漏極及源極區及/或門極電 極中有高度導電金屬矽化物是有利的。當共同形成各自用於柵極電極 105與漏極及源極區114的金屬矽化物區時，例如區域117(圖le)，柵 極電極105中之金屬矽化物的厚度大體取決於由個別漏極及源極區114 之特性所強制的器件約束，因為，在所述區域中，金屬矽化物也許不 形成跟柵極電極105 —樣有合意的厚度用來適當地提高其導電性。結 果，在一些示範具體實施例中，以彼此獨立的方式在漏極及源極區114 與柵極電極105中可有效地形成各自的金屬矽化物區。
圖lh系根據一示範具體實施例示意地圖標半導體器件150，其中 可以高度獨立的方式實現個別金屬矽化物區的形成。在此製造階段中， 亦即，在形成凹陷漏極及源極區114後，器件150可包含耐火金屬層 116，其中，另外，形成矽化屏蔽(silicidationmask)119藉以覆蓋漏極及 源極區114同時暴露至少柵極電極105的頂面。為了暴露柵極電極105， 可移除覆蓋層107(可能與間隔件108、 110結合)且可用間隔件130取代。就其它情形而言，可能己形成沒有覆蓋層107的柵極電極105，如
前述。例如，矽化屏蔽119可由任何能夠承受沉積層116以及激活與 柵極電極105材料化學反應所要求之溫度的適當材料組成，例如聚合 物材料。形成矽化屏蔽119可藉由以高度非共形(nonconformal)的方式 沉積合適的材料，例如聚合物、光阻劑或任何其它介電材料，例如用 任何提供大體像流體之充填行為的沉積技術，例如旋塗(spin-on)技術， 於考慮用低黏性材料及其類似物的時候。如果以過量提供矽化屏蔽119 的材料以便也覆蓋所述柵極電極105時，隨後可進行移除製程(例如， 蝕刻掉對柵極電極105有選擇性的材料)以便使矽化屏蔽119有至少暴 露柵極電極105之頂面的高度。
在用來由暴露的柵極電極105移除任何汙染物的適當清洗製程之 後，如以上所解釋的，可基於任何合適的沉積技術，沉積層116。據此， 可針對柵極電極105的要求來選定層116的厚度及其材料組合物以便 在柵極電極105中得到金屬矽化物的必要量及類型。之後，可基於適 當的熱處理激活化學反應以在柵極電極105中得到想要數量的高度導 電金屬矽化物。應了解，其中可用其它矽化機制(silicidation regime), 例如，柵極電極材料的矽化可在沉積期間完成同時使適當的金屬轉換 成為金屬矽化物。之後，可移除任何過量的材料，之後或在相同的制 程順序內，也可移除矽化屏蔽119，例如用任何合適的蝕刻技術。例如， 對金屬矽化物及其它材料(例如，間隔件110和漏極及源極區114的材 料)有高度選擇性的確切蝕刻技術都是公認有效的，且可用於此製程順 序期間。
接下來，對於該漏極及源極區114，可進行合適的矽化製程，其中 可選定各別製程參數藉此在漏極及源極區114中得到有適當類型及厚 度的金屬矽化物。就此情形而言，此另一矽化製程對柵極電極105中 先前已形成的金屬矽化物只有輕微的影響。之後，如亦在說明圖le已 說明，可繼續其它的製程。
圖li示意地圖標包含第一電晶體100p與第二電晶體100n的半導 體器件150，彼等可為不同導電性類型的電晶體，例如P型溝道電晶體 與N—型溝道電晶體。電晶體100p、 100n的配置大體與前述電晶體組件 IOO的相同，不過，其中個別漏極及源極區以及對應的溝道區可具有適當的摻雜物種以便提供想要的導電性類型。可基於以上針對電晶體100
所描述的製程技術來形成電晶體100p、 100n，不過，其中可基於各自
的植入屏蔽來完成各種植入製程以便基於公認有效的屏蔽技術，選擇
性地把必要的摻雜物種導入電晶體100p、100n。此外，在這電晶體100p、 100n兩者中，可根據與前述類似的製程技術來形成各自的凹處112且 可像前面所描述的那樣，完成其它的製程，例如形成金屬矽化物區(未 圖標)。
之後，在第一、第二電晶體100p、 100n上方可形成第一接觸蝕刻 中止層118p，其中，在一些示範具體實施例中，可提供一視需要的蝕 刻中止層120。例如，於第一接觸蝕刻中止層118p可由氮化矽組成時， 該視需要之蝕刻中止層120可由二氧化矽組成。在其它示範具體實施 例中，可省略蝕刻中止層120。之後，可由電晶體100n移除第一接觸 蝕刻中止層118p，例如基於蝕刻中止層120(若有的話)，並且形成第二 接觸蝕刻中止層118n(它可能與第二蝕刻中止層121結合)以便覆蓋第 二電晶體100n。例如，當電晶體100p為P型溝道電晶體時，第一接觸 蝕刻中止層118p可具有高的內在壓縮應力，而當電晶體100n為N型 溝道電晶體時，第二接觸蝕刻中止層118n可包含高拉伸應力。此外， 可形成合適的蝕刻屏蔽(例如，光阻屏蔽(resist mask)123)以暴露電晶體 100p以便用對應的蝕刻製程124移除第二接觸蝕刻中止層118n(它的控 制可根據蝕刻中止層121，若有的話)。
結果，在移除第一電晶體100p上方之層118n的不必要部分後，兩 個電晶體已在其上形成適當的應力接觸蝕刻中止層，亦即，電晶體100p 已在其上形成能以高度有效率方式產生各自之應變的層118p，其中晶 體管100n包含有不同類型之內在應力的層118n以便在各自的溝道區 內產生不同所需類型的應變。應了解，可使用用於在電晶體100p、 100n 上方形成不同應力層的其它機制，例如選擇性應力鬆弛層118p或118n 之一部分，或在其它的機制中，在個別電晶體100p、 100n上都直接形 成對應之層118p與118n而不用任何居中的蝕刻中止層120、 121。結 果，可提供高度的設計彈性而不需外延生長技術，其中基於提供於個 別接觸蝕刻中止層的應力，可輕易控制轉移到個別溝道區之應力的類 型及大小。請參考圖2a至圖2h，此時更詳細地描述本發明的其它示範具體實
施例，其中以用完即棄型間隔件使應變半導體材料的位置與溝道區極
接近，從而使得有效組合兩個應變引發機構(strain-inducing mechanism) 成為有可能，亦即，提供靠近溝道的應變半導體材料和使用凹陷晶體 管配置，這與先前參考圖la至圖li時所描述的具體實施例類似。
至於圖2a至圖2d，是以大體齊平配置說明用完即棄型間隔件法的 概念，而以圖2e至圖2g，描述凹陷電晶體配置的組合。
在圖2a中，半導體器件250可包含電晶體200，其系與圖la晶體 管100有類似的配置，除了延伸區111以外。因此，電晶體200可包 含柵極電極205，該柵極電極205形成於設在基板201上方的半導體層 203上方，其中柵極電極205系藉由柵極絕緣層204而與半導體層203 隔開。此外，柵極電極205(可能與襯裡209結合)可用覆蓋層207與間 隔件208囊封。至於用於製造半導體器件250的製造流程，大體跟在 前面說明圖la器件150時所涉及的製程相同。此外，器件250可經受 蝕刻製程228用來形成在柵極電極205旁邊的凹處，而且該凹處與柵 極電極205有與間隔件208寬度208W和蝕刻製程228之特性相對應 的偏移，如以上在說明蝕刻製程128時所描述的。亦即，製程228可 設計成非等向性或等向性蝕刻製程用來使在柵極電極205旁邊的半導 體層203凹陷成有指定的深度以便在各自的凹處中形成應變半導體材 料，然後應變半導體材料可在電晶體200的溝道區206中提供想要的 應變。基於公認有效的選擇性外延生長技術，可形成對應的應變半導 體材料，其中在蝕刻製程228的凹陷處理後，層203之剩餘結晶材料 用來作為成長模板(growth template)以便使應變半導體材料重新成長， 其系經選定成處於天然或未帶有應變的狀態時，與剩餘半導體層203 的模板材料相比，具有稍微不同的晶格間距(latticespacing)。例如，矽 /鍺或矽/碳都是有以下性質的結晶半導體化合物由於晶格間距各自稍 微有點不匹配，以致成長於大體為原狀之矽晶格上時可形成應變半導 體材料。亦即，由於無應變矽/鍺有比矽稍大些的晶格間距，以致成長 於大體為原狀之矽晶格上的矽/鍺材料可形成帶有壓縮應變的晶格。同 樣，成長於矽上的矽/碳可形成有拉伸應變的半導體材料。
圖2b根據一示範具體實施例示意地圖標器件250，其中在完成蝕刻製程228和任何磊晶之前的製程(例如，清洗製程及其類似者)後，在
對應的凹處中形成應變半導體材料230，其中，在此具體實施例中，可 形成應變半導體材料230以便大體完全填滿對應的凹處而不需過度成 長以提供過量的材料給後續的矽化製程。在其它具體實施例中，如隨 後所描述的，在選擇性外延生長製程後，可維持某一程度的未填滿。 在圖標的示範實施例中，已形成可各自提供壓縮應變的矽/鍺半導體材 料230。之後，基於公認有效的選擇性蝕刻配方，可移除有寬度208W 的間隔件208，該間隔件208(與蝕刻製程228的製程參數結合)大體決 定應變半導體材料230相對於柵極電極205的偏移。因此，也可移除 覆蓋層207。在移除間隔件208後，可使用對應的間隔件機制以便在半 導體層203中提供必要的橫向及垂直摻雜物分布，從而形成個別延伸 區與漏極及源極區。
圖2c示意地圖標對應製程順序期間的半導體器件250，其中偏移 間隔件(offset spacer)231可用來界定延伸區211，同時一個或更多個最 終間隔件232可用來作為在用於形成漏極及源極區214之離子植入制 程213期間的植入屏蔽。與間隔件231結合的間隔件232有大於對應 寬度208W的寬度232W，其中應了解，寬度232W可包含偏移間隔件 231的寬度。由於間隔件232也可能用於其它的製程，例如後續的矽化 製程，因此增加的寬度232W提供在待形成於應變半導體材料230內 的金屬矽化物區、材料230挨著溝道區206的部分230A之間的個別偏 移。
圖2d示意地圖標有已對應形成之金屬矽化物區217的半導體器件 250，其中在漏極及源極區214的應變半導體材料230A內提供金屬矽 化物區217的對應偏移217A，從而側面配置應變半導體材料於大體松 弛之金屬矽化物區217與溝道區206之間。結果，以下與習知策略相 反其中寬度232W的間隔件也可用來形成應變半導體材料230，亦即， 用於形成隨後大體會被矽化製程完全消耗的個別腔體，其系與圖標於 圖2d的示範具體實施例相對應；挨著溝道區206仍能以大體與在柵極 絕緣層204與溝道區206之間的界面相對應的高度提供有相當多部分 的應變半導體材料，亦即，部分230A。結果，相較於習知策略，能出 現更為有效率的應變轉移，從而也相應地導致電晶體200的效能提高。之後，藉由形成個別接觸蝕刻中止層來繼續其它的製程，例如層iis(圖 le)，其中，在一些示範具體實施例中，對應的蝕刻中止層可具有適當
的內在應力以便使產生於溝道區206內的應變更為提高。
圖2e根據另一示範具體實施例示意地圖標半導體器件250，其中 在完成如在說明圖2a時所述的製程順序後，亦即，在對應腔體蝕刻和 選擇性外延生長製程後，仍在柵極電極205旁邊提供凹處212。亦即， 外延生長製程可停在級別低於柵極絕緣層204所界定之級別的高度。 例如，當材料230形成下達大約30至40奈米的深度時，凹處212可 具有大約1至20奈米的深度。因此，藉由在外延生長製程期間不完全 填滿先前已形成的腔體，除了能進一步增強應變引發機構以外，還可 減少製程時間。
就其它情形而言，在選擇性外延生長製程的控制不能產生所需要 的製程均勻度(processuniformity)時，如圖標於圖2b的器件250可經受 另一蝕刻製程用來移除應變半導體材料以便提供凹處212。之後，可移 除間隔件208且基於有增加之間隔件寬度232W的器件間隔件(例如， 間隔件231與232)，可進行其它的製程以便形成漏極及源極區214和 延伸部分211。
圖2f示意地圖標完成上述製程後的器件250。
圖2g示意地圖標處於下一個製造階段的器件250。電晶體200可 包含金屬矽化物區217，該金屬矽化物區217可基於間隔件232來形成， 如以上在說明圖2d時所描述的。結果，相較於用來形成個別應變半導 體材料230的間隔件寬度208W，由於有增加間隔件寬度232W所提供 的偏移，因此在金屬矽化物區217與溝道區206之間提供某一數量的 未矽化應變半導體材料230A。應了解，柵極電極205中之金屬矽化物 區217和漏極及源極區214的形成可在共同製程中進行，如圖2g所示， 或以更為獨立的方式進行，如在說明圖lh時所描述的或根據任何其它 合適機制。此外，器件250包含應力接觸蝕刻中止層218，它可包含任 何合適的內在應力以便進一步提高溝道區206內的應變。在圖標於圖 2g的具體實施例中，層218可具有高壓縮應力以便提高由個別矽/鍺材 料230所產生的應變。在其它具體實施例中，應變半導體材料230可 由矽與碳組成，因此在溝道區206中可引發拉伸應變。就此情形而言，接觸蝕刻中止層218可具有高內在拉伸應力，如先前所述，這可基於 經適當選定的沉積參數來實現。同樣，如上述，凹處212可提供轉移
至溝道區206之更為提高的應力，因為在凹處212內形成相當數量的 層218，從而提供取決於應力類型對溝道區206有直接"推擠 (pushing)"218B或"拖拉(drawing)"作用。以此方式，未矽化部分230A 的應變可與額外的直接應力218B結合，從而導致溝道區206內有對應 的高應變。例如，就深度212D有約1至20奈米的凹處212和深度230D 在大約30至50奈米範圍內的應變半導體材料230而言，可觀察到溝 道區206內有顯著增加的應變。
圖2h根據另一示範具體實施例示意地圖標半導體器件250，其中 器件250包含導電性類型不同的第一電晶體200p與第二電晶體200n。 例如，電晶體200p可為P型溝道電晶體，而電晶體200n可為N型溝 道電晶體。關於電晶體200p、 200n的配置，可用先前說明電晶體200 時所用的標準，然而，其中可選定溝道區206與漏極及源極區(未圖標 以求簡潔)內的對應分布與濃度以便與個別導電性類型相對應。因此， 第一電晶體200p在其上方已形成第一接觸蝕刻中止層218p，該第一接 觸蝕刻中止層218p系延伸進入對應的凹處212以便進一步提高應變半 導體材料230p所產生的應變。同樣，第二電晶體200n包含有不同類 型之內應力的第二接觸蝕刻中止層218n以便對應地增加由應變半導體 材料230n提供之個別溝道區的應變。關於第一與第二接觸蝕刻中止層 218p與218n的形成，可用先前說明對應之層118p、 118n時所用的相 同標準。結果，對於不同類型的電晶體，藉由至少使應變半導體材料 定位更加靠近柵極，可有效組合兩種應變引發源(strain-inducing source),亦艮卩，應變半導體木才半鬥與應力覆蓋層(stressed overlaying iayer)， 其中，在一些示範具體實施例中，可另外提供受應力電晶體配置以便 更為提高用於各別應力接觸蝕刻中止層的應力轉移機構。
結果，本發明提供一種增強技術用於製造已有一個或更多個應變 弓I發源形成於其中的電晶體組件，其藉由使各別應變引發源更為靠近 各別電晶體組件的溝道區而能明顯提高效率。在一方面，實現此一目 的可藉由使漏極及源極區凹陷且在凹處形成應力層(例如，應力接觸蝕 刻中止層)，此時可在溝道區內更為直接地產生應變。另一方面，使應變半導體材料更為靠近溝道區，其中可減少或實質避免源自金屬矽化
物之有害的應變鬆弛效應(strain relaxing effect)。結果，可達成增加提 供應變至溝道區的效率。此外，可有利地組合不同的技術以便增強由 應變半導體材料結合藉由形成該應變半導體材料於凹陷漏極及源極區 中所造成上覆應力層之提高之效率，而提供的應變引發機構。由於前 述技術中之一種或更多種容易應用於不同的電晶體類型，以致可獲致 個別改善電晶體效能的高度彈性。
顯然熟諳此藝者在得著本文的教導後可以不同但為均等的方式修 改及實施本發明，故以上所揭示的特定具體實施例都僅供例示說明。 例如，可用不同的順序進行以上所提及的製程歩驟。此外，不希望限 制本文所示之構造及設計的細節，除非描述於以下的申請專利範圍。 因此，顯然可改變或修改以上所揭示的特定具體實施例而應將所有此 類變化視為仍在本發明的範疇與精神內。因此，在此提出以下的申請 專利範圍尋求保護。
權利要求
1、一種半導體器件(150、250)，包括第一導電性類型的第一電晶體(100、200)，該第一電晶體(100、200)包括形成於第一溝道區(106、206)上方的第一柵極電極(105、205)；形成於該第一柵極電極(105、205)與該第一溝道區(106、206)之間的第一柵極絕緣層(104、204)；形成於鄰近該第一溝道區(106、206)的第一漏極及源極區(114、214)，所述第一漏極及源極區(114、214)的頂面相對於該第一柵極絕緣層(104、204)的底面是呈凹陷的(112D、212D)；以及形成於所述第一漏極及源極區(114、214)上方的第一應力層(118、218)，該第一應力層(118、218)延伸進入由所述第一凹陷的漏極及源極區(114、214)所形成的凹處(112、212)中。
2、 如權利要求1所述的半導體器件(150、 250)，進一步包括具有與該第一導電性類型不同的第二導電性類型的第二電晶體 (100、 200)，該第二電晶體(IOO、 200)包括形成於第二溝道區(106、 206)上方的第二柵極電極(105、205);形成於該第二柵極電極(105、 205)與該第二溝道區(106、 206) 之間的第二柵極絕緣層(104、 204);形成於鄰近該第二溝道區G06、 206)的第二漏極及源極區 (114、 214)，所述第二漏極及源極區(114、 214)的頂面相對於該第 二柵極絕緣層(104、 204)的底面是呈凹陷的(112D、 212D);以及形成於所述第二漏極及源極區(U4、 214)上方的第二應力層 (118、 218)，該第二應力層(118、 218)延伸進入由所述第二凹陷的 漏極及源極區(112、 214)所形成的凹處(112、 212)中。
3、 如權利要求1所述的半導體器件(150、 250)，其中，所述第一凹陷的漏極及源極區(214)包括第一應變半導體材料(230n、 230p)。
4、 如權利要求2所述的半導體器件(150、 250)，其中，所述第一凹陷 的漏極及源極區(114、 214)包括第一應變半導體材料(230n、 230p)，以 及所述第二凹陷漏極及源極區(114、214)包括與該第一應變半導體材料 (230n、 230p)不同的第二應變半導體材料(230n、 230p)。
5、 如權利要求1所述的半導體器件(250)，進一步包括 形成於該第一柵極電極(205)的側壁上的側壁間隔件(232); 形成在鄰近該側壁間隔件(232)的所述第一漏極及源極區(214)中的金屬矽化物(217);以及在所述第一漏極及源極區(214)中的應變半導體材料(230)，該應變 半導體材料(230)的一部分形成於該側壁間隔件(232)下方以橫向地 (217A)位於該金屬矽化物(217)與該第一溝道區(206)之間。
6、 一種方法，包括下列步驟在半導體層(203)中形成鄰近柵極電極結構(205)的凹處(212)，該 柵極電極結構(205)包括具有第一寬度(208W)的第一側壁間隔件 (208);在該凹處(212)中形成應變半導體材料(230); 移除該第一側壁間隔件(208);以及基於具有比該第一寬度(208W)大的第二寬度(232W)的第二側壁 間隔件(232)，至少在該應變半導體材料(230)中形成漏極及源極區 (214)。
7、 如權利要求6所述的方法，其中，形成該應變半導體材料(230)的 步驟包括形成相對於柵極絕緣層(204)是呈凹陷(212D)的至少一部分， 該柵極絕緣層(204)位於該柵極電極結構(205)與該半導體層(203:)之間。
8、 如權利要求7所述的方法，進一步包括在所述漏極及源極區(214) 的上方形成應力層(218),該應力層(218)延伸進入由該應變半導體材料(230)所界定的凹處(212)中。
9、 如權利要求6所述的方法，進一步包括基於該第二側壁間隔件 (232)，在該應變半導體材料(230)中形成金屬矽化物(217)。
10、 一種方法，包括下列步驟形成鄰近第一場效電晶體(100、 200)的柵極電極(105、 205)的第 一凹處(112、 212)，該柵極電極(105、 205)位於半導體層(103、 203) 上方且在其側壁上形成有側壁間隔件(115、 232);形成鄰近該側壁間隔件(115、 232)的漏極區與源極區(114、 214);以及在該第一場效電晶體(100、 200)上方形成第一介電應力層(118、 218)，該第一介電應力層(118、 218)形成於該凹處(112、 212)中，使 得該第一介電應力層(118、 218)的底面在位於該柵極電極(105、 205) 與該半導體層(103、 203)之間的柵極絕緣層(104、 204)的底面下方延伸。
11、 如權利要求10所述的方法，進一步包括 在該柵極電極(105、 205)的所述側壁上形成偏移間隔件(108、 231);以及基於該偏移間隔件(108、 231)而形成漏極及源極延伸區(111、 211)。
12、 如權利要求11所述的方法，其中，在形成該凹處(112、 212)之前 先形成所述漏極及源極延伸區(1U、 121)。B、如權利要求10所述的方法，進一歩包括形成鄰近第二場效電晶體(100、 200)的柵極電極(105、 205)的第 二凹處(112、 212)，該第二場效電晶體(100、 200)的該柵極電極(105、 205)位於該半導體層(103、 203)上方且在其側壁上形成有側壁間隔件 (115、 232);形成鄰近該第二場效電晶體(100、200)的該側壁間隔件(115、232)的漏極區與源極區(114、 214);以及
13.在該第二場效電晶體(100、 200)上方形成第二介電應力層(118、 218)，該第二介電應力層(118、 218)形成於該第二凹處(112、 212)中， 使得該第二介電應力層(118、 218)的底面在位於該第二場效電晶體 (100、 200)的該柵極電極(105、 205)與該半導體層(103、 203)之間的 柵極絕緣層(104、 204)的底面下方延伸，與該第一介電應力層(118、 218)相比，該第二介電應力層(118、 218)具有不同類型的內在應力。
全文摘要
藉由使場效電晶體的漏極及源極區(114，214)凹陷(112D，212D)，可在凹處(112，212)中形成高應力層(118，218)，例如，接觸蝕刻中止層，以便增進於場效應電晶體(100，200)的鄰近溝道區(104，204)中的應變產生。此外，藉由減少或避免金屬矽化物(217)之不當的鬆弛效應(relaxation effect)，可使應變半導體材料(203)位在緊鄰溝道區(104，204)，從而也提供增進的應變產生效率。在一些態樣中，可組合兩種效果以得到甚至更有效率的應變引發機構。
文檔編號H01L29/78GK101416287SQ200780011436
公開日2009年4月22日 申請日期2007年2月21日 優先權日2006年3月31日
發明者A·魏, J·亨奇爾, J·布魯姆奎斯特, M·霍斯特曼, P·亞沃爾卡, T·卡姆勒 申請人:先進微裝置公司