基於氮化物的電晶體的覆蓋層和/或鈍化層、電晶體結構及製作方法

2023-07-12 07:23:46 6

專利名稱：基於氮化物的電晶體的覆蓋層和/或鈍化層、電晶體結構及製作方法
技術領域：
本發明涉及半導體設備，尤其涉及含有基於氮化物的活性層的 電晶體。
背景技術：
適於低功率和(以矽為例)低頻率的應用的諸如矽(Si)和砷化 鎵(GaAs)等材料在半導體器件中獲得了廣泛的應用。但是，這些 材料(更熟悉的是矽材料)可能不適於高功率和/或高頻的應用，這 是由於其相對窄的帶隙(例如在室溫下，Si是1.12eV，GaAs是1.42eV) 和/或相對小的擊穿電壓。
鑑於Si和GaAs所存在的問題，對於高功率、高溫和/或高頻應 用和器件的關注點已轉向諸如金剛砂(室溫下alpha SiC是2.996eV) 和III族氮化物(例如室溫下GaN是3.36eV)等寬帶隙半導體材料。 與砷化鎵和矽相比，這些材料通常具有更高的電場擊穿強度和電子 飽和速度。
特別關注高功率和/或高頻應用的器件是高電子遷移率電晶體 (HEMT)，在某些場合也稱為調製摻雜場效應電晶體(MODFET)。 這些器件可在許多環境下提供工作優點，因為在具有不同帶隙的能 量的兩個半導體材料的異質結上產生二維電子氣(2DEG)，並且其 中帶隙較窄的材料具有較高的電子親合勢。所述2DEG是不摻雜的、 帶隙較窄的材料中的累積層，並且能具有很高的面電子濃度(例如， 每平方釐米超過1013個載流子)。此外，源於較寬帶隙的半導體的電 子轉變成所述2DEG,由於減少的電離雜質擴散而能夠具有高電子遷 移率。
高載流子濃度和高載流子遷移率的結合能使HEMT具有非常大 的跨導，並可通過金屬半導體場效應電晶體(MESFET)為高頻應用 提供很強的性能優點。
因為包括前述的高擊穿場、其寬帶隙、大的導帶偏移和/或高飽 和電子漂移速度等材料特徵的結合，在氮化鎵/氮化鎵鋁 (GaN/AlGaN)材料系統中製作的高電子遷移率電晶體具有產生大 量RF功率的電勢。2DEG中的絕大部分電子被認為起因於AlGaN中 的極化。GaN/AlGaN系統中的HEMT已被說明。美國專利5192987 和5296395描述了 GaN/AlGaN的結構和製作方法。^皮共同轉讓並通 過引用將其結合到本文中的Sheppard等人的6316793號美國專利描 述了一種HEMT器件，所述HEMT器件具有半絕緣碳化矽襯底，在 所述村底上具有氮化鋁緩衝層，在所述緩衝層上具有絕緣的氮化鎵 層，在所述氮化鎵層具有氮化鎵鋁阻擋層，並且在氮化鎵鋁反應性 結構上具有鈍化層。

發明內容
本發明的一些實施例提供了 III族氮化物高電子遷移率電晶體和 製作III族氮化物高電子遷移率電晶體的方法，所述電晶體包^^基於 III族氮化物的溝道層，溝道層上的基於III族氮化物的阻擋層和阻擋 層上基於不均勻成分AlGaN的覆蓋層。基於不均勻成分AlGaN的覆 蓋層在臨近遠離阻擋層的覆蓋層表面處的Al濃度大於出現在基於 AlGaN的覆蓋層內部區域中的Al濃度。在本發明的具有凹M蓋層 的柵極凹入部的特定實施例中，較高的Al濃度延續而進入覆蓋層的 約30A至約IOOO人處。在本發明的具有覆蓋層上柵極的特定實施例 中，較高A1濃度延續而進入霞蓋層約2.5A至約100A處。
在本發明的另一些實施例中，基於AlGaN的覆蓋層包含在覆蓋 層表面處的A^Ga^N第一區域(其中x《1)和在基於AlGaN的覆蓋
層內部的AlyGa^N第二區域(其中y<l且y<x) 。 x的值可從約0.2 至約1而y從約0.15至約0.3。在本發明的特定實施例中，可選擇x 和y的差和/或覆蓋層的厚度，以防止在覆蓋層中形成第二 2DEG。 在本發明的另 一些實施例中，其中柵極凹入覆蓋層但不接觸覆蓋層， 可選擇x和y的差和/或覆蓋層的厚度，以在覆蓋層中產生第二 2DEG。在本發明的另一些實施例中，基於AlGaN的覆蓋層還包含在阻 擋層和基於AlGaN的覆蓋層之間的界面上的AlzGaNzN第三區域，其 中zy。在另一些實施例中，z>x。在 再一些實施例中，z<x。在本發明的特定實施例中，溝道層包含GaN層，阻擋層包含 AlGaN層而覆蓋層包含AlGaN層。本發明的一些實施例提供了 III族氮化物高電子遷移率電晶體和 製作III族氮化物高電子遷移率電晶體的方法，所述電晶體包^^基於 III族氮化物的溝道層，溝道層上基於III族氮化物的阻擋層和阻擋層 上基於GaN的覆蓋層。基於GaN的覆蓋層具有臨近覆蓋層表面並遠 離阻擋層的摻雜區。在某些實施例中，摻雜區是用n型摻雜進行摻雜的區域。在本 發明的特定實施例中，其中沒有柵極凹入部，摻雜區延續而進入覆 蓋層約2.5A至約50A處。在本發明的具有柵極凹入部的特定實施例 中，摻雜區延續而進入覆蓋層約20A至約5000A處。摻雜區可提供 從約1018至約1(Fcm-3的摻雜物濃度。n型摻雜可以是Si、 Ge或O。 在本發明的特定實施例中，摻雜區可以是在覆蓋層表面上或接近覆 蓋層表面的一個或多個A摻雜區，並可例如具有從約IO"至約1015cm-2 的摻雜物濃度。在本發明的特定實施例中，摻雜物是O， O延續而進 入覆蓋層約20A處。在另一些實施例中，摻雜區是用p型摻雜物進行摻雜的區域。 在本發明的沒有柵極凹入部的特定實施例中凹入部，摻雜區延續而 進入覆蓋層約2.5A至約50A處。在本發明的有柵極凹入部的特定實
施例中，摻雜區延續而進入覆蓋層約30A至約5000A處。摻雜區可 提供從約1016至約1(Pcm3的摻雜物濃度。p型摻雜可以是Mg、 Be、 Zn、 Ca或C。在本發明的特定實施例中，摻雜區可以是在覆蓋層表 面上或接近覆蓋層表面的一個或多個A摻雜區，並可具有例如從約 IO"至約1015^11-2的摻雜物濃度。
在再一些實施例中，摻雜區是用深層摻雜物進行摻雜的區域。 在本發明的沒有柵極凹入部的特定實施例中，摻雜區延續而進入覆 蓋層約2.5A至約100A處。在本發明的有柵極凹入部的特定實施例 中，摻雜區延續而進入覆蓋層約30A至約5000A處。摻雜區可提供 從約1016至約1022(^-3的摻雜物濃度。深層摻雜物可以是Fe、 C、 V、 Cr、 Mn、 Ni、 Co或其他稀土元素。
在本發明的另一些實施例中，摻雜區是第一摻雜區而覆蓋層還 包含第二摻雜區。第二摻雜區的摻雜物濃度低於第一摻雜區的摻雜
物濃度。第二摻雜區可為不在第一摻雜區中的覆蓋層的其餘部分。 在特定實施例中，溝道層包含GaN層，阻擋層包含AlGaN層，
而覆蓋層包含GaN或AlGaN層。
本發明的一些實施例提供了用於鈍化寬帶隙半導體器件表面的
方法，該方法包括在寬帶隙半導體器件的寬帶隙半導體材料的區
域的至少一部分表面上形成石墨和/或非晶BN層。還提供了對應的結構。
在本發明的另一些實施例中，寬帶隙半導體器件是III族氮化物 半導體器件。例如，寬帶隙半導體器件可以是基於GaN的半導體器件。
此外，寬帶隙半導體器件可以是III族氮化物高電子遷移率電晶體。
在本發明的另一些實施例中，形成石墨和/或非晶BN層在低於 寬帶隙半導體器件中的寬帶隙半導體材料的分解溫度的溫度下進 行。形成石墨和/或非晶BN層可在低於約1100。C的溫度下進行，在
一些實施例中在低於約100(TC的溫度下而在特定實施例中在低於約 900。C的溫度下。並且，BN層還可形成為非單晶。石墨和/或非晶BN 層可被形成從約3A至約lpm的厚度。
本發明的一些實施例提供了若千鈍化III族氮化物半導體器件表 面的方法，這些方法通過在III族氮化物半導體器件的III族氮化物 半導體材料的區域的至少一部分表面上形成SiC層來進行鈍化。還 提供了對應的結構。
在某些實施例中，III族氮化物半導體器件可以是基於GaN的半
導體器件。在另一些實施例中，m族氮化物半導體器件可以是m族 氮化物高電子遷移率電晶體。
在本發明的另一些實施例中，形成sic層在低於m族氮化物半 導體器件中的m族氮化物半導體材料的分解溫度的溫度下進行。例
如，形成SiC層在低於約1100。C的溫度下進行，在一些實施例中在 低於約IOO(TC的溫度下進行，而在特定實施例中在低於約900'C的 溫度下進行。並且，SiC層可形成為非單晶。在特定實施例中，形成
SiC層包括形成3C SiC層。SiC層可^皮形成從約3〗至約1^im的厚度。 本發明的另一些實施例包括產生用於寬帶隙半導體器件(如III 族氮化物半導體器件)的鈍化結構的方法，包括在含氧環境中直接 在III族氮化物層上退火鈍化層。鈍化層可以是例如SiN、 BN、 MgN 和/或SiC。在再一些實施例中，鈍化層包含Si(V MgO、 A1203、 Sc203 和/或A1N。
退火可在從約100'C至約1000C的溫度下進行約10秒至約1小 時。含氧環境可以是純氧、在N2中的氧，在另一惰性氣體(如氬) 中的氧、在乾燥空氣中的氧，CO、 CO2、 NO、 N02和/或臭氧。退火 可在在一溫度下進行一段時間，以產生不足以氧化鈍化層下面的結 構但足以從鈍化層去除至少一些氫的效果。也可從鈍化層中去除一 些碳。
本發明的另一些實施例提供了製作用於III族氮化物半導體器件 鈍化結構的方法，該方法通過直接在III族氮化物半導體器件的III族氮化物半導體材料的區域的至少 一部分表面上形成鈍化層並在D2 和/或￡>20中將鈍化層退火來實現。在一些實施例中，鈍化層包含SiN 和/或MgN。在另一些實施例中，鈍化層包含BN和/或SiC。在再一 些實施例中，鈍化層包含Si02、 MgO、 A1203、 Sc203和/或A1N。
退火可在在一溫度下進行一段時間，以產生不足以氧化鈍化層 下面的結構但足以從鈍化層去除至少一些氬或用氖交換一些氬的效 果。此外，m族氮化物半導體材料可以是基於GaN的材料。
本發明的另一些實施例提供了 III族氮化物高電子遷移率電晶體 和製作III族氮化物高電子遷移率電晶體的方法，所述電晶體包^^基 於III族氮化物的溝道層，溝道層上基於III族氮化物的阻擋層和阻 擋層上的A1N覆蓋層。該電晶體還可包含凹入A1N覆蓋層的柵接觸 部。在這些實施例中，A1N覆蓋層具有從約5A至約5000A的厚度。 在本發明的一些實施例中，A1N層可不與底層密合，可以是非單晶， 可離場(ex-situ)地形成和/或可通過較#^量形成工藝(lower quality formation process)來形成,如通過PVD而不是CVD來形成。該晶體 管還可在A1N覆蓋層上包^^冊接觸部且不凹入A1N覆蓋層。在這些 實施例中，A1N覆蓋層具有從約2A至約20A的厚度。此外，溝道層 可以是GaN層而阻擋層可以是AlGaN層。
本發明的再一些實施例提供了 III族氮化物高電子遷移率電晶體 和製作III族氮化物高電子遷移率電晶體的方法，所述電晶體包^^基 於III族氮化物的溝道層、溝道層上的基於III族氮化物的阻擋層、 阻擋層上的保護層、阻擋層上的柵接觸部和保護層上的歐姆接觸部。 在本發明的一些實施例中，保護層包含SiN。在另一些實施例中，保 護層包含BN或MgN。在另一些實施例中，保護層包含多個層，如 SiN層和A1N層。在本發明的特定實施例中，保護層具有從約1A至 約10A的厚度。在某些實施例中，保護層具有約一個單層的厚度。
在本發明的再一些實施例中，柵接觸部位於保護層上。還有， 歐姆接觸部可直接在保護層上。該保護層的形成可與形成該阻擋層
臨場(in隱situ)地進行。
根據本發明的 一些實施例，還可以各種組合和/或子組合的方式 提供覆蓋層、鈍化層、保護層和/或鈍化層的退火處理。


圖1A和1B是說明本發明的一些實施例的具有覆蓋層的電晶體 的剖面示意圖。
圖2A和2B是說明本發明的一些實施例的具有覆蓋層的電晶體 的剖面示意圖。
圖3A和3B是說明本發明的一些實施例的石墨和/或非晶的BN 鈍化層的剖面示意圖。
圖4A和4B是說明本發明的一些實施例的SiC鈍化層的剖面示 意圖。
圖5A和5B是說明本發明的一些實施例的具有覆蓋層的電晶體 的剖面示意圖。
圖6是說明本發明的一些實施例的在保護層上具有歐姆接觸部 的電晶體的剖面示意圖。
具體實施例方式
現在將在下文中參照附圖更充分地描述本發明，其中將對本發 明的實施例進行說明。然而，本發明不應被解釋為限於本文所闡述 的實施例。更確切地說，這些實施例的提供是為了使本發明的公開 更徹底和完全，並充分地將本發明的範圍傳達給本領域技術人員。 為清晰起見，在附圖將層和區的厚度作了誇大顯示。相同的數字始 終代表相同的元件。文中使用的詞"和/或(and/or)"包括一個或多 個所關聯的列出項中的任一個或所有組合。
文中使用的術語只是為了描述特定實施例的目的，而不是要對
本發明進行限制。文中使用的單數形式的詞"a ( — ) " "an ( — )" "the(該)"也意含複數形式，除非上下文中以其它方式清楚地指 出。還會理解，當用在本說明書中時，詞"包含(comprises)，，和/ 或"包含，(comprising,)"規定所述的特徵、整體、步驟、操作、 元件和/或部件的存在，但不排除一個或多個其它特徵、整體、步驟、 操作、元件、部件和/或它們的組的存在或附加。
會理解到，當諸如層、區或村底等要素被稱作"在一要素上" 或"延展到另一要素上"時，它可能直接在另一要素上或直接延展 到另一要素上，或是還存在介於其間的要素。相反，當一要素被稱 為"直接在"另一要素上或"直接延續到"另一要素上"時，就沒 有介於其間的要素存在。還會理解，當一要素被稱為"連接到另一 要素"時，它可能直接連接到另一要素或存在介於其間的要素。相 反，當一要素被稱為"直接連接到另一要素"時，就不存在介於其 間的要素。在整個說明書中，相同數字代表相同要素。
會理解到，雖然詞第一、第二等在本文中可用於描述各種要素、 部件、區、層和/或部分，但是這些要素、部件、區、層和/或部分不 應被這些詞限制。這些詞只用於區別一個要素、部件、區、層或部 分與另一個區、層或部分。因此，在不背離本發明教導的前提下， 下面討論的第一要素、部件、區、層或部分也可^支稱為第二要素、 部件、區、層或部分。
此外，諸如"較低的"或"底部的，，以及"較高的"或"頂部 的"等相對的詞在本文中可用於描述一個要素對另一個要素的關係， 如附圖中說明的。會理解到，所述相對的詞除了附圖中說明的方位 外，還包括所述器件的不同方位。例如，若附圖中的器件被反轉， 則被描述成在其它要素"較低"部分的要素將成為在其它要素的"較 高"部分。因此，取決於附圖中的特定方位，示範性的詞"較低的" 能包含"較低的"和"較高的"這兩個方位。同樣地，若附圖之一
中的器件被反轉，則被描述為在其它要素之下的要素將成為在所述 其它要素之上。因此，示範性的詞"在...之下"能包括在…之上和 在...之下這兩個方位。此外，詞"外面的"可用於代表離襯底最遠 的表面禾W或層。
文中參照示意說明本發明理想化的實施例的剖面圖，對本發明 的實施例進行說明。同樣，可預料作為例如製造方法的結果的圖中 的形狀的變化和/或偏差。因此，本發明的實施例不應解釋為對本文 中說明的特定區形狀的限制，而應包括例如由製造產生的形狀改變。 例如，顯示為矩形的被蝕刻區域通常具有錐形的、圓形的或曲線的 特徵。因此，附圖中顯示的區本質上是示意性的，它們的形狀不是 要說明器件的區的精確形狀，並且不是要限制本發明的範圍。
除非以其它方式定義，本文中使用的所有的詞(包括技術術語 和科學術語)採用與本發明所屬領域的普通技術人員所一般理解的 含義相同的含義。還會理解，所述詞(如通用字典中定義的那些詞) 應被解釋為具有與它們在相關技術的環境下的含義相同的含義，除 非文中特別規定，不應以理想的或過於形式化的意義進行解釋。
本領域技術人員當理解被配置成"鄰近"另一特徵的結構或 特徵可能具有重疊於所述相鄰特徵之上或襯墊於所述相鄰特徵之下 的部分。
本發明的實施例特別適合用在基於氮化物的器件(如基於m族
氮化物的HEMT)中。文中所使用的詞"III族氮化物"指那些在氮 和周期表中m族中的元素(通常是鋁(Al)、鎵(Ga)和/或銦(In)) 之間產生的半導體化合物。該詞還表示三元和四元化合物(如AlGaN 和AlInGaN)。本領域技術人員所熟知，III族元素能與氮結合來產 生二元化合物(例如GaN)、三元化合物(例如AlGaN)和四元化 合物(例如AlInGaN)。這些化合物都具有其中一摩爾氮與總共一 摩爾的m族元素相結合的實驗式。因此，經常用分子式(如Al,Ga^N (0《x<l ))來描述它們。 可利用本發明實施例的適於製作基於GaN的HEMT的結構和技 術^f支描述在以下文獻中例如在共同轉讓的美國專利6316793和2001 年7月12日提交並在2002年6月6日出版的題目為"在基於氮化 鎵的覆蓋部分上具有柵接觸部的氮化鎵鋁/氮化鎵高電子遷移率晶體 管及其製作方法(ALUMINUM GALLIUM NITRIDE/GALLIUM NITRIDE HIGH ELECTRON MOBILITY TRANSISTORS HAVING A GATE CONTACT ON A GALLIUM NITRIDE BASED CAP SEGMENT AND METHODS OF FABRICATING SAME )，，的 2002/0066908A1號美國專利出版物；2002年11月14日出版的 Smorchkova等人的題目為"具有阻擋/間隔層的基於III族氮化物的 高電子遷移率電晶體(HEMT) (GROUP-III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR( HEMT ) WITH BARRIER/SPACER LAYER)"的2002/0167023Al號美國專利出版 物；2003年7月11日提交的題目為"基於氮化物的電晶體以及用非 蝕刻接觸凹入部製作這種電晶體的方法(NITRIDE-BASED TRANSISTORS AND METHODS OF FABRICATION THEREOF USING NON-ETCHED CONTACT RECESSES )"的10/617843號美 國專利申請；2004年2月5日提交的題目為"具有電荷遷移導致的 能量阻擋的氮化物異質結電晶體及其製作方法(NITRIDE HETEROJUNCTION TRANSISTORS HAVING CHARGE-TRANSFER INDUCED ENERGY BARRIERS AND METHODS OF FABRICATING THE SAME)"的10/772882號美國專利申請；2004年7月23曰提 交的題目為"製作具有覆蓋層和凹入柵極的基於氮化物的電晶體的 方法(METHODSOF FABRICATING NITREDE-BASED TRANSISTORS WITH A CAP LAYER AND A RECESSED GATE)，， 的10/897726號美國專利申請；2004年5月20日提交的題目為"制 作具有再生歐姆接觸部區的基於氮化物的電晶體的方法(METHODS OF FABRICATING NITRIDE-BASED TRANSISTORS HAVING REGROWN OHMIC CONTACT REGIONS AND NITRIDE-BASED
TRANSISTORS HAVING REGRO麗 OHMIC CONTACT REGIONS)"的10/849617號美國專利申請；2004年5月20日提交 的題目為"具有混合溝道層、電流孔電晶體的半導體器件及其製作 方法(SEMICONDUCTOR DEVECE HAVING A HYBRID CHANNEL LAYER, CURRENT APERTURE TRANSISTORS AND METHODS OF FABRICATING SAME)"的10/849589號美國專利申請；以及2002 年7月23日提交並於2003年1月30日公布的題目為"絕緣柵極 ALG層GAN HEMT (INSULATING GATE ALGAN/GAN HEMT)，， 的2003/0020092號美國專利出版物，這裡通過引用將這些^Hf全部 結合到本文中。
本發明的一些實施例提供了具有較高AlGaN濃度(如在遠離阻 擋層的表面具有比AlGaN覆蓋層的其它區域高的濃度)的AlGaN覆 蓋層的基於氮化物的HEMT。因此，所述器件可用具有高濃度Al的 層來作為其外表面。與其外表面具有均勻Al濃度或減少的Al濃度 的傳統器件相比，這種層可提高在進行處理和/或器件工作期間所述 器件的健壯性。例如，在所述表面上增加的Al濃度可能不容易受到 蝕刻或其它高溫下的化學反應的影響，這是因為Al-N鍵比Ga-N鍵 強。
在本發明的特定實施例中，提供了在阻擋層上具有A1N覆蓋層 的基於氮化物的HEMT。從而，所述器件可用具有高濃度Al的層來 作為其外表面，如前所述，與傳統器件相比，這可提高在進行處理 和/或器件操作期間所述器件的健壯性。
在本發明另一些實施例中，基於氮化物的HEMT的覆蓋層的外 表面用p型、n型或深層摻雜物進行摻雜，使得在所述覆蓋層的遠離 阻擋層的表面比所述覆蓋層的其它區域有更高的摻雜物濃度。所述 覆蓋層可為基於GaN的覆蓋層。所述器件外表面上的摻雜物會偏集 到所述覆蓋層中的位錯部位，從而減少沿著所述位錯部位的柵洩漏。 在位錯上所述摻雜物會具有跟其在體單晶中時不同的特徵。例如，
體單晶中的淺摻雜物在位錯部位可具有深層的特徵。因此，引用P
型、n型或深層摻雜物時，所說的是所述摻雜物在體單晶中的特徵而 不是在位錯部位的特徵。在p型或深層摻雜物的場合更是如此。
本發明另 一些實施例為寬帶隙半導體器件提供了石墨和/或非晶 的BN鈍化層。如文中所使用的，寬帶隙半導體器件是指包含具有大 於約2.5eV的帶隙的半導體材料的器件。石墨和/或非晶的BN特別 適於用在基於GaN的器件，因為B與A1、 Ga和In等價，而N在兩 種材料中都出現。因此，B和N都不M於GaN的結構中的摻雜物。 相反，Si是GaN中的摻雜物。因此，石墨和/或非晶的BN鈍化層的 形成可減少來自Si遷移的GaN層的非預期摻雜的可能性。此外，所 述石墨和/或非晶的BN鈍化層相對於傳統鈍化材料(如SiN或SiO,
等)來說可具有減少的自陷級、不同的陷阱能、不同的蝕刻選擇性 和/或改善的退火性能。
本發明另一些實施例為III族氮化物器件提供了 SiC鈍化層。所 述SiC鈍化層相對於傳統的鈍化材料(如SiN或SiO,等)來說可具 有減少的自陷級、不同的陷阱能、不同的蝕刻選擇性和/或改善的退 火性能。SiN、 SiON、 SiO,、 MgN等表示化學計量材料和/或非化學
計量材料。
本發明一些實施例的示範性器件在圖1A到圖6中作了示意il 明。因此，雖然文中參照凹入柵結構或非凹入柵結構對本發明的實 施例進行描述，但是本發明的另 一些實施例可包括或不包括柵極凹 入部。因此，本發明的實施例不應解釋成限於本文描述的特定示範 性實施例，而是可包括具有如本文中所描述的覆蓋層和/或鈍化層的 任何合適的結構。
圖1A和1B示出襯底10,該村底上可形成基於氮化物的器件。 在本發明的特定實施例中，所述襯底10可為半絕緣的碳化矽(SiC) 村底，所述碳化矽村底可為例如4H多型碳化矽。其它碳化矽候選多 型包括3C、 6H和15R多型。詞"半絕緣"用於描述性而不是《吏用
其絕對意義。在本發明的特定實施例中，所迷碳化矽體單晶在室溫
下具有等於或大於約1 x 105Q-cm的電阻係數。
所述襯底10上可設置可選的緩衝層、晶核形成層和/或過渡層(圖 中未示出)。例如，可設置A1N緩衝層以在碳化矽村底和所述器件 的其餘部分之間實現適當的晶體結構轉變。此外，還可設置應變平 衡過渡層，如在以下文獻中所描述的例如，共同轉讓的2002年7 月19日提交並於2003年6月5日公布的題目為"應變平衡的氮化 物異質結電晶體和製作應變平衡的氮化物異質結電晶體的方法 ( STRAIN BALANCED NITRIDE HETRO腿CT腿 TRANSISTORS AND METHODS OF FABRICATING STRAIN BALANCED NITRIDE HETEROJUNCTION TRANSISTORS )"的 2003/0102482Al號美國專利出版物或2002年7月19日提交並於2004 年1月22日公布的題目為"應變補償的半導體結構和製作應變補償
STRUCTURES AND METHODS OF FABRICATING STRAIN COMPENSATED SEMICONDUCTOR STRUCTURES )" 的 2004/0012015A1號美國專利出版物，所述公開通過引用4皮結合到本 文中，如同在本文中作了充分說明。
適當的SiC襯底由例如本發明的受讓人Durham,N.C的Cree公 司生產，而生產方法^皮描述在例如，Re.34861、 4946547、 5200022 和6218680號美國專利中，所述專利的內容通過引用被整體結合到 本文中。同樣，III族氮化物的外延生長法已,支描述在例如5210051、 5393993、 5523589和5592501號美國專利中，所述專利的內容也通 過引用^皮整體結合到本文中。
雖然碳化矽可被用作襯底材料，但是本發明的實施例可利用任 何合適的襯底，如藍寶石、氮化鋁、氮化鎵鋁、氮化鎵、矽、GaAs、 LGO、 ZnO、 LAO、 InP等。在一些實施例中，還可形成適當的緩衝 層。
返回圖1A和IB,在襯底10上設置溝道層20。溝道層20可用
如前所迷的緩衝層、過渡層和/或晶核形成層澱積在所迷襯底10上。所述溝道層20可處於壓應變下。此外，所述溝道層和/或緩衝晶核形MBE或HVPE)來澱積。在本發明的一些實施例中，所述溝道層20是III族氮化物，如 Al,Ga^N,其中0《x<l,假設在所述溝道和阻擋層之間的界面上， 所述溝道層20的導帶邊緣小於阻擋層22的導帶邊緣。在本發明的 某些實施例中，x-0表示所述溝道層20是GaN。所述溝道層20還可 為諸如InGaN、 AlInGaN等其它III族氮化物。所述溝道層20可為不 摻雜的(非預期摻雜的)並可生長到大於約20A的厚度。所述溝道 層20也可為多層結構，例如GaN、 AlGaN等的超點陣結構或組合。阻擋層22設在溝道層20上。所述溝道層20的帶隙可小於所述 阻擋層22的帶隙並且還可具有比所述阻擋層22大的電子親合勢。 所述阻擋層22可澱積在所述溝道層20上。在本發明的某些實施例 中，所述阻擋層22;UI"度在約0.1nm和40nm之間的A1N、 AlInN、 AlGaN或AlInGaN。本發明的某些實施例的層的例如描述於 Smorchkova等人的題目為"具有阻擋/間隔層的基於III族氮化物的 高電子遷移率電晶體(HEMT) (GROUP-III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR ( HEMT ) WITH BARRIER/SPACER LAYER)"的2002/0167023Al號美國專利出版 物中，該公開通過引用而結合到本文中，如同在文中作了充分闡述。 在本發明的特定實施例中，所述阻擋層22足夠厚且具有足夠高的Al 成分和摻雜，以通過極化效應在所述溝道層20和所述阻擋層22之 間的界面上產生顯著的栽體濃度。同時，所述阻擋層22應足夠厚以 減少或最小化由於在阻擋層22和覆蓋層24之間的界面上澱積的電 離雜質或缺陷而在所述溝道中產生的電子散射。所述阻擋層22可為III族氮化物，並具有比所述溝道層20的帶 隙大的帶隙，以及比所述溝道層20小的電子親合勢。因此，在本
發明的某些實施例中，所述阻擋層22是AlGaN、 AlInGaN和/或A1N 或這些層的組合。例如，所述阻擋層22的厚度可從約O.lnm至約40nm 厚，但不能厚到導致其中產生破裂或實質性缺陷的程度。在本發明 的某些實施例中，阻擋層22不摻雜或用n型的摻雜物摻雜到小於約 1019cm-3的濃度。在本發明的一些實施例中，阻擋層22是Al,Ga^N， 其中0<x<l。在特定實施例中，鋁濃度是約25%。但是，在本發明 另一些實施例中，阻擋層22包含鋁濃度在約5%和約100%之間的 AlGaN。在本發明的特定實施例中，所述鋁濃度大於約10%。
圖1A還說明了阻擋層22上的覆蓋層24,柵極32在穿過所述覆 蓋層24的凹入部36中。圖1B還示出了阻擋層22上的覆蓋層24'， 柵極32在所述覆蓋層24，上。在本發明的一些實施例中，所述覆蓋 層24、 24，是非均勻成分的AlGaN層。所述覆蓋層24、 24，將器件的 上(外)表面實際上移開所述溝道，這可減少該表面的影響。所述 覆蓋層24、 24，可為形成在所述阻擋層22上的殼層，並可外延生長 和/或通過澱積來形成。通常，所述覆蓋層24、 24，可具有從約2nm 至約500nm的厚度。
在本發明的一些實施例中，所述覆蓋層24、 24，可為緩變的AlGaN 層。所述覆蓋層24、 24，具有遠離阻擋層22的外表面25,其中，鄰 近所述表面的覆蓋層24、 24，中的鋁量大於所述覆蓋層24、 24，內部 區域中的鋁量。例如，所述覆蓋層24、 24，可在所述表面25處具有 笫一鋁量，在所述覆蓋層24、 24，的內部區域具有第二鋁量，其中， 笫一鋁量大於第二鋁量。所述覆蓋層24、 24，還可在所述覆蓋層24、 24，和所述阻擋層22之間的表面處具有第三鋁量。所述第三鋁量可大 於、小於或等於所述第一鋁量。在本發明的特定實施例中，AlGaN 覆蓋層24、 24，包括在表面25處的第一區域的Al,Ga^XN,其中x<
1，在所述覆蓋層24、 24，內部區域中的第二區域的Al》Ga^N，其中
y<x。在一些實施例中，x從約0.3至約1。在另一些實施例中，y從 約0至約0.9。在特定實施例中，AlGaN覆蓋層24、 24，包括在阻擋
層22和覆蓋層24、 24，之間的界面處第三區域的Al,Ga^N，其中z 《l且z-y。此外，z可大於y。例如，在本發明的一些實施例中，A1N 層可作為阻擋層或鄰近所迷阻擋層的覆蓋層的一部分來設置。在這 種情況下，所述覆蓋層24、 24，可包括從z到y和從y到x的緩變的 Al濃度。在本發明的柵極凹入而貫穿覆蓋層24的特定實施例中，較 高的鋁濃度延續而進入所述覆蓋層24的約30A至1000A處。在本發 明的柵極在所述覆蓋層24，上的特定實施例中，較高的鋁濃度延續而 進入所述覆蓋層24的約2.5A至約100A處。
所述覆蓋層24、 24，可用傳統的外延生長法形成，其中較高的A1 濃度在所述覆蓋層24、 24，的生長終止期間形成。從而，例如，所述 覆蓋層24、 24，可通過MOCVD生長在生長終止前或終止期間增加Al 源來形成。
如圖1A和1B進一步示出，歐姆接觸部30設在阻擋層22上。 可用圖案掩摸和蝕刻處理來暴露下面的阻擋層22。在本發明的一些 實施例中，所述蝕刻可為低破壞性蝕刻。在本發明的一些實施例中， 所述蝕刻是用UV照射的強鹼性(如KOH)的溼蝕刻。在另一些實 施例中，所述蝕刻是千蝕刻。用於III族氮化物的低破壞性蝕刻技術 例如包括反應性離子蝕刻以外的蝕刻技術(如使用Cl2 、 BC13 、 CC12F2
和/或其它氯化物的感應耦合等離子體和/或電子回旋加速器諧振 (ECR)和/或沒有等離子體的DC成分的下遊等離子蝕刻)。如圖1A 和1B所進一步示出，歐姆金屬被圖案化為在退火後形成歐姆接觸部 30的歐姆接觸材料圖案。雖然在圖1A和1B中以凹入部形式作了說 明，但在本發明的一些實施例中，所述歐姆4妻觸部30不需要凹入部。 如圖1A所示，柵極凹入部還可穿過所述覆蓋層24以暴露阻擋 層22的一部分。在本發明的一些實施例中，所述凹入部36形成為 延續而進入阻擋層22。所述凹入部36可延續而進入阻擋層22，以 (例如)調整所述期間的諸如極限電壓、頻率性能等性能特徵。如 前所述，所述凹入部可用掩摸或蝕刻處理來形成。在特定實施例中，
在所述歐姆接觸部30提供源接觸部和漏接觸部處，所述凹入部可在部32離所述源4妄觸部比離所述漏接觸部更近。柵接觸部32在凹入部中形成並接觸所述阻擋層22的暴露部分。 所述柵接觸部可為"T"形柵極(如圖1A所示)並可用傳統的製作 工藝來製作。所述4t接觸部32還可在所述覆蓋層24，上形成(如圖1B 所示)並可用傳統的製作工藝來製作。合適的柵極材料取決於所述 阻擋層的成分，但是在某些實施例中，可使用可對基於氮化物的半 導體材料形成肖特基接觸的傳統材料，如Ni、 Pt、 NiSk、 Cu、 Pd、 Cr、 W和/或WSiN。如下所述的傳統鈍化層或BN鈍化層也可在圖1A和1B所示的 結構上形成。例如，SiN層以及在另一些實施例中極薄的SiN層可臨 場形成。還可利用MgN鈍化層，所述鈍化層在題目為"具有受控電 導率的半導體材料和器件的製作(FABRICATION OF SEMICONDUCTOR MATERIALS AND DEVICES WITH CONTROLLED ELECTRICAL CONDUCTIVITY)"的6498111號美 國專利中被描述，該專利通過引用而結合到本文中，如同將其整體 闡明一樣。作為可選方案，包含所迷鈍化層的結構的退火可在氧氣 環境下進行，以將氫從所述層中去除並改變表面狀態和/或將氧加到 所述表面。若氧氣退火完成，則所述退火可按不顯著氧化在鈍化層和下面的m族氮化物層之間的層的方式進行。例如，在本發明的一 些實施例中，所述退火可在約ioo'c至約iooo'c的溫度下進行，並 且退火的時間持續約10秒至約i小時。含氧環境可為純氧、氮氧混 合、氧氣與其它氣體(如氬)的混合、氧氣與乾燥空氣、co、 co2、NO、 NC^和/或臭氧的混合。用於提供含氧環境的氣體可不含氫，以 不將氫混入所述鈍化層。作為可選的或附加的方案，退火也可在D2 或。20中進行。根據本發明實施例的電晶體可利用結合於本文的專利申請和專
利中所討論的那些技術來製作，包括例如，如2004年5月20日 提交的題目為"具有再生歐姆接觸部區的基於氮化物的電晶體的制 作方法 (METHOD OF FABRICATING NITRIDE-BASED TRANSISTORS HAVING REGRO麗OHMIC CONTACT REGIONS AND NITRIDE-BASED TRANSISTORS HAVING REGROWN OHMIC CONTACT REGIONS)"的10/849617號美國專利和2004 年7月23日提交的題目為"具有覆蓋層和凹入柵極的基於氮化物的 電晶體的製作方法(METHODS OF FABRICATING NITRIDE-BASED TRANSISTORS WITH A CAP LAYER AND A RECESSED GATE)，， 的10/897726號美國專利申請中所討論的，它們通過引用而被結合到 本文中，如同在文中作了全面描述。
圖2A和2B說明了本發明另一些實施例的具有覆蓋層34、 34，的 高電子遷移率電晶體。如前面參照圖IA和IB所討論的，可設有襯 底10、溝道層20、阻擋層22、歐姆接觸部30和棚4妄觸部32。如圖 2A和2B所示，覆蓋層34、 34，包括在其外表面上或接近其外表面的 摻雜區40。覆蓋層34、 34，可為基於GaN的覆蓋層(如GaN和/或GaAlN 等)，例如通過引用結合於本文的專利和專利申請所討論的。在本 發明的一些實施例中，所述摻雜區40用p型摻雜物(如Mg、 Be、 Zn、 Ca和/或C等)來摻雜。在本發明另一些實施例中，所述摻雜區40 用n型摻雜物(如Si、 Ge和/或O等)來摻雜。在本發明的另一些 實施例中，所述摻雜區40用深層摻雜物(如Fe、 C、 V、 Cr、 Mn、 Ni和/或Co等)來摻雜。所述摻雜物可在覆蓋層34、 34，的澱積或生 長期間進入覆蓋層34中，或可隨後例如用離子注入來注入。在本發 明的一些實施例中，覆蓋層34具有被加入到整個覆蓋層34、 34，的 摻雜物。在這種情況下，所述摻雜區40可實現為具有超過覆蓋層34、 34，的其餘部分的摻雜物濃度的摻雜物濃度增加區域。共摻雜m族氮 化物材料的技術在例如2004年1月7日提交的題目為"用於在半絕 緣III族氮化物中的費米級控制的共同摻雜(CO-DOPING FOR FERMI LEVEL CONTROL IN SEMI-INSULATING GROUP III NITRIDES )，，
的10/752970號美國專利申請中作了 了描述，所述申請通過引用而結 合到本文中，如同整體作了闡述一樣。
在本發明的所述摻雜物是n型摻雜物的實施例中，所述n型摻 雜物可為Si、 Ge或O。在本發明的沒有柵極凹入部的特定實施例中， 所述摻雜區40延續而進入覆蓋層34中約2.5A至約50A處。在本發 明具有柵極凹入部的特定實施例中，所述摻雜區40延續而進入覆蓋 層34，中約20A至約5000A處。用n型摻雜物，沒有柵極凹入部的 實施例中的摻雜區40可形成從約1018至約10"cn^的摻雜物濃度， 並且若提供柵極凹入部，則可進行超過10"cm-s的更重的摻雜。在本 發明的特定實施例中，所述摻雜區40可為在覆蓋層34、 34，的表面 上或接近覆蓋層34、 34，的表面的一個或多個A摻雜區，並可例如具 有從約10"至約1015cm-2的摻雜物濃度。如本文中所用的，若A摻雜 區在所述表面的約5A內，則說它在所述表面上，而若A摻雜區在所 述表面的約50A內，則說它接近所迷表面。在本發明的特定實施例 中，所述摻雜物是延續而進入覆蓋層34、 34，中約20A處的O。 N型 摻雜物可用於屏蔽所述溝道區域的表面狀態並將表面能級固定在可 預測的和想要的等級上以減少和/或最小化陷阱效應。摻雜等級應足 夠高以成為沒有凹入柵極的實施例中的優勢"面"狀態，但不要高 到產生過多的電流洩漏路徑的程度。
在另一些實施例中，所述摻雜區40是用p型摻雜物摻雜的區域。 在本發明沒有柵極凹入部的特定實施例中，所述摻雜區40延續而進 入所述摻雜區40延續而進入覆蓋層34內約2.5A至約100A處。在 本發明具有柵極凹入部的特定實施例中，所述摻雜區40延續而進入 覆蓋層34，內約30A至約5000A處。用p型摻雜物，所述摻雜區40 可提供從約1016至約1(Pcm'3的摻雜物濃度。所述p型摻雜物可為 Mg、 Be、 Zn、 Ca和/或C。在本發明的特定實施例中，所述摻雜區 可為在覆蓋層34、 34，的表面上或接近覆蓋層34、 34，表面的一個或 多個A摻雜區，並可例如具有從約1011至約1015cm-2的摻雜物濃度。
P型摻雜物可用來將溝道區域與的表面狀態隔開，並將表面能級釘扎
(pin)在可預測的和想要的等級上，以減少和/或最小化陷阱效應並 減少洩漏電流。摻雜等級應足夠高以減少沒有凹入柵極的實施例中 的洩漏電流並成為優勢"面"狀態，但不要高到以致由於變成導電 層而產生引入陷阱或洩漏路徑的程度。然而，在本發明具有凹入柵 極的特定實施例中，例如圖2B所示的，若在覆蓋層34，和柵接觸部 32之間設有絕緣區(如SiN層或間隙)，則可提供高等級的p型摻 雜物以使所述覆蓋層34，可作為導電層設置。
此外，在本發明的某些實施例中，所述摻雜區40可用p型摻雜 物摻雜，以在所述摻雜區和所述覆蓋層34之間產生p-n結，並且所 述柵接觸部32直接在所述摻雜區40上產生，以產生結型HEMT
(JHEMT)。在這種情況下，所述摻雜區40不會延續而進入歐姆接 觸部30，所述歐姆4妻觸部30可由絕緣區域(如SiN層或間隙)與所 述摻雜區隔離。
在另 一些實施例中，所述摻雜區40是用深層摻雜物摻雜的區域。 在本發明沒有柵極凹入部的特定實施例中，所述摻雜區40延續而進 入覆蓋層34中約2.5A至約100A處。在本發明有柵極凹入部的特定 實施例中，所述摻雜區40延續而進入覆蓋層34，中約30A至約5000A 處。用深層摻雜物，所述摻雜區40可提供從約1016至約1(Fcm-s的 摻雜物濃度。所述深層摻雜物可為Fe、 C、 Cr、 Mn、 Ni、 Co或其它 稀土元素。深層摻雜物可用來將所述溝道區域與表面狀態隔開，並 將表面能級釘扎在可預測的和想要的等級上，以減少和/或最小化陷 阱效應並減少洩漏電流。摻雜等級應足夠高以減少沒有凹入4冊才及的 實施例中的洩漏電流並成為優勢"面"狀態，但不要高到導致顯著 陷阱效應的程度。
圖3A和3B說明了本發明 一些實施例的含有石墨的或非晶的BN 鈍化層的電子器件。如前面參照圖1A、 1B和/或2A、 2B所討論的， 可設置襯底10、溝道層20、阻擋層22、歐姆接觸部30和柵接觸部
32。如圖3A和3B所示，石墨的或非晶的BN鈍化層100、 IOO，設在 所述器件的暴露表面上。在本發明的特定實施例中，所述石墨的BN 鈍化層100、 100，是非單晶層。所述石墨的或非晶的BN鈍化層可作 為單層或多層設置，並可與其它材料(如SiN或SiOx)的層結合。 在本發明所述柵極不凹陷的所述BN鈍化層100，的特定實施例中， 所述BN鈍化層100，可具有約2A至約100A的厚度。因此，在圖3B 所示的實施例中，可提供MISHEMT。此外，如前所述，所述柵極可 凹入或穿過所述覆蓋層24,如例如圖1A和2B所示，並且所述BN 鈍化層100、 IOO，可延續而進入所述覆蓋層24中的凹入部，延續到 所述阻擋層22上或可終止於所述柵接觸部32。因此，在本發明的 一些實施例中，MISHEMT可設有凹入柵極。
用於形成石墨和/或非晶的BN的技術(如通過MOCVD)為本 領域技術人員所公知，因此文中不需進一步描述。例如，BN層可通 過在載體氣體中使TEB和NH3流動來產生。然而，所述石墨的/非晶 的BN鈍化層100的形成應在低於在其上形成所述鈍化層100的底層 結構的分解溫度的溫度下進行。因此，例如，對基於GaN的結構， 所述石墨和/或非晶的BN鈍化層IOO應在低於約IIOO攝氏度的溫度 下產生，且在一些實施例中低於約950°C。如前所述，在一些實施例 中，所述鈍化層100可隨後進行退火處理。
圖4A和4B說明本發明一些實施例的含有SiC鈍化層的電子器 件。如前面參照圖1A、 1B和/或2A、 2B所討論的，可設有襯底IO、 溝道層20、阻擋層22、歐姆衝妄觸部30和柵接觸部32。如圖4A和4B 所示，SiC鈍化層110、 IIO，設在所述器件的暴露的表面上。在本發 明的特定實施例中，所述SiC鈍化層llO、 IIO，是非單晶層。在本發 明的一些實施例中，所述SiC鈍化層llO、 110，是絕緣的或p型SiC。 若所述SiC鈍化層110，是p型SiC,則可在所述SiC鈍化層110、 110， 和所述歐姆接觸部32之間提供絕緣區域(如SiN層或間隙)。在本 發明的一些實施例中，所述SiC鈍化層llO、 110，是3CSiC，因為3C
SiC可用低溫工藝在同軸(0001 )六方晶格材料上形成。所述SiC鈍 化層110、 110，可設置成單層或多層並可與其它材料(如SiN或SiO" 的層結合。在本發明的特定實施例中，所述^IH及凹入而貫穿所述SiC 鈍化層110，所述SiC鈍化層110可具有約3A至約lum的厚度。在 本發明的特定實施例中，所述柵極不凹入而貫穿所述SiC鈍化層 110，，所述SiC鈍化層IIO，可具有約2A至約100A的厚度。因此， 在圖4B所示的實施例中，可提供MISHEMT。此外，如前所述，所 述柵極可凹入或穿過所述覆蓋層24,例如圖1A和2B所示，並且所 述SiC鈍化層110、 IIO，可延續而進入所述覆蓋層24的凹入部，延 續而進入所述凹入部中並延續到所述阻擋層22上，或可終止於所述 柵接觸部32。因此，在本發明的一些實施例中，MISHEMT可用凹 入柵極來實現。
用於形成SiC層的技術為本領域技術人員所公知，因此文中不 需進一步描述。然而，所述SiC鈍化層110的形成應在低於其上形 成所述鈍化層110底層結構的分解溫度的溫度下進行。因此，例如， 對基於GaN的結構，所述SiC鈍化層100應在低於約IIO(TC的溫度 下產生，並且在一些實施例中低於約950'C。用於在這樣的低溫下形 成SiC層的技術可包括用例如Sil^和(:3118作為Si和C源的CVD或 PECVD，或甚低溫濺鍍。此外，所迷SiC層可用雜質摻雜來控制所 述SiC層鈍化層110的性質。例如n型SiC可用N摻雜，p型SiC 可用A1和/或B來摻雜，而絕緣SiC可用V或Fe來摻雜。如前所述， 在一些實施例中，隨後可對所述鈍化層100進行退火處理。
儘管圖3A、 3B和4A、 4B說明了覆蓋層24上的鈍化層100、 100， 和110、 110，，但是也可設置其它覆蓋層(如覆蓋層34、傳統的單覆 蓋層或多覆蓋層)，或不設置覆蓋層。例如，所述鈍化層100、 100， 和110、 110，可與其外表面包含A1N層的覆蓋層結合使用，使所述棘 化層設在所述A1N層上。因此，石墨的或非晶的BN鈍化層100、 100， 或SiC鈍化層110、 110，的使用不應被視為限於圖3A、 3B和圖4A、
4B所示的特定結構，而是可在任何III族氮化物半導體器件或其它寬 帶隙半導體器件上使用。
雖然已參照柵極直接在阻擋層或覆蓋層之上的HEMT結構對本 發明的實施例作了描述，但是在本發明的一些實施例中，也可在所 述柵極和所述阻擋層或覆蓋層之間提供絕緣層。因此，在本發明的 一些實施例中，可提供絕緣柵極HEMT，例如，如Parikh等人的題 目為"絕緣柵極ALG層GAN HEMT ( INSULATING GATE ALGAN/GAN HEMT)"的2003/0020092號美國專利出版物中所描 述的，該文通過引用結合到本文中，如同在本文中充分闡明一樣。 在一些實施例中，所述絕緣層可為石墨和/或非晶的BN。
圖5A和5B說明了本發明的含有A1N覆蓋層54、 54，的另一些 實施例。圖5A還說明了阻擋層22上的A1N覆蓋層54，凹入柵極32 穿過所述A1N覆蓋層54。圖5B還說明了阻擋層22上的A1N覆蓋層 54，，柵極32在所述A1N覆蓋層54，上。所述覆蓋層54、 54，將所迷 器件的上(外)表面實際上移離所述溝道，這可減少所述表面的影 響。此外，所述A1N覆蓋層54、 54，可提供改善的化學穩定性並保護 底層，由於Al-N鍵比Ga-N鍵強，所述A1N覆蓋層54、 54，可能不 易受蝕刻和高溫下其它化學反應的影響。
所述A1N覆蓋層54、 54，可為在阻擋層22上形成的殼層，可外 延生長和/或通過澱積來形成。通常，所述A1N覆蓋層54、 54，可具 有約0.2nm至約500nm的厚度。在本發明的柵極凹入而貫穿所述A1N 覆蓋層54的特定實施例中，所述A1N覆蓋層54具有約IOA至約5000A 的厚度。在本發明的在所述A1N覆蓋層54上設有柵極的特定實施例 中，所述A1N覆蓋層54具有約2A至約50A的厚度。
所述A1N覆蓋層54、 54，可用傳統的外延生長法通過在所述覆 蓋層22的生長終止期間停止Ga源來設置。因此，例如，所述A1N 覆蓋層54、 54，可用MOCVD生長通過在生長終止之前或終止期間停 止Ga源來設置。
圖6說明了本發明的另一些實施例，其中保護層64設在阻擋層 22上。如圖6所示，歐姆接觸部設在所述保護層64上。柵接觸部32 也可設在所述保護層64上。在本發明的某些實施例中，所述歐姆接 觸部30直接設在所述保護層64上並且所述柵接觸部32也可直接設 在所述保護層64上。
所述保護層64可為在所述歐姆接觸部30和所述柵接觸部32形 成前澱積的SiN層。作為可選方案，所述保護層64也可為BN層或 MgN層。MgN可能尤其適於與p型器件一起使用，因為可在歐姆接 觸材料一經退火後就進行補充摻雜。所述保護層64可為單層結構， 如單層的SiN、 MgN或BN層，或在一些實施例中，保護層64可i殳 為多層，如SiN層和AlN層。
所述保護層64可具有約10-的厚度，在一些實施例中， 可具有約一個單層的厚度。因為所述保護層64 4艮薄，所以不需要將 所述歐姆接觸部凹入而貫穿所述保護層64。與沒有這種保護層的器 件相比，可通過更好的表面狀態控制和更低的柵洩漏電流提高可靠 性。
保護層64可與阻擋層的形成一樣臨場形成。因為所述保護層64 非常薄，所以除了提供Si源、B源或Mg源之外，基本上沒有附加 的製作成本，並且只需要很短的附加生長時間就可澱積該薄的保護 層64。此外，因為所述保護層64很薄，所以不許要附加的步驟來形 成柵極和/或歐姆接觸部的凹入部。
儘管本文已參照特定的HEMT結構對本發明實施例作了描述， 但是本發明不應^f皮解釋成限於這些結構。例如，附加的層可包含在 HEMT器件中而仍然從本發明的教導中獲益。這些附加的層可包括 GaN覆蓋層，如例如Yu等人的題目為"在III族氮化物中通過壓電 效應進行的肖特基阻擋i殳計"(Schottky barrier engineering in III-V nitrides via the piezoelectric effect, Applied Physics Letters, Vol.73, No.13, 1998)或2001年12月提交並於2002年6月6日^>開的題
目為"在基於氮化鎵的覆蓋部分上具有柵接觸部的氮化鎵鋁/氮化鎵
高電子遷移率電晶體及其製作方法"(ALUMINUM GALLIUM NITRIDE/GALLIUM NITRIDE HIGH ELECTRON MOBILITY TRANSISTORS HAVING A GATE CONTACT ON A GALLIUM NITRIDE BASED CAP SEGMENT AND METHOD OF FABRICATING SAME)的2002/0066908A1號美國專利出版物中所 描述的，該文通過引用而結合到本文中，如同在本文中充分闡述一 樣。在一些實施例中，為產生MISHEMT和/或鈍化表面，可澱積絕 緣層(如SiN、 ONO結構或相對高質量的A1N)。所述附加的層還 可包括結構緩變的的轉換層。
此外，所述阻擋層22還可採用多層結構的形式，如前述的 2002/0167023A1號美國專利出版物中所述。因此，本發明的實施例 不應視為限於所述單層結構的阻擋層，而是可包括例如含有GaN、 AlGaN和/或A1N層的組合的阻擋層。例如，GaN、 AIN結構可用於 減少或防止合金散射。因此，本發明的實施例可包括基於氮化物的 阻擋層，所述基於氮化物的阻擋層可包括基於AlGaN的阻擋層、基 於A1N的阻擋層以及它們的組合。
以上參照凹入而貫穿各種覆蓋層的歐姆接觸部30對本發明的實 施例進行了描述，但是在本發明的某些實施例中，所述歐姆接觸部30 設在所述覆蓋層上或只部分凹入到所述覆蓋層中。因此，本發明的 實施例不應視為限於具有凹入而貫穿所述覆蓋層的歐姆接觸部的結 構。
在附圖和說明書中公開了本發明的典型實施例，並且，雖然有 特定的用詞，但它們只是以一般的描述意義使用，而不是為了限制 目的。
權利要求
1.一種III族氮化物高電子遷移率電晶體，包括基於III族氮化物的溝道層；所述溝道層上的基於III族氮化物的阻擋層；以及所述阻擋層上的基於不均勻成分AlGaN的覆蓋層，且所述覆蓋層在與遠離阻擋層的覆蓋層表面臨近處具有比基於AlGaN的覆蓋層內的區域中高的Al濃度。
2. 如權利要求1所述的電晶體，還包括凹入所述基於AlGaN 的覆蓋層的柵接觸部，其中，較高的Al濃度延續而進入所述覆蓋層約 30A至約IOOOA處。
3. 如權利要求1所述的電晶體，還包括在所述基於AlGaN的 覆蓋層上且不凹入所述基於AlGaN的覆蓋層的柵接觸部，其中，較高 Al濃度延續而進入所述覆蓋層約2.5A至約100A處。
4. 如權利要求1所述的電晶體，其中所述基於AlGaN的覆蓋 層包含與遠離所述阻擋層的覆蓋層表面臨近的AlxGa^N第一區域，其 中x<l,以及在所述基於AlGaN的覆蓋層內的AlyGa^N第二區域， 其中y<l、 y<x。
5. 如權利要求4所述的電晶體，其中x從約0.3至約l，而y 從約0.2至約0.9。
6. 如權利要求4所述的電晶體，其中所述基於AlGaN的覆蓋 層還包含在所述阻擋層和所述基於AlGaN的覆蓋層之間的界面處的 AlzGa^N第三區域，其中z〈l且訂。
7. 如權利要求6所述的電晶體，其中z>y。
8. 如權利要求7所述的電晶體，其中z>x。
9. 如權利要求6所述的電晶體，其中z《x。
10. 如權利要求1所述的電晶體，其中所述溝道層包含GaN層， 所述阻擋層包含AlGaN層，而所述覆蓋層包含AlGaN層。
11. 一種ra族氮化物高電子遷移率電晶體，包括 基於m族氮化物的溝道層； 所述溝道層上的基於m族氮化物的阻擋層；以及 所述阻擋層上的基於m族氮化物的覆蓋層，且所述覆蓋層具有與遠離所述阻擋層的覆蓋層表面臨近的摻雜區。
12. 如權利要求ll所述的電晶體，其中所述摻雜區包含用n型 摻雜物摻雜的區域。
13. 如權利要求12所述的電晶體，其中所述n型摻雜物包舍Si、 Ge和/或O。
14. 如權利要求12所述的電晶體，還包括在所迷覆蓋層上且不 凹入所述覆蓋層的柵接觸部，其中，所述摻雜區延續而進入所述覆蓋 層約2.5A至約50A處。
15. 如權利要求12所述的電晶體，還包括凹入所述覆蓋層的柵 接觸部，其中，所述摻雜區延續而進入所述覆蓋層約20A至約5000A 處。
16. 如權利要求12所述的電晶體，其中所述摻雜區提供從約 1018至約10"cm-3的摻雜物濃度。
17. 如權利要求12所述的電晶體，其中所述摻雜區包含一個或 多個在或接近所述覆蓋層表面的A摻雜區。
18. 如權利要求17所述的電晶體，其中所述一個或多個A摻雜 區具有從約IO"至約10"cm々的摻雜物濃度。
19. 如權利要求12所述的電晶體，其中所塑n型摻雜物包含O 且所述摻雜區延續而進入所M蓋層約20A處。
20.如權利要求11所述的電晶體，其中所述摻雜區包含用p型 摻雜物摻雜的區域。
21.如權利要求20所述的電晶體，還包括在所述覆蓋層上且不 凹入所述覆蓋層的柵接觸部，其中，所述摻雜區延續而進入所述覆蓋 層約2.5A至約50A處。
22. 如權利要求20所述的電晶體，還包括凹入所述覆蓋層的柵接 觸部，其中，所述摻雜區延續而進入所述覆蓋層約30人至約5000A處。
23. 如權利要求20所迷的電晶體，其中所述p型摻雜物提供從 約1016至約10"cn^的摻雜物濃度。
24. 如權利要求20所述的電晶體，其中所述p型摻雜物包含 Mg、 Be、 Zn、 Ca和/或C。
25. 如權利要求20所述的電晶體，其中所述摻雜區包含一個或 多個在或接近所述覆蓋層表面的A摻雜區。
26. 如權利要求25所述的電晶體，其中所述A摻雜區具有從約 IO"至約10"cn^的摻雜物濃度。
27. 如權利要求20所述的電晶體，還包括 在所述覆蓋層中的凹入部；在所述凹入部中且不直接接觸所述覆蓋層的柵接觸部；並且 其中，p型摻雜物濃度在所述覆蓋層中形成導電區域。
28. 如權利要求20所述的電晶體，還包括在所述凹入部的側壁 上的絕緣層，其中，所述柵接觸部在所述凹入部中的絕緣層上。
29. 如權利要求20所述的電晶體，其中所述摻雜區與所述覆蓋 層形成p-n結，且所述柵接觸部直接在所述摻雜區上。
30. 如權利要求11所述的電晶體，其中所述摻雜區包含用深層 摻雜物進行摻雜的區域。
31. 如權利要求30所述的電晶體，還包括在所述覆蓋層上且不 凹入所述覆蓋層的柵接觸部，其中，所述摻雜區延續而進入所述覆蓋 層約2.5A至約IOOA處。
32. 如權利要求30所述的電晶體，還包括凹入所迷覆蓋層的柵 #觸部，其中，所述摻雜區延續而進入所述覆蓋層約30A至約5000A 處。
33. 如權利要求30所述的電晶體，其中所述深層摻雜物提供從 約1016至約1022cm-3的摻雜物濃度。
34. 如權利要求30所述的電晶體，其中所述深層摻雜物包含Fe、 C、 V、 Cr、 Mn、 Ni、 Co和/或其他稀土元素。
35. 如權利要求ll所述的電晶體，其中所述摻雜區包含第一摻 雜區，且所述覆蓋層還包含在所述阻擋層和第一摻雜區之間的第二摻 雜區，笫二摻雜區的摻雜物濃度低於第一摻雜區的摻雜物濃度。
36. 如權利要求35所述的電晶體，其中第二摻雜區包含不在第 一摻雜區中的覆蓋層的剩餘部分。
37. 如權利要求ll所述的電晶體，其中所述覆蓋層用n型摻雜 物、p型摻雜物和深層摻雜物中的至少兩種進行摻雜。
38. 如權利要求11所述的電晶體，其中所迷溝道層包含GaN 層，所述阻擋層包含AlGaN層，而所述覆蓋層包含GaN或AlGaN層。
39. —種製作m族氮化物高電子遷移率電晶體的方法，包括 形成基於III族氮化物的溝道層； 在所述溝道層上形成基於III族氮化物的阻擋層；以及 在所述阻擋層上形成基於不均勻成分AlGaN的覆蓋層，且所述覆蓋層在遠離阻擋層的覆蓋層表面處具有比基於AlGaN的覆蓋層內的區 域中高的Al濃度。
40. 如權利要求39所述的方法，其中，形成基於不均勻成分AlGaN 的覆蓋層的步驟包含形成臨近所述覆蓋層表面的AlxGa^N第一區域，其中x《1,以及形成在所述基於AlGaN的覆蓋層內的AlyGa^N第二區域，其中 y<l且y〈x。
41. 一種製作III族氮化物高電子遷移率電晶體的方法，包括 形成基於m族氮化物的溝道層； 在所述溝道層上形成基於III族氮化物的阻擋層；以及在所述阻擋層上形成基於m族氮化物的覆蓋層，且所述覆蓋層具 有與遠離所述阻擋層的覆蓋層表面臨近的摻雜區。
42. 如權利要求41所述的方法，其中所述摻雜區用n型摻雜物、 p型摻雜物和/或深層摻雜物進行摻雜。
43. —種將寬帶隙半導體器件表面鈍化的方法，包括在所述寬 帶隙半導體器件的寬帶隙半導體材料的區域的至少 一部分表面上形成 石墨和/或非晶BN層。
44. 如權利要求43所述的方法，其中所述寬帶隙半導體器件包 括III族氮化物半導體器件。
45. 如權利要求43所述的方法，其中所述寬帶隙半導體器件包 括基於GaN的半導體器件。
46. 如權利要求43所述的方法，其中所述寬帶隙半導體器件包 括m族氮化物高電子遷移率電晶體。
47. 如權利要求43所述的方法，其中石墨和/或非晶BN層的形溫度下進行。
48. 如權利要求43所述的方法，其中石墨和/或非晶BN層的形 成在低於約1100。C的溫度下進行。
49. 如權利要求43所述的方法，其中石墨和/或非晶BN層的形 成在低於約1000。C的溫度下進行。
50. 如權利要求43所述的方法，其中石墨和/或非晶BN層的形 成在低於約900。C的溫度下進行。
51. 如權利要求43所述的方法，其中所述BN層被形成為非單曰曰
52. 如權利要求43所述的方法，其中所述石墨和/或非晶BN層 形成為約3A至約lnm的厚度。
53. 如權利要求43所述的方法，其中形成石墨和/或非晶BN層 的步驟包含用載氣使TEB和NH3流動。
54. —種用於寬帶隙半導體器件的鈍化結構，包括在所述寬帶 隙半導體器件的寬帶隙半導體材料的區域的至少一部分表面上的石墨 和/或非晶BN層。
55. 如權利要求54所述的鈍化結構，其中所述寬帶隙半導體器 件包括III族氮化物半導體器件。
56. —種鈍化III族氮化物半導體器件表面的方法，包括在所述 III族氮化物半導體器件的III族氮化物半導體材料的區域的至少一部 分表面上形成SiC層。
57. 如權利要求56所述的方法，其中所述m族氮化物半導體 器件包括基於GaN的半導體器件。
58. 如;f又利要求56所述的方法，其中所述III族氮化物半導體 器件包括III族氮化物高電子遷移率電晶體。
59. 如權利要求56所述的方法，其中SiC層的形成在低於所述 III族氮化物半導體器件中的III族氮化物半導體材料的分解溫度的溫 度下進行。
60. 如權利要求56所述的方法，其中SiC層的形成在低於約1100 'C的溫度下進行。
61. 如權利要求56所述的方法，其中SiC層的形成在低於約1000 'C的溫度下進行。
62. 如權利要求56所述的方法，其中SiC層的形成在低於約900 'C的溫度下進行。
63. 如權利要求56所述的方法，其中所述SiC層形成為非單晶。
64. 如權利要求56所述的方法，其中形成SiC層的步驟包含形 成3C SiC層。
65. 如權利要求56所述的方法，其中所述SiC層形成為約3
至約lpm的厚度。
66. 如權利要求56所述的方法，其中所述SiC層是p型SiC。
67. 如權利要求56所述的方法，其中所述SiC層是絕緣SiC。
68. —種用於in族氮化物半導體器件的鈍化結構，包括在所迷 III族氮化物半導體器件的III族氮化物半導體材料的區域的至少一部 分表面上的SiC層。
69. 如權利要求68所述的鈍化結構，其中所述III族氮化物半 導體器件包括基於GaN的半導體器件。
70. 如權利要求68所述的鈍化結構，其中所述SiC層是p型SiC。
71. 如權利要求68所述的鈍化結構，其中所述SiC層是絕緣SiC。
72. —種製作用於III族氮化物半導體器件的鈍化結構的方法，包括直接在所述III族氮化物半導體器件的III族氮化物半導體材料的 區域的至少一部分表面上形成鈍化層；以及 將所述鈍化層在含氧環境中退火。
73. 如權利要求72所述的方法，其中所述鈍化層包含SiN和/ 或MgN。
74. 如權利要求72所述的方法，其中所述鈍化層包含BN和/ 或SiC。
75. 如權利要求72所述的方法，其中所述鈍化層包含SiCb、 MgO、 A1203、 Sc203和/或A1N。
76. 如權利要求72所述的方法，其中所述退火在從約IO(TC至 約1100'C的溫度下進行，且進行約IO秒至約1小時。
77. 如權利要求72所述的方法，其中所述含氧環境包含02、 03、 C02、 CO、 N20、 D20和/或NO。
78. 如權利要求72所述的方法，其中所述退火在一溫度下進行 並且進行一段時間，以具有不足以將所述鈍化層下面的結構氧化但足 以從所迷鈍化層去除至少 一些氫的效果。
79. 如權利要求72所述的方法，其中所述III族氮化物半導體 材料包括基於GaN的材料。
80. —種製作m族氮化物半導體器件的鈍化結構的方法直接在所迷m族氮化物半導體器件的m族氮化物半導體材料的區域的至少一部分表面上形成鈍化層；以及 將所述鈍化層在D2和/或D20中退火。
81. 如權利要求80所述的方法，其中所述鈍化層包含SiN和/ 或MgN。
82. 如權利要求80所述的方法，其中所述鈍化層包含BN和/ 或SiC。
83. 如權利要求80所述的方法，其中所述鈍化層包含Si02、 MgO、 A1203、 Sc203和/或AIN。
84. 如權利要求80所述的方法，其中所述退火在一溫度下進行 並且進行一段時間，以具有不足以將所述鈍化層下面的結構氧化但足 以從所述鈍化層去除至少一些氬或在所述鈍化層中用氖代替至少一些 氫的效果。
85. 如權利要求80所述的方法，其中所述III族氮化物半導體 材料包括基於GaN的材料。
86. —種in族氮化物高電子遷移率電晶體，包括 基於III族氮化物的溝道層；在所述溝道層上的基於III族氮化物的阻擋層；以及 在所述阻擋層上的A1N覆蓋層。
87. 如權利要求86所述的電晶體，還包括凹入所述A1N覆蓋 層的柵接觸部，其中，所述A1N覆蓋層具有從約10A至約5000A的厚度。
88. 如權利要求86所述的電晶體，還包括在所述A1N覆蓋層 上且不凹入所述A1N覆蓋層的柵接觸部，其中，所述A1N覆蓋層具有 從約2A至約50A的厚度。
89. 如權利要求86所述的電晶體，其中所述溝道層包含GaN 層而所述阻擋層包含AlGaN層。
90. 如權利要求86所述的電晶體，還包括至少一個設在所述 A1N覆蓋層和所述阻擋層之間的ni族氮化物層。
91. 如權利要求86所述的電晶體，其中所述A1N覆蓋層為非 單晶。
92. 如權利要求86所述的電晶體，其中A1N覆蓋層的晶體結構 與其上形成所述A1N覆蓋層的那層晶體結構不密合。
93. —種製作III族氮化物高電子遷移率電晶體的方法，包括 形成基於III族氮化物的溝道層；在所述溝道層上形成基於m族氮化物的阻擋層；以及在所述阻擋層上形成A1N覆蓋層。
94. 一種m族氮化物高電子遷移率電晶體，包括 基於III族氮化物的溝道層； 在所述溝道層上的基於III族氮化物的阻擋層； 在所述阻擋層上的保護層； 在所述阻擋層上的柵接觸部；以及 在所述保護層上的歐姆衝妄觸部。
95. 如權利要求94所述的電晶體，其中所述保護層包含SiN。
96. 如權利要求94所述的電晶體，其中所述保護層包含BN。
97. 如權利要求94所述的電晶體，其中所述保護層包含 MgN。
98. 如權利要求94所述的電晶體，其中所述保護層包含Si02、 MgO、 A1203、 Sc203和/或A1N。
99. 如權利要求94所述的電晶體，其中所述保護層具有約一個 單層的厚度。
100. 如權利要求94所述的電晶體，其中所述保護層包含多個層。
101. 如權利要求IOO所述的電晶體，其中所述多個層包含SiN 層和A1N層。
102. 如權利要求94所述的電晶體，其中所述保護層具有從約 1A至約IOA的厚度。
103. 如權利要求94所述的電晶體，其中所述柵接觸部在所述 保護層上。
104. 如權利要求94所述的電晶體，其中所述歐姆接觸部直接 在所述保護層上。
105. —種製作m族氮化物高電子遷移率電晶體的方法，包括形成基於m族氮化物的溝道層；在所述溝道層上形成基於III族氮化物的阻擋層； 在所述阻擋層上形成保護層； 在所述阻擋層上形成柵接觸部；以及 在所述保護層上形成歐姆接觸部。
106. 如權利要求105所述的方法，其中所述保護層的形成與所 述阻擋層的形成臨場地進行。
107. 如權利要求105所述的方法，其中形成所述保護層包括形 成包舍SiN、 BN和/或MgN的層。
108. 如權利要求105所述的方法，其中所述保護層形成為約一 個單層的厚度。
109. 如權利要求105所述的方法，其中形成所述保護層包括形 成多個層。
110. 如權利要求109所述的方法，其中形成多個層包括形成 SiN層和形成AlN層。
111. 如權利要求105所述的方法，其中所述保護層形成為從約 1A至約IOA的厚度。
全文摘要
本發明提供了提供包含基於不均勻鋁濃度AlGaN的覆蓋層的高電子遷移率電晶體，所述覆蓋層在與遠離其上設有該覆蓋層的阻擋層的覆蓋層表面臨近處具有較高的鋁濃度。還提供了包含覆蓋層的高電子遷移率電晶體，所述覆蓋層具有與遠離其上設該覆蓋層的阻擋層的覆蓋層表面臨近的摻雜區。還提供了用於寬帶隙半導體器件的石墨BN鈍化結構。設有用於III族氮化物半導體器件的SiC鈍化結構。還對鈍化結構進行氧退火。還設有無凹入部的歐姆接觸部。
文檔編號H01L21/335GK101107713SQ200580047083
公開日2008年1月16日 申請日期2005年8月31日 優先權日2004年11月23日
發明者A·W·薩克斯勒, R·P·史密斯, S·謝潑德 申請人:克裡公司