使用對方存儲器的二個處理器間非同步串行通信收發裝置的製作方法

2023-07-30 08:54:06

專利名稱：使用對方存儲器的二個處理器間非同步串行通信收發裝置的製作方法
技術領域：
本發明是關於在通信系統中在用使用對方存儲器的二個處理器非同步串行通信方法來傳送數據時所使用的裝置的發明，特別是關於在使用對方的存儲器對利用等待方式的裝置的發明。
過去，在處理器之間傳遞數據時，使用串行通信或者並行通信。但是，雖然在串行通信時有用不多的線就可以把數據傳遞到遠距離的優點，但因傳遞速度的制約而存在其使用受限制的缺點。另一方面，在並行通信時雖然其傳遞速度比串行通信快、使用也方便，但卻又存在需要多條傳輸電纜線以及要傳送到遠距離處時需要眾多的驅動器的缺點。
另外，在使用對方存儲器的二個處理器之間非同步串行發送/接收裝置中，有利用中斷信號的方法。發明要解決的課題然而，上述使用中斷的方式在同對方頻繁地進行數據傳遞時，因中斷而需要額外的處理功能，故存在性能降低的問題點。
另外，作為使用非同步串行通信的技術，雖然美國專利第5388091號曾有過提案，但其主要是用在檢查電子控制裝置特性的試驗裝置上，並沒有提出過使用對方存儲器的技術。
本發明就是為解決上述的傳統問題所做的其目的是提供一種可以象並行通信那樣地寫入或讀取對方處理所期望的地址的數據，而且是象串行通信那樣需要較少的傳輸線和較少的驅動器，就能傳遞數據到較遠的距離去的使用對方存儲儲器的二個處理器間非同步串行通信發送/接收裝置。為達到上述目的，本發明採取以下技術方案本發明的使用對方存儲器的二個處理器之間非同步串行通信收發裝置，由以下各部構成處理器A，其有選擇地產生同處理器B進行數據發送/接收所需要片迭信號、讀信號、寫信號、地址信號，數據信號和中央處理器時鐘信號，並接收輸入復位信號、等待信號和錯誤信號；方式寄存器、地址寄存器10、發送數據寄存器、這些寄存器分別接收輸入處理器A的片選信號、讀信號和寫信號；並行/串行寄存器，該寄存器接收輸入方式寄存器，地址寄存器、發送數據寄存器各自的輸出和由外部提供的時鐘，並輸出給為把數據傳送給處理器B所使用的總線驅動器；總線驅動器；奇偶發生器，該發生器同時接收輸入並行/串行寄存器接收輸入的數據，產生奇偶並將之輸出給並行/串行寄存器；等待寄存器，該寄存器有選擇地接收輸入上述被輸入的數據值並提供復位信號給時間延遲及處理器A，並把其值輸出到第1計數器；第1計數器；總線接收器，該裝置用於把處理器B的數據傳遞給處理器A；
奇偶校驗寄存器，該寄存器接收輸入總線接收器的數據並將之輸出給接收輸入了來自錯誤方式檢測器信號的第2邏輯門；串行/並行寄存器，該寄存器在有選擇地把信號輸出給等待寄存器的同時，還輸出信號給奇偶校驗寄存器。
錯誤方式檢測器，該檢測器接收輸入上述總線接收器的輸出信號和時鐘並將之輸出給第2邏輯門；第2邏輯門，該邏輯陣列根據接收輸入的來自奇偶校驗寄存器、錯誤方式檢測器的值產生錯誤信號，並將之輸出給處理器A；第2計數器，該計數器接收輸入方式寄存器、等待寄存器的輸出和中央處理器時鐘信號，並將之輸出給第1邏輯門；第1邏輯門，該邏輯陣列分別以第1計數器、第2計數器的輸出作為輸入，並把等待信號輸出給處理器A。
發明的效果如下如前所述，本發明是利用雙口動態隨機存儲器的非同步串行通信方式，不僅具有由不多的幾條傳輸線的構成及與此相應所需驅動器減少所帶來的經濟效益，而且還具有物理上使用的方便性。此外，還可以提供可象使用自己的存儲器一樣地使用對方雙口動態隨機存儲器的並行通信方法的邏輯上的方便性。
還有，為了解決使用中斷信號時所存在的問題，在使用等待信號頻率地同對方進行數據傳遞時，還有不需要因中斷而要求的額外的處理功能的優點。
以下參照附圖，對本發明的實施例做詳細說明

圖1是作為本發明的使用對方存儲器的二個處理器之間非同步串行通信發送/接收裝置的方框構成圖。圖2是使用對方存儲器的二個處理器之間非同步串行通信發送/接收裝置的方式設定地址構造圖。圖3是圖1中處理器B與本發明裝置之間的數據格式構造圖。
(A)是寫入(WRITE)時TXD數據格式的構造圖。
(B)是讀出(READ)時TXD數據格式的構造圖。
(C)是方式(MODE)利用時TXD數據格式的構造圖。
(D)是正常狀態時RXD數據格式的構造圖。
(E)是TXD奇偶錯誤時RXD數據格式的構造圖。圖4是在圖1中處理器A把數據寫入處理器B時，處理器A和本發明裝置之間構成的信號的時序圖。圖5是在圖1中處理器A讀取處理器B的數據時，處理器A和處理器B之間構成的信號的時序圖。
下面，根據附圖詳細說明本發明。
圖1是本發明之使用對方存儲器的二個處理器之間非同步串行通信發送/接收裝置的方框構成圖，其由以下各部構成方式寄存器1，地址寄存器2，發送數據寄存器3，等待寄存器4，第1邏輯門5，第1計數器6，第2計數器7，奇偶發生器8，第2邏輯門9，並行/串行寄存器10，串行/並行寄存器11，奇偶校驗寄存器12，錯誤方式檢測器13，以及總線驅動器14和總線接收器15。
亦即是包括以下各部分的構成即包括有選擇地產生為同處理器B進行數據發送/接收所需的片選信號/CS、讀信號/RD、寫信號/WR、地址信號ADDRESS、數據信號DATA、中央處理器時鐘CPUCLK信號、以及輸入接收復位信號/RESET、等待信號/WAIT，錯誤信號ERR的處理器A；各自有選擇地輸入接收上述處理器A的片選信號/CS、讀信號/RD、寫信號/WD的方式寄存器1；地址寄存器2；發送數據寄存器3；輸入接收上述方式寄存器1、地址寄存器2、發送數據寄存器3各自的輸出和由外部提供的時鐘CLK，並將之輸出給為把數據傳遞給處理器B所使用的總線驅動器的並行/串行寄存器10；總線驅動器14；同時輸入接收上述並行/串行寄存器10所輸入接收的數據，產生奇偶並將之輸出給並行/串行寄存器10的奇偶發生器8；有選擇地輸入接收上述被輸入的數據值，向時間延遲以及處理器A提供復位信號/RESET，並把其值輸出給第1計數器6的等待寄存器4；第1計數器6；為把處理器B的數據傳遞給處理器A所使用的總線接收器15；輸入接收總線接收器15的數據，並將之輸出給接收輸入來自錯誤方式檢測器13的信號的第2邏輯門的奇偶校驗寄存器12；在有選擇地把信號輸出給等待寄存器4的同時還輸出給奇偶校驗寄存器12的串行/並行寄存器11；接收輸入上述總線接收器15的輸出信號和時鐘CLK並輸出給第2邏輯門9的錯誤方式檢測器13，以及根據從奇偶校檢寄存器12，錯誤方式檢測器13輸入接收的值產生錯誤信號/ERR並將之輸出給處理器A的第2邏輯門9；輸入接收上述方式寄存器1及等待寄存器4的輸出和中央處理器時鐘CPUCLK信號並輸出給第1邏輯門5的第2計數器7；分別以上述第1計數器6、第2計數器7的輸出作為輸入並把等待信號/WAIT輸出給處理器A的第1邏輯門5。
圖2是使用對方存儲器的二個處理器之間非同步串行通信發送/接收裝置的方式設定地址構造圖，是一個由被輸入到圖1的方式寄存器1的地址和讀出時的信號/RD以及寫入時的信號/WR所確定的方式地址。
亦即，是由發送/WR＝0以及接收/RD＝0的數據區21和等待寄存器區22以及由方式0區23-0到方式n區23-n的區域構成的方式地址區段。
圖3所示是圖1的處理器B和本發明裝置間的數據格式的構造圖，A是寫入WRITE時總線驅動器信號TXD數據格式的構造圖，B是讀出READ時總線驅動器信號TXD數據格式構造圖，C是方式MODE利用時總線驅動器信號TXD數據格式構造圖，D是正常狀態時總線驅動器信號TXD奇偶錯誤時總線接收器RXD數據格式構造圖。
亦即，在上述各情況中，當第一開始位輸入後，象A那樣地寫入WRITE時總線驅動器信號TXD數據格式順序出現方式、地址、數據和奇偶位，象B那樣讀取READ時總線驅動器信號TXD數據格式順序出現方式、地址和奇偶位，象C好樣方式MODE利用時總線驅動器信號TXD數據格式順序為方式和奇偶位，象D那樣正常狀態時總線接收器信號RXD數據格式順序為數據、奇偶位，而象E那樣總線驅動器信號TXD奇偶錯誤時總線接收器信號RXD數據格式則呈現出錯誤方式。
圖4是圖1的處理器A把數據寫入處理器B時，處理器和本發明裝置之間構成的一些信號的時序圖，圖中給出由於中央處理器時鐘CPUCLK信號的變化而引起的片選信號/CS，寫信號/WR，地址信號ADDRESS，數據信號DATA，等待信號/WAIT的電平變化。這裡，用ADDRESS和DATA的時序圖中央下端部的矩形似表現的部分分別表示有用二地址區和有用的數據區。
圖5是圖1的處理器A讀取處理器B的數據時，處理器A和處理器B之間構成的一些信號的時序圖，圖中所示是由CLK的變化引起的/CS，/RD，ADDRESS，DATA，RXD，/WAIT的電平變化。
在想從圖1的處理器A把數據寫入到處理器B時，首先在處理器A上，如圖4的時序圖那樣，/CS，/WR為「低」狀態，當地址位於圖2的發送/接收數據區域21中時，方式寄存器1被輸入WRITE方式值，同時，位於地址線上的值被輸入給地址寄存器2，位於數據線上的值被輸入給發送數據寄存器3。假定處理器A的CPU速度比本發明裝置的訪問存取時間快時，則把應該等待的CPUCLK數置於圖2的等待寄存器區22，即輸入給圖1的等待寄存器4。該等待寄存器4的復位值為該寄存器的最大值。
若只延遲該等待寄存器4的值並輸入給地址寄存器2，發送數據寄存器3，則通過並行/串行寄存器10象圖3的WRITE時TXDA的格式那樣以方式寄存器1，地址寄存器2，數據寄存器3的順序，寄存器的並行值變為串行值TXD被輸出出去。此時，進入並行/串行寄存器10的輸入數據被同時輸入到奇偶發生器8，產生奇偶並被輸入到並行/串行寄存器10的奇偶輸入端。
為了驅動該並行/串行寄存器10輸出出來的數據到達較遠距離，使用總線驅動器14傳送之。
另一方面，當處理器A想讀取處理器B的數據時，首先在處理器A一側象圖5的時序圖那樣，/CS，/RD成為「低」狀態，在地址位於圖2的發送/接收數據區域中時，READ值被輸入到方式寄存器1，同時位於地址線上的值被輸入到地址寄存器2，位於數據線上的值被輸入到發送數據寄存器3。
此時，不管等待寄存器4的值如何，等待信號一旦為「低」，圖5的RXD信號便通過總線接收器15被輸出出來，在該RXD是圖3的正常狀態時，即帶有RXDD的格式時，開始位被輸入到圖1的第2計數器7，上述RXD被輸入到串行/並行寄存器11，當並行數據全部消失時，把/WAIT信號由「低」變成「高」。
此時，置載於數據線上的值便被處理器A讀去了。
如果在串行/並行寄存器11輸出的並行數據徑由奇偶校驗寄存器12檢查奇偶的時候發生奇偶錯誤，則通過第2邏輯門把/ERR信號變成「低」。
而且，在從總線接收器15輸出出的RXD帶有錯誤方式時，用錯誤檢測器13檢查錯誤，並通過第2邏輯門把/ERR信號變成「低」。
在上棕READ成WRITE以外使用其他方式時，即圖3的方式MODE利用時，輸送TXDC格式。這是一個類似於上述WRITE方式，且地址區在圖2的方式區域內的期望的方式。
權利要求
1.使用對方存儲器的二個處理器之間非同步收發裝置，其特性在於包括為同處理器B進行數據發送/接收，而有選擇地產生片選信號(/CS)、讀取信號(/RD)、寫信號(/WR)、地址信號、數據信號、中央處理器時鐘信號，同時接收輸入復位信號(/RESET)、等待信號(/WAIT)、錯誤信號(ERR)的處理器A；分別有選擇地接收輸入上述處理器A的片選信號(/CS)、讀信號(/RD)和寫信號(/WR)的方式寄存器(1)、地址寄存器(2)和發送數據寄存器(3)；接收輸入由上述方式寄存器(1)、地址寄存器(2)、發送數據寄存器(3)各自發出的輸出和由外部提供的時鐘，並輸出給總線驅動器(14)以把數據傳送到處理器B的並行/串行寄存器；總線驅動器(14)；同時接收輸入上述並行/串行寄存器所接收輸入的數據，產生奇偶並把該奇偶輸出給並行/串行寄存器(10)的奇偶發生器(8)；有選擇地接收輸入上述被輸入的數據值並把復位信號(/RESET)提供給時間延遲以及處理器A，再把該值輸出給第1計數器(6)的等待寄存器(4)；第1計數器(6)；把處理器B的數據傳送給處理器A所使用的總線接收器(15)；接收輸入總線接收器的數據並將之輸出給接收輸入來自錯誤方式檢測器(13)的信號的第2邏輯門的奇偶校驗寄存器(12)；在有選擇地把信號輸出給等待寄存器(4)的同時還輸出給奇偶校驗寄存器(12)的串行/並行寄存器(11)；接收輸入上述總線接收器(15)的輸出信號和時鐘(CLK)並將之輸出給第2邏輯門(9)的錯誤方式檢測器(13)；根據由奇偶檢驗寄存器(12)、錯誤方式寄存器接收輸入的值產生錯誤信號(/ERR)並將之輸出給處理器A的第2邏輯門(9)；接收輸入上述方式寄存器(1)、等待寄存器(4)的輸出和中央處理器時鐘(CPUCLK)信號將之輸出給第1邏輯門(5)的第2計數器(7)；分別把上述第1計數器6、第2計數器(7)的輸出作為輸入，並把等待信號(/WAIT)輸出給處理器A的第1邏輯門(5)。
2.根據權利要求1所述的使用對方存儲器的二個處理器之間非同步收發裝置，其特徵在於在要從上述處理器A把數據寫入處理器B時，處理器A一側，片選信號、寫信號被設為「低」狀態，在地址(ADDRESS)位於發送/接收數據區中時，寫方式值被輸入給方式寄存器(1)的同時，通過位於地址線的值被輸入給地址寄存器(2)，及位於數據線的值被輸入到發送數據寄存器(3)，可以在處理器A的CPU速度比存取時間更快時判斷應該等待，並把中央處理器時鐘(CPUCLK)的數置於等待寄存器區並輸入到等待寄存器(4)，等待寄存器(4)的復位值若達到最大值，則只延遲上述等待寄存器(4)的值，並輸入到地址寄存器(2)、發送數據寄存器(3)，而後，由並行/串行寄存器(10)按方式寄存器(1)、地址寄存器(2)和數據寄存器(3)的順序，使寄存器的並行值變成為串行值總線驅動器的信號(TXD)，並輸出出去。
3.根據權利要求2所述的使用對方存儲器的二個處理器之間非同步收發裝置，其特徵在於進入到上述並行/串行寄存器(10)的輸入數據同時也被輸入到存儲器發生器(8)並產生奇偶，再被輸入到並行/串行寄存器(10)的奇偶輸入端，為了驅使從並行/串行寄存器(10)輸出的數據到達較遠距離，利用總線驅動器(TXD)(14)將數據傳送給處理器B。
4.根據權利要求1所述的使用對方存儲器的二個處理器之間非同步收發裝置，其特徵在於當處理器A要讀取處理器B的數據時，在處理器A一側置片選擇信號、讀取信號為「低」狀態，在地址位於發送/接收數據區域中時，讀取(READ)方式值被輸入到方式寄存器(1)，同時，位於地址線的值被輸入到地址寄存器(2)，位於數據線的值被輸入到數據寄存器(3)，等待信號不管等待寄存器(4)的值如何總是置「低」，總線接收器的信號(RXD)通過總線接收器被輸出出來，當總線接收器的信號(RXD)是正常狀態時，把開始位輸入給計數器(7)，當上述RXD被輸入到串行/並行寄存器(11)並全部輸出並行數據時，等待信號(/WAIT)由「低」變為「高」，則處理器A便讀取置載於數據線上的值。
5.根據權利要求4所述的使用對方存儲器的二個處理器之間非同步收發裝置，其特徵在於在由上述串行/並行寄存器(11)輸出的並行數據通過奇偶校驗寄存器(12)校驗奇偶時，若產生奇偶錯誤，則通過第2邏輯門(9)使(/ERR)信號變為「低」，在從總線接收器(RXD)(15)輸出的RXD帶有錯誤方式時，用錯誤檢測器(13)檢查錯誤，並根據第2邏輯門(9)使(/ERR)信號變為「低」來表明檢測出錯誤。
全文摘要
本發明公開一種可以象並行通信那樣寫入或讀出對方存取所期望地址的數據，還可以象串行通信那樣只需要少量的傳輸線以及驅動器，又可以把數據傳送到遠距離的使用對方存儲器的二個處理器間非同步串行通信收發裝置，處理器A、方式寄存器、地址寄存器、發送數據寄存器、並/串行寄存器、總線驅動器、奇偶發生器、等待寄存器、第1、2計數器、總線接收器、奇偶校驗寄存器、串/並行寄存器、錯誤方式檢測器、第1、2邏輯門。
文檔編號G06F15/177GK1142637SQ96104639
公開日1997年2月12日 申請日期1996年4月18日 優先權日1995年4月18日
發明者金泳龜, 金在琨 申請人:現代電子產業株式會社