用於特殊相關應用的修改型平衡吞吐量數據路徑架構的製作方法
2023-08-06 08:14:11 2
用於特殊相關應用的修改型平衡吞吐量數據路徑架構的製作方法
【專利摘要】本發明的實施例公開了一種用於特殊相關應用的修改型平衡吞吐量數據路徑架構。給出用於修改型平衡吞吐量數據路徑架構的裝置和方法用於在計算機硬體中高效實施濾波、卷積和相關的數位訊號處理算法，其中數據和係數緩衝器可以實施為滑動窗。這一架構使用復用器和從地址生成器單元到乘法累加執行單元的數據路徑支路。通過在地址生成器到執行單元的數據路徑與寄存器到執行單元的數據路徑之間選擇，可以克服未對準尋址對係數引起的不平衡吞吐量和乘法累加冒泡周期。修改型平衡吞吐量數據路徑架構可以在實施數位訊號處理算法時實現每個周期高乘法累加操作速率。
【專利說明】用於特殊相關應用的修改型平衡吞吐量數據路徑架構
[0001]相關申請信息
[0002]本申請涉及[代理案號ll-BJ-0648] 「Novel Data Accessing Method to BoostPerformance of FIR Operation on Balanced Throughput Data-Path Architecture，，,該申請在法律可允許的最大程度上通過弓I用而全文併入本文。
【技術領域】
[0003]這裡描述的本發明涉及用於實現數位訊號處理(DSP)操作的系統架構、裝置和方法。更具體而言但是並非排它地，本發明涉及用於實現涉及到乘法累加(MAC)計算的DSP操作(比如有限衝激響應(FIR)濾波、卷積、相關和其它DSP操作)的系統、裝置和方法。其它科學領域也使用MAC操作，例如物理科學的數值仿真。
【背景技術】
[0004]在信號處理(尤其是數位訊號處理)領域中，許多必需操作是有限衝激響應(FIR)濾波器(也稱為加權平均)的形式。在這一公知操作中，值的有限集合(也稱為濾波器係數或者抽頭加權值)h(k) (k = 0，...，N-1)和輸入數據序列的值x(k)用來按照規則y(n) = 幻創建輸出序列值y (η)。由於每次將η遞增I都將輸入值的所選集合移位I ;所以這一過程也稱為滑動窗求和。為了計算每個y(n)，首先將係數和輸入值的配對相乘、然後相加求和，這稱為乘法累加(MAC)的過程。
[0005]信號處理中常用的其它已知計算類型涉及到與FIR操作相似、但是涉及到兩個數據信號的相關計算。一個示例是自相關操作，其中比較信號x(m)與它本身的移位版本x(m+n)以按照公式+ 創建自相關信號。清楚的是這樣的相關計算也使用許多MAC操作。
[0006]FIR和相關操作在信號處理中廣泛用來選擇數據所需頻率、去除噪聲、計算信號的功率譜密度以及其它應用。如等式的形式所示，這些操作很好地適合在計算機硬體上實現。為了實現FIR濾波器操作，向專用存儲器陣列中加載濾波器係數，然後對於每個值y (η)而言，向第二存儲器陣列中加載輸入的對應部分，並且對對準的值逐對執行MAC操作。為了實現自相關，向存儲器中連續加載兩個信號的值。
[0007]儘管可以並且經常是通過軟體在通用計算機過程中完成實現FIR和相關操作，但是許多信號處理應用需要操作的很快計算。這些情況經常需要在專用數字硬體(比如數位訊號處理器(DSP))上、在可重新配置平臺(比如現場可編程門陣列(FPGA))上、或者在專用集成電路(ASIC)上的專用實現。在這一水平上，硬體實現方式的具體細節(比如如何代表並且內部存儲值、它們的數據類型、數據總線大小等)對於獲得很高速操作而言變得重要。高效硬體實施的一個目標是讓MAC操作出現於每個周期。實現甚至更高MAC速率尤其是值得的。
[0008]在圖1中示出了本領域已知的、一種用於實現快速FIR操作的一般方法和系統。數據或者係數經過地址生成器(AG)從系統的存儲器移動並且存儲於系統的快速可訪問存儲器位置(稱為寄存器文件(Reg文件))。在每個周期中，從Reg文件移動兩個值進入MAC單元，並且計算它們的乘積並且求和成累加值並且回寫到累加寄存器位置。
[0009]對於進行中的正常操作而言，必須有向Reg文件中讀取的數據量與MAC單元消耗的數據量的平衡。另外，進入MAC單元的數據值必須完整；如果訪問對於MAC單元而言必需的數據值有延遲，則它必須等待一個(或者多個)周期直至它獲得用於乘法和累加計算的完整數據值。這樣的暫停稱為冒泡周期。它代表系統的整體操作的效率低下。防止這樣的低效率是本發明的一個總體目標。另一目標是創建如下架構，在該架構中可以在一個周期中執行的多於一個MAC操作。另一目標是處置地址未對準用於執行相關型計算。
【發明內容】
[0010]在圖1中示出了已知的現有技術平衡吞吐量架構。然而它具有限制，因為冒泡周期可能經常出現足以減少總體效率。在圖2中示出了一種針對地址未對準的解決方案，其中地址生成器產生兩個系統存儲器地址，該地址生成器將兩個埠用於讀取和寫入操作。圖3示出了使用另一架構以解決地址未對準而未使用圖2的AG架構。圖3的架構代之以使用圖4的AG架構。圖3的架構適合於在實現FIR操作期間避免冒泡周期。
[0011]在圖7中示出了本發明的架構，並且該架構適合用於在實現相關操作時避免存儲器未對準問題。
[0012]例如包括採樣信號的值的數據被存儲於系統的大型存儲器儲存器(經常為隨機存取存儲器，並且這裡稱為系統存儲器)中。由於需要來自系統存儲器的各種值用於FIR或者相關計算，所以AG將值從系統存儲器移入架構的寄存器存儲器文件系統，該系統包括MAC執行單元快速可訪問的存儲器。
[0013]本發明的一個實施例將分級結構用於寄存器存儲器文件系統。這一要素(稱為分組寄存器文件(GRF)系統)將寄存器組織成三級。第一級是單獨的寄存器位置的基礎級。第二級將寄存器組織成寄存器配對。第三級將配對寄存器組織成分組寄存器，每個分組包括兩個配對寄存器並且因此包括四個單獨的寄存器。
[0014]本發明的實施例在下一特徵中使用GRF系統的分級和引用方案，該下一特徵為未對準地址布局(MAP)系統。MAP由AG實現並且按照下文詳述的具體過程從系統存儲器向寄存器中加載值以便完全填充每個單個分組寄存器。另外，它的具體加載順序幫助整個系統每個周期實現一個或者多個MAC。
[0015]本發明實施例的第三特徵是使用從AG直接到MAC執行單元的專用數據路徑，從而AG可以將數據從系統存儲器直接移入MAC執行單元。這一特徵可以消除在相關操作期間對冒泡周期的需要，因為可以在向寄存器中加載數據的同時向MAC單元中立即加載未對準的數據。復用器(MUX)實現向MAC執行單元(EX)中正確加載值。
[0016]本發明的第四特徵是在MAC執行單元中使用並行處理。由於將對數據的多個配對執行的操作是乘法累加，所以MAC被構造成接收數據的多個配對和係數並且在每個周期同時執行操作是有利的。用於這一處理形式的術語是單指令多數據(SMD)。MAC執行單元無論它運用的並行量如何都在乘法累加過程之後向寄存器存儲器系統回寫MAC操作的值。
[0017]如下文將詳述的那樣，本發明的這些特徵的組合允許系統吞吐量一去往和來自寄存器和存儲器——保持平衡。另外可以克服由於未對準所致的冒泡周期。最後可以實現更高MAC速率。
[0018]根據對如附圖中所示本發明實施例的以下更具體描述將清楚本發明的前述和其它特徵、效用和優點。
【專利附圖】
【附圖說明】
[0019]具體描述參照附圖。在圖中，參考數字的兩個最右數位左邊的數位標識該參考數字首次出現的圖。相同參考 數字在所有附圖中用來引用相似特徵和部件。
[0020]圖1示出了現有技術的平衡吞吐量數據路徑和訪問架構。
[0021]圖2示出了地址生成器單元的內部結構和數據訪問路徑。
[0022]圖3示出了針對未對準地址問題的一個解決方案。
[0023]圖4示出了圖3中所示架構使用的修改型地址生成器。
[0024]圖5示出了本發明的架構。
[0025]圖6示出了如何使用GRF系統來組織寄存器。
[0026]圖7示出了在沒有地址未對準時使用GRF系統針對從存儲器的數據加載的對準。
[0027]圖8示出了在有地址未對準的情況下使用GRF系統針對從存儲器的數據加載的對準。
[0028]圖9示出了在有地址未對準的情況下使用GRF系統針對從存儲器的第二數據加載的對準。
[0029]圖10示出了在相關操作的情況下的地址未對準情況。
[0030]圖11示出了在本發明中的在相關操作的情況下、在地址未對準的情況下的值流。【具體實施方式】
[0031]為了方便，這裡列舉常用縮寫詞:
[0032]AG 地址生成器
[0033]ASIC 專用集成電路
[0034]DSP 數位訊號處理器(或者處理)
[0035]EX 執行單元
[0036]FIR 有限衝激響應
[0037]FPGA 現場可編程門陣列
[0038]GR 分組寄存器
[0039]MAC 乘法累加
[0040]MAP 錯位地址系統
[0041]PR配對寄存器
[0042]RAM 隨機存取存儲器
[0043]SIMD 單指令多數據
[0044]MUX 復用器
[0045]公知的是數位訊號處理的許多操作(具體為FIR濾波器或者相關操作)使用滑動窗型操作，在該操作中通過將輸入集合移位輸入值與係數或者抽頭權值逐對相乘的求和來創建值的輸出集合。例如FIR濾波器具有形式;Kn)= AOO我W?幻，並且信號X(n)和Y (η)的卷積是Χ.Υ[η] =Σ kX(n-k)Y(k)。對於需要快速計算這樣的公式的應用而言，清楚的是必須迅速(優選並行)執行乘法和累加操作。本發明這裡公開用於快速實現這樣的MAC操作的各種實施例。如這裡所用，術語數據值將指代信號數據值或者濾波器係數數據值。
[0046]在圖1中示出了一種用於在數字電路中實現FIR濾波的已知架構並且稱之為平衡吞吐量數據路徑架構。它可以在專用DSP晶片、FPGA或者ASIC上實現。它包括四個主要要素:大型系統存儲器101、地址生成器AG 103、Reg文件104和MAC執行單元105。系統存儲器經常包括隨機存取存儲器，並且用來存儲大量輸入和輸出數據值，並且如果必需則還存儲用於FIR應用的濾波器係數。Reg文件單元包括稱為寄存器的存儲器位置陣列，這些寄存器通常讓系統的處理部件更快訪問。AG是經常在電路中實現的尋址系統，該系統負責在系統存儲器與寄存器文件之間移動所需多條數據。AG通過數據總線102接收值並且向系統存儲器寫入值。最後，MAC單元105包括用於將兩個值相乘並且將該乘積與累加值相加的必需電路。累加值Accum在存儲於Reg文件中之時可以在字節大小上大於數據或者係數D/C的大小以便防止算術溢出的問題。如在本領域中所知的那樣，MAC單元現在具有在一個周期中執行MAC操作的能力。
[0047]在理想操作條件(其中目標是獲得在每個周期中出現I個MAC操作)之下，系統必須從系統存儲器向Reg文件中移動與它從Reg文件向MAC移動的數據量相同的數據量，並且移回至累加寄存器位置。這是為了防止Reg文件的溢出並且保證完全利用MAC執行單元而需要的數據吞吐量平衡。
[0048]在這一已知架構中，Reg文件可以具有三個讀取/兩個寫入埠的結構，從而在每個周期中將兩個數據和/或係數值(圖1中的D/C)與累加的當前值一起從Reg文件移入MAC單元以用於MAC操作。同時，AG通過一個寫入埠 106將兩個新數據或者係數值從系統存儲器移入Reg文件中，並且在MAC操作結束時，MAC執行單元通過Reg文件的另一寫入埠將更新的累加值移回至累加值源於的Reg文件位置。
[0049]為了這一架構理想地工作，必須在一個周期中從系統存儲器移動將必須訪問的來自系統存儲器的兩個新數據或者係數值。另外，AG使用的數據存儲器地址必須與存儲器的存儲器塊對準，從而可以在一個周期中通過數據總線移動兩個數據值。
[0050]然而如果完整配對的係數和/或數據值的存儲器地址未與系統存儲器的塊對準(即地址指向在系統存儲器訪問塊的邊界之間的字節)，則在一個周期中可以通過總線移動所需配對的僅一部分，並且系統將需要等待至下一周期以完成數據移動。這稱為存儲器未對準；它在MAC單元中需要冒泡周期，從而完整配對的值可以移入Reg文件位置。
[0051]一種處置存儲器未對準的已知方式是使AG加倍並且讓系統存儲器具有雙地址埠和雙值輸出埠這兩者。這在圖2中示出。在跨越存儲器塊邊界存儲數據和/或係數值的情況下，然後為了訪問它，AG將需要生成兩個地址(開始地址201和遞增器單元202生成的遞增地址)。但是這將要求兩個地址埠在系統存儲器上可用。此外，系統存儲器將需要兩個埠，通過這兩個埠導出包含值的存儲器塊。在AG內，選擇器和組合器單元203將組裝數據值並且將它移向Reg文件。然而在功能上，這一方式需要更多電路面積和功率用於在數字硬體中實施。
[0052]在圖3中示出了用於實現平衡數據吞吐量的不同架構，該架構可以減少或者消除冒泡周期的出現並且可以被擴展成在時鐘周期中實現多於一個的MAC。
[0053]本發明修改該新架構以針對相關型計算(其中向寄存器中加載兩個信號的數據值)處置地址未對準。為了參照的一致性，圖3的架構稱為未修改架構，而這裡公開的在圖5中所示的架構稱為修改型架構。
[0054]本發明的以及未修改架構的實施例包括主存儲器系統，該系統通常包括RAM，地址生成器AG訪問主存儲器系統以向存儲器系統和從存儲器系統移動值(信號值或者係數)，該存儲器系統稱為GRF，乘法累加處理器(MAC)直接訪問該存儲器系統並且向存儲器系統寫入。
[0055]修改型架構寄存器的優選實施例將分級組織方案用於單獨的寄存器存儲器位置。在優選實施例中，這是三層數據尋址和訪問方案，該方案包括單獨的寄存器的基礎層、第二層(其中組合單獨的寄存器存儲器位置的配對用於用作稱為配對寄存器(PR)的單元並且其中組合兩個PR用於用作稱為分組寄存器(GR)的單元)。圖6從左到右示出了其中八個寄存器具有單獨的地址(示意地標註為r0至r7)的示例、這些寄存器的連續配對如何組合成四個PR(示意地標註為PO至p3)並且最終如何一按照交替模式一將這四個PR分組成兩個分組寄存器(GR)(示意地標註為gO和gl)。所示實施例示出了 PR左邊具有奇數索弓I寄存器而偶數索引寄存器在右邊。
[0056]存在將PR組織成GR的兩種模式。在左手模式中，偶數索引PR布局於左邊而奇數索引PR布局於右邊。在右手模式中，奇數索引PR布局於左邊而偶數索引PR布局於右邊。
[0057]利用這一分級寄存器組織方案，AG可以向存儲器系統並從存儲器系統移動值以允許增加在周期中執行的MAC操作數目，這可以克服在有存儲器地址未對準時對冒泡周期的需要並且可以在操作流水線中維持平衡。
[0058]作為AG與GRF系統一起操作的示例情況，假設寄存器寬度為32比特(S卩4位元組)。也假設AG如圖3中所示訪問來自存儲器的加倍寬度(64比特(即8位元組))數據塊。如果未檢測到存儲器未對準，則來自存儲器的值可以存儲於一個GR的一個PR中。來自存儲器的第二數據塊然後可以存儲於GR的另一 PR中。這在圖7中圖示。
[0059]但是如果檢測到存儲器地址未對準，則本發明的一個實施例通過首先讓AG基於地址的未對準模式分配對準點來加載8位元組數據塊以移入寄存器。作為一個示例，如果地址的未對準是在(字節O至字節7中的)字節7，則對準點是在字節7與字節6之間的點。如圖8中所示，這一點與目標分組寄存器的中點對準，從而字節O至字節6示意地對準至GR的中點右邊而字節7示意地對準至中點左邊。然後如圖所示向目標GR中加載數據字節。注意填充寄存器r6中的四個可用字節中的僅一個字節而未填充寄存器r4的一個字節。注意在圖6中，標註為gl的GR將GRF系統的右手模式用於數據的第一次加載。
[0060]對於連續加載操作而言，如果先前段落的示例性右手模式加載操作已經用於一個加載操作，則在下一迭代中，加載的下一 8位元組塊對於同一 GR使用左手模式。圖9示出了使用左手模式訪問grl中的寄存器如何允許向grO的剩餘分段中加載下一 8個字節C和D。
[0061]當已經向一個grl中加載信號數據並且將向另一 grl中加載更多信號數據時，有可能的是存儲器未對準可能延遲將數據從寄存器移入MAC。在圖8中示出了用於平衡數據吞吐量的修改型架構的實施例。注意不同於未修改架構，在這一實施例中現在有如下復用器，該復用器能夠旁通在寄存器中加載數據而立即向MAC中直接加載數據值。[0062]對於相關應用而言，數據值和係數均為滑動窗。未對準值布局方法首先向一個分組寄存器文件中加載數據值，然後從寄存器文件向MAC EX單元中讀取數據值用於MAC操作。未對準值布局方法也向分組寄存器文件中加載係數。但是除了向寄存器文件中加載之夕卜，在一些特殊未對準模式中，係數被旁通至MAC EX用於當前周期的操作。如圖10中所示，在先前周期中加載寄存器6中的係數(值A)，但是未對準值布局系統使得寄存器6中有一些遺漏值。因而對寄存器6中的係數的MAC操作將暫停以等待遺漏係數；將在流水線中插入冒泡周期。為了避免這一點，除了向寄存器文件中保存之外，還從AG經過新數據支路旁通當前周期中加載的係數。MUX 503選擇器將存儲器值的字節2下至字節O與r6中的值A的字節O組合。組合的新係數在當前周期中由MAC操作使用。省略冒泡周期並且再次平衡數據-路徑吞吐量。在圖11中示出了整個值流。
[0063]在這一實施例中，這一旁通操作用於的模式的組合是:(I)當係數的滑動窗引起的未對準地址指向字節7時，則將存儲器值的字節2下至字節O與r6的字節O組合；⑵當未對準地址指向字節6時，則將存儲器係數的字節I下至字節O與r6的字節I下至字O組合；並且(3)當未對準地址指向字節5時，則將字節O存儲器係數與r6的字節2下至字節O組合。然而當未對準地址指向字節5以下的字節時，無需組合。r6的係數可以由MAC操作直接使用。
[0064]對於普通FIR操作(其中僅一個窗滑動)，MUX可以被配置成工作而未組合來自AG的數據。這允許本發明的一個實施例作為圖3的架構來工作。
[0065]儘管已經參照本發明的優選實施例具體示出和描述本發明，但是本領域技術人員將理解可以在形式和細節上進行各種其它改變而未脫離本發明的精神實質和範圍。
【權利要求】
1.一種用於執行信號處理操作的裝置，包括: 存儲器存儲單元； 地址生成器(AG)單元，功能上連接到所述存儲器存儲單元並且可操作用於通過具有多個規則數據寬度的數據總線從所述存儲器存儲單元接收數據並且向所述存儲器存儲單元寫入數據； 寄存器文件系統，功能上連接到所述AG並且可操作用於從所述AG接收數據並且向所述AG寫入值，並且在寄存器存儲器陣列中存儲值； 乘法累加(MAC)執行單元，功能上連接到所述寄存器文件系統並且可操作用於從所述寄存器存儲器陣列接收並且向所述寄存器存儲器陣列寫入，並且將數據值配對相乘和相加並且向所述寄存器存儲器陣列中的位置寫入求和；以及 復用器單元，功能上連接到所述寄存器系統並且通過數據路徑連接到所述AG並且可操作用於從所述寄存器系統並且通過所述數據路徑從所述AG接收數據； 其中在用於所述單獨的寄存器存儲器位置的分級方案中組織所述寄存器文件系統，其中將單獨的寄存器存儲器位置配對組織成配對寄存器(PR)單元並且將PR單元配對組織成分組寄存器(GR)單元；並且 其中所述AG單元使用未對準地址布局(MAP)系統以通過將任何未對準數據地址與分組寄存器的中點對準將來自所述存儲器存儲單元的值放入所述寄存器。
2.根據權利要求1所述的裝置，其中從所述系統存儲器到所述AG的所述數據總線的所述多個寬度是寄存器存儲器位置以字節為單位的大小的2的正冪。
3.根據權利要求1所述的裝置，其中所述AG通過單個埠訪問所述系統存儲器存儲單 J Li ο
4.根據權利要求1所述的裝置，其中所述AG具有一個地址加法器。
5.根據權利要求1所述的裝置，其中所述分級組織方案根據左手模式或者右手模式將八個寄存器位置組織成兩個分組寄存器單元；其中所述左手模式按照順序[rl，rO, r3, r2]將寄存器rO至r3布置成GRO並且按照順序[r5，r4，r7，r6]將寄存器r4至r7布置成GRl ；並且其中所述右手模式按照順序[r3，r2, rl, rO]將寄存器rO至r4布置成GRO並且按照順序[r7, r6, r5, r4]將寄存器r5至r7布置成GRl。
6.根據權利要求5所述的裝置，其中所述AG按如下方式通過移動以字節為單位的大小為標準寄存器以字節為單位的大小兩倍的數據塊將數據移入所述分組寄存器:所述AG確定從存儲器移動的字節的對準點，所述AG將所述對準點與所述AG將把所述數據移入的分組寄存器的中點對準，並且向所述分組寄存器中對應地逐字節加載所述數據。
7.根據權利要求5所述的裝置，其中所述AG通過權利要求5所述的過程加載第一塊而首先按照左手排序配置所述分組寄存器並且按照右手排序配置第二數據塊來移動兩個數據塊，每個數據塊的大小(以字節為單位)是標準寄存器以字節為單位的大小的兩倍。
8.根據權利要求6所述的裝置，其中 所述AG通過將根據權利要求6所述的過程應用於數據塊的每個配對和關聯目標分組寄存器並且確定用於數據塊的每個配對的所述適當對準點將數據塊配對依次移入對應分組寄存器，使得兩個數據塊移向一個分組寄存器。
9.根據權利要求6所述的裝置，其中所述復用器(MUX)單元從所述AG單元直接接收值以及從所述寄存器文件系統接收值，並且向所述MAC單元中直接加載所述值。
10.根據權利要求9所述的裝置，其中所述MUX單元可以被配置成工作而未組合來自所述AG的數據。
11.根據權利要求1所述的裝置，其中所述乘法累加單元被配置用於單指令多數據(SIMD)操作。
12.根據權利要求1所述的裝置，其中所述MAC單元被配置用於每個周期正整數K個MAC操作；其中待相乘的所述數據值的大小是2的正冪M ;並且其中從所述存儲器存儲單元到所述寄存器存儲器陣列的所述數據路徑為2*M*K。
13.一種用於執行信號處理操作的方法，包括: 從存儲器存儲單元讀取將在操作中使用的多個值； 藉助地址生成器(AG)從通過使用三級分級訪問系統和未對準地址布局(MAP)過程二者而組織的寄存器存儲器位置和向所述寄存器存儲器位置移動值； 將值從所述寄存器存儲器位置移入乘法累加(MAC)執行單元； 執行所述MAC操作；並且 將所述操作的結果寫入所述寄存器位置；其中所述三級分級方案將單獨的寄存器存儲器位置的配對組織成配對寄存器(PR)單元並且將PR單元的配對組織成分組寄存器(GR)單元；並且其中數據可以由所述AG通過復用操作從所述系統存儲器移入所述MAC單元而未存儲於所述寄存器存儲器位置。
14.根據權利要求13所述的方法，其中AG從所述存儲器系統越過數據總線移動從所述存儲器存儲系統讀取的所述多個數據值，並且其中所述數據總線被配置成在每次移動中移動加倍或者四倍數據寬度。
15.根據權利要求13所述的方法，其中所述分級組織方案根據左手模式或者右手模式將八個寄存器位置組織成兩個分組寄存器單元；其中所述左手模式按照順序[rl，rO, r3,r2]將寄存器rO至r3布置成GRO並且按照順序[r5，r4，r7，r6]將寄存器r4至r7布置成GRl ;並且其中所述右手模式按照順序[r3，r2, rl, rO]將寄存器rO至r4布置成GRO並且按照順序[r7, r6, r5, r4]將寄存器r5至r7布置成GRl。
16.根據權利要求13所述的方法，其中所述AG按如下方式通過移動以字節為單位的大小為標準寄存器以字節為單位的大小兩倍的數據塊將數據移入所述分組寄存器:所述AG確定從存儲器移動的字節的對準點，所述AG將所述對準點與所述AG將把所述數據移入的分組寄存器的中點對準，並且向所述分組寄存器中對應地逐字節加載所述數據。
17.根據權利要求16所述的方法，其中所述AG通過權利要求16所述的過程首先加載第一塊而按照左手排序配置所述分組寄存器並且按照右手排序配置第二數據塊來移動兩個數據塊，每個數據塊的大小是標準寄存器的大小的兩倍。
18.根據權利要求16所述的方法，其中所述AG通過將根據權利要求16所述的過程應用於數據塊的每個配對和關聯目標分組寄存器並且確定用於數據塊的每個配對的所述適當對準點將數據塊的多個配對依次移入對應分組寄存器，使得兩個數據塊移向一個分組寄存器。
19.根據權利要求13所述的方法，其中所述乘法累加單元執行單指令多數據(SIMD)操作。
20.根據權利要求19所述的方法，其中所述MAC執行單元通過每個周期執行正整數K個SMD操作來操作；其中待相乘的所述數據值的大小是2的正冪M ;並且其中從所述存儲器存儲單元到所述寄存·器存儲器陣列的所述數據路徑為2*M*K。
【文檔編號】G06F13/16GK103543984SQ201210251241
【公開日】2014年1月29日 申請日期:2012年7月11日 優先權日:2012年7月11日
【發明者】朱鵬飛, 孫紅霞, 吳永強, E·圭代蒂 申請人:世意法（北京）半導體研發有限責任公司, 意法半導體股份有限公司