電路偏斜補償觸發系統的製作方法

2023-07-05 08:48:41

本發明主張2014年6月12日提出申請的第82/011,556號美國臨時申請案的優先權，所述美國臨時申請案的全部內容以引用方式併入本文中。

技術領域

本發明一般來說涉及構成電子電路的一部分或全部的P裝置及N裝置的絕對或相對強度的漂移的檢測以及對應信號或信號集的觸發。

背景技術：

在CMOS電路中，P裝置或N裝置的絕對強度或者P裝置對N裝置的相對強度確定電路的數個特性(例如時序、驅動強度及上升/下降時間)。P裝置或N裝置的絕對或相對強度可由於製造過程公差的標準擴展或由於例如負偏壓熱不穩定性(NBTI)、正偏壓熱不穩定性(PBTI)或熱載子注入(HCI)等現象隨時間而漂移。

在現有技術中，解決方案是：通過提供較長時序間隔、較大基極驅動強度及較長的用於取決於上升/下降時間而捕獲數據的時間來提供可處置此漂移的電路。然而，此種類型的額外負擔是成本高的。

附圖說明

通過實例的方式而非限制的方式在附圖的各圖中圖解說明本發明，且在所述圖中相似參考編號指代類似元件，且在所述圖中：

圖1a是基本P/N分壓器傳感器的一個實施例的框圖。

圖1b是P/N電壓傳感器及電平觸髮式電路的一個實施例的電路圖。

圖2是觸發補償電路的過程的一個實施例的框圖。

圖3是觸發電路的電路實施方案的一個實施例。

圖4a圖解說明針對其中所感測分壓器輸出X保持高於設定觸發器所需要的電平的情形，圖3的電路的模擬輸出。

圖4b圖解說明針對其中所感測分壓器輸出X降到切換觸發器所需要的電平的情形，圖3的電路的模擬輸出。

圖5是觸發補償電路的過程的一個實施例的流程圖。

圖6是傳感器(包含多個傳感器)的一個實施例的電路圖。

圖7是指示DC電平及時間相依觸發電平的分壓器輸出節點X的時序圖。

圖8是SRAM預充電及補償電路的一個實施例的電路圖。

圖9a是具有P裝置上升時間升壓器補償電路的時鐘網絡驅動器的一個實施例的電路圖。

圖9b是時鐘與數據保持時間隨時鐘上升時間而變的時序圖，其展示劣化及補償效應。

圖10a是讀取輔助電路的一個實施例的電路圖。

圖10b是寫入輔助電路的一個實施例的電路圖。

具體實施方式

本發明通過在P裝置與N裝置類型之間的差高於閾值時設定觸發器來解決所述兩個裝置類型之間的漂移問題。觸發器可用以起始或接入補償器以補償漂移。

為了將目標功能塊隨時間的行為維持在預定規格內，在所述塊中包含傳感器電路，所述傳感器電路實時監測並感測所述塊中的P裝置與N裝置之間的漂移且在差高於閾值時產生觸發信號。當所監測的節點偏離預設定可接受範圍時，觸發信號可耦合於補償器(例如校正電路)中。觸發信號可改變電路的時序，或以其它方式補償漂移。

在一個實施例中，系統包含使用取決於關鍵P裝置的強度的分壓器技術來實時監測所述P裝置的相對強度的電路，從而當所述P裝置的相對強度降到低於預設電平時觸發且鎖存校正信號。在一個實施例中，電路偏斜補償觸發系統的目的是：通過使用分壓器中的P電晶體作為其它P電晶體的代理來檢測P型電路元件的降級。相同概念可應用於其中傳感器的閾值由於N裝置的劣化(由熱載子注入(HCI)或另一原因導致)而變高的情形。因此，電路實現對偏斜的補償，而不論所述偏差是否是製造問題、隨時間的降級、另一失敗原因的結果。

所附權利要求書中陳述被認為是本發明的特性的新穎特徵。然而，通過參考結合附圖閱讀的以下對說明性實施例的詳細說明，將最佳地理解本發明本身以及優選使用模式、其它目標及其優點，其中相似參考編號指示相似組件。

圖1a是電路偏斜補償觸發系統的一個實施例的框圖。其經設計以通過分壓器電路100實時感測P裝置相對於N裝置的相對強度且一旦分壓器的輸出X越過目標閾值便切換感測電路110。傳感器電路110的輸出TRIG激活一或多個補償電路120。

圖1b是電路偏斜補償觸發系統的電路圖的一個實施例。圖1b對應於圖1a的塊100及110。P裝置P150及N裝置N160經定大小以在「接通」時輸出初始分壓器電平X。此定義開始感測節點X 170參考電壓。

由於P裝置P150的性能可為時間及活動相依的，因此系統經設計以監測並在性能低於閾值時觸發。舉例來說，NBTI效應使P裝置P150的質量降級。P裝置P150是藉助信號CTRL來進行門控，而N裝置N160是藉助互補信號來進行門控，以確保成對地切換分壓器的P150與N160對。在一個實施例中，是由反相器190產生。

隨著P裝置P150的強度隨時間減弱，感測節點X 170電壓電平漂移降低直到其觸發信號觸發器為止。在一個實施例中，信號觸發器是經設計以在信號感測節點X的預定電平下觸發的施密特(Schmitt)觸發器180。儘管電路展示施密特觸發器180，但所屬領域的技術人員將理解，可使用例如反相器、感測放大器等替代觸發器。觸發器180激活補償機制(未展示)。補償電路提供對P裝置P150的降級的補償，如所描述。如上文所提及，補償電路還可補償N裝置N160的降級。P裝置P150及N裝置N160是CMOS電路中的其它P型裝置及N型裝置的替代者。因此，將P裝置P150或N型裝置N160的降級視為系統中的其它P裝置類似地降級的指示符。

圖2是電路偏斜補償觸發系統的一個實施例的框圖。P/N分壓器200的感測節點X處的輸出由信號觸發傳感器電路210感測。當感測節點X處的電壓降到低於閾值時，傳感器電路210被觸發。當所述情況發生時，信號觸發傳感器電路210的輸出改變。在一個實施例中，一旦傳感器電路210被觸發，觸發鎖存器220便鎖存輸出，因此一旦經觸發，由傳感器電路210輸出的值便不再改變。傳感器電路210的輸出被輸出到補償電路230。在一個實施例中，代替被鎖存的單個觸發器，系統可包含多個觸發器，觸發器中的每一者可在與所述觸發器相關聯的閾值被滿足時經鎖存。

補償電路230用以補償P裝置的降級。舉例來說，可將並行P裝置接入到電路中，或可增加電壓偏壓電平，或可延長保持時間，使得數據得以及時鎖存。系統還可接入讀取輔助或寫入輔助電路或用於補償電路中的P裝置的降級的其它電路元件。

圖3是針對P型裝置的電路偏斜補償觸發系統的一個實施例的電路圖。分壓器的基本構建塊是電晶體N300、N301、P302及N303。N型裝置N300與N301的電晶體對旨在建立分壓器的「時間恆定」組件，而成對的P型裝置P302與N型裝置N303經設計以在時間「零」處具有在強度上與N300:N301相同的分壓器比率。然而，P302與N303對的輸出是時間相依的，因為P型裝置會降級。P302及N303由控制信號CTRL及其補體進行門控。在一個實施例中，N301也由進行門控，而N300由Vdd進行門控。

分壓器輸出感測節點X在CTRL未被斷言且被斷言時被拉到「Vdd-Vtn」的「高」，且在CTRL被斷言且未被斷言時處於電平X。電平X基於P302及N303的相對強度。在一個實施例中，當P302及N303平衡在例如0.9V的Vdd下時，Vdd-Vtn是0.65V，而電平X是0.45V。在一個實施例中，在此示範性情景中，可在0.3V下觸發觸發器304。在此上下文中，Vdd是供應電壓，且Vtn是N裝置的閾值電壓。當然，這些電壓電平僅是示範性的，且實際電平X及觸發電平基於正被監測的電路的需要而可為不同的。

節點X處的所述電壓是到信號觸發傳感器電路(此處由施密特觸發器304表示)的輸入。感測節點X處的電壓隨著P302減弱而隨時間漂移降低，直到其低得足以觸發傳感器電路304為止。在一個實施例中，一旦施密特觸發器304被觸發，輸出信號TRIG便經斷言為「高」，從而允許鎖存器N305將節點(感測節點X)拉低，從而將TRIG鎖定於「高」(即經啟用)狀態中。TRIG是用於用以正被補償的特定功能的補償塊的激活信號。在一個實施例中，信號由簡單反相器305從信號CTRL產生。儘管圖3圖解說明對P型裝置的此種評估，但所屬領域的技術人員將理解，並行測試也可用以對N型裝置評估使用效應。

參考圖4a及圖4b，圖4a是針對其中所感測分壓器輸出X保持高於切換觸發激活施密特觸發器所需要的電平的情形，圖3的電路的代表性模擬輸出。在此模擬中，施密特觸發器由簡單反相器取代以捕獲最壞情形TRIG輸出不穩定性，因為傳感器電路(反相器或施密特觸發器)正經受接近於觸發電壓的輸入電平X。控制信號400展示CTRL信號的正常切換。信號X 401展示感測節點X處的電壓在「Vdd-Vtn」的高與低(未低得足以切換感測電路)之間轉變。觸發信號402展示在反相器傳感器不具有施密特觸發器的遲滯區特性的情形下，傳感器的輸出停留在零處、具有陡而「低」的瞬發性波動(此處大約為200mV)。

圖4b是針對其中所感測分壓器輸出X充分地下降以觸發施密特觸發器的情形，圖3的電路的代表性模擬輸出。其還展示鎖存到永久「高」狀態中的信號TRIGGER 402a。控制信號400a展示CTRL信號的正常切換。感測節點X 401a處的電壓展示節點X在「Vdd-Vtn」的高與低(降低到足以切換感測電路)之間轉變。Trigger 402a展示傳感器電路的輸出。一旦TRIG首次切換為「高」，其便激活圖3的鎖存器N305，從而將信號TRIG鎖定為高，而不管控制信號CTRL如何轉變。

圖5是補償觸發系統的一個實施例的流程圖。框500及框501的過程展示在感測節點X處感測分壓器電路的輸出的傳感器電路(施密特觸發器或反相器)的時間相依環路。只要感測節點X處的電壓保持高於閾值，如在框501處所確定，系統便繼續測量感測節點X處的電壓，且觸發器保持非作用，且返回到框500以再次進行測量。在一個實施例中，此測量是連續的。在另一實施例中，測量可為周期性的。

當感測節點X處的電壓降到低於閾值(如在框501處所測量)時，傳感器電路接通，從而在框502處斷言信號TRIG。在框504處，傳感器電路觸發激活鎖存器。在一個實施例中，鎖存器鎖定傳感器輸入「LO」及TRIG輸出「HI」。在框503處，對輸出信號TRIG的斷言激活一或多個補償電路。以此方式，系統可使用觸發器來補償P電晶體及/或N電晶體的質量的改變。在一個實施例中，對於多電平觸發器來說，過程可在接入第二或後續補償電路之前返回到框500以繼續測量感測節點X處的電壓。多電平觸發器提供用於觸發各種補償電路的多個閾值。在將補償電路鎖存到系統中之後，系統繼續測試感測節點X處的電壓，且可依約定而接入額外補償電路元件。

圖6是其中在各種電平下激活多個傳感器的較綜合電路代表的一個實施例的電路圖。此使系統能夠激活數個補償電路，每次均是響應於不同程度的P裝置或N裝置改變而被激活。

時間相依分壓器電路N600、N601、P602及N603的操作與圖3中所描述的操作相同。然而，代替一個傳感器電路對感測節點X的單個預指派電平做出反應，激活一組傳感器電路605、605a、605b、605c等等中的一或多者。

在感測節點X的預計劃電平下激活每一觸發器。在一個實施例中，觸發器具有越來越低的電壓閾值，使得每一觸發器具有不同閾值，且因此每一觸發器是在不同電壓電平下被觸發。在一個實施例中，每一觸發器激活單獨的補償電路610、610a、610b、610c。因此，當達到第一觸發電平時，激活觸發器605a，且激活第一補償電路610a。當所述電路隨後降級到使得第二觸發器605b被觸發的電平(其為低於第一觸發器的閾值電壓)時，激活第二補償電路610b。具有此觸發器與補償電路序列確保電路元件的後續降級可得到補償。在另一實施例中，每一觸發器可耦合到同一補償電路，且調整所述同一補償電路內的設定。可視需要使用替代的一或多個補償電路。補償電路可全部為相同類型或可為處於不同電平的不同類型。在一個實施例中，單個觸發器可激活一個以上補償電路。

在一個實施例中，鎖存器N607由表示具有最低激活閾值的傳感器的最後觸發信號TRIG 606激活。以此方式，隨著P電晶體繼續降級，可將額外補償電路接入到電路中。此使得能夠延長電路的功能壽命，且減小嚴重電路問題的可能性。在一個實施例中，系統可替代N電晶體(而非P電晶體)測試，如所屬領域的技術人員將理解。在此實例中，電路中的每一N型電晶體將由P型電晶體取代，且反之亦然。此外，Vdd將由接地取代，而Control及將保持不變。所屬領域的技術人員將理解如何修改此電路以適當地測試N電晶體降級。在一個實施例中，完整電路實施方案可包含對兩種類型的電晶體的測試。

在一個實施例中，電路可具有多個傳感器及補償電路。在一個實施例中，系統可具有單獨傳感器以用於快速P電晶體、慢速P電晶體、電路上不同位置中的電晶體、具有不同電壓電平輸入的電晶體等等。在一個實施例中，補償電路可為位置相依的。

圖7是分壓器輸出節點X隨時間而變的示範性曲線圖，其指示時間t＝0處的DC電平及激活對應傳感器電路的切換的時間相依觸發電平700、701、702等等。應注意，補償電路可處理實際電晶體處的行為，但不影響所描述的傳感器電路的行為，因為補償並未施加到此電路。

圖8是SRAM預充電電路的補償電路的一個實施例。P裝置800及801是經定大小以滿足對設定BL 802及803的值的特定時序約束的初始裝置。P裝置810及820是由傳感器電路的TRIG信號觸發的補償裝置。當將先前未經使用的P裝置810及820接入到電路中時，電路返回到預劣化狀態。此使預充電強度及時序達到預劣化狀態。儘管僅展示一組替代電晶體，但系統可包含可視需要接入到電路中的多個層級的替代電晶體。

圖9a是用於時鐘驅動器的劣化上升時間的數據保持補償的補償電路的一個實施例的電路圖。補償電路包含在先前P型裝置充分劣化以導致時鐘偏斜時接入到電路中的補償P裝置910。圖9b圖解說明示範性時鐘信號及數據信號。時鐘信號901表示時鐘驅動器的初始上升時間。在一個實施例中，時鐘信號902的虛線表示時鐘驅動器因P型裝置的劣化而劣化的上升時間。間隙903表示初始數據保持時間。如可見，在劣化的情況下存在不充分的保持時間。通過將N型電晶體910接入補償電路而恢復時鐘(由白色箭頭展示)。可通過使用此補償電路來設計電路，使得時鐘頻率不需要考慮到時鐘驅動器的上升時間的預期劣化。

圖10a是讀取輔助電路的一個實施例的電路圖。在一個實施例中，可實施讀取輔助電路，從而減弱字線的電壓電平，因此減弱讀取操作期間對存取N裝置的驅動。所述減弱可為幾毫伏。基於傳感器的塊輸出，可產生1到「n」個控制信號1004以精細調諧「洩放器」N裝置的強度。通過將洩放器N裝置中的一或多者接入到電路中，將如所期望地調諧字線的電壓電平。

圖10b是寫入輔助電路的一個實施例的電路圖。一種實施寫入輔助的方式是：通過形成具有多個P型裝置的分壓器網絡而使去往存儲器陣列的VDD在寫入期間「崩潰」。分壓器網絡(如所展示)可包含可通過控制1到控制n而獨立地被激活的一或多個分壓器。系統基於由傳感器電路檢測到的強度差而產生控制信號，如上文所論述。通過接入網絡中的分壓器中的一或多者而實現適當電平的電壓崩潰。

當然，經提供用於讀取及寫入輔助的示範性電路僅是實例。在不背離本發明的情況下，可利用調整由觸發電路所檢測到的偏斜的任何方法(不論是當前已知還是後來開發)。

在前述說明書中，已參考特定示範性實施例對所揭示的實施例進行了描述。然而，將顯而易見，可在不背離所附權利要求書中所陳述的本發明的較廣泛精神及範圍的情況下對本發明做出各種修改及改變。因此，應將說明書及圖式視為說明性而非限制性意義。