半導體模塊的製作方法

2023-07-03 07:14:41

本申請要求2015年12月7日提交的申請號為10-2015-0172956的韓國專利申請的優先權，其全部內容通過引用整體合併於此。

技術領域

本公開的實施例總體涉及一種被配置用於降低信號的加載時間的半導體模塊。

背景技術：

諸如計算機系統或通信系統的電子系統可以包括用於將數據儲存在其中的多個半導體模塊。雙列直插存儲器模塊(DIMM)已經被開發出來，並被廣泛用作數據收發器。每個DIMM可以包括多個晶片，且所述多個晶片可以安裝在襯底的兩個表面上以增大DIMM的集成度。布置在襯底的每個表面上的輸入/輸出(I/O)焊盤可以電隔離，且數據可以經由I/O焊盤來傳輸。此外，包括寄存器時鐘驅動器(RCD)的寄存式DIMM(RDIMM)被廣泛用來降低外部信號(諸如數據、時鐘信號、命令和地址)的加載時間。RCD可以儲存外部信號，以及將儲存的外部信號輸出給包括在RDIMM中的半導體晶片。

一般而言，存儲器模塊可以設計有連接至同一地址和數據總線的兩組或更多獨立組的晶片(例如，DRAM晶片)，且每組晶片可以被稱作排(rank)。即，每排的晶片可以同時地操作。根據每個半導體模塊中包括的排的數量，半導體模塊通常可以分為單排半導體模塊或「N」排半導體模塊(其中，「N」表示等於或大於2的自然數)。在單排半導體模塊中，單排半導體模塊所包括的全部半導體晶片可以同時地操作。在「N」排半導體模塊中，N個排可以獨立操作，而每排中包括的全部半導體晶片可以同時地操作。

附圖說明

圖1是圖示根據一個實施例的包括在半導體模塊中的晶片的示例代表的框圖。

圖2和圖3是圖示包括圖1中所示的晶片的半導體模塊的示例代表的框圖。

圖4是圖示根據一個實施例的包括在半導體模塊中的晶片的示例代表的框圖。

圖5是圖示包括圖4中所示的晶片的半導體模塊的示例代表的框圖。

圖6是圖示根據一個實施例的包括在半導體模塊中的晶片的示例代表的框圖。

圖7是圖示根據一個實施例的包括在半導體模塊中的晶片的示例代表的框圖。

圖8是圖示包括圖6和圖7中所示的晶片的半導體模塊的示例代表的框圖。

圖9是圖示根據一個實施例的包括在半導體模塊中的晶片的示例代表的框圖。

圖10是圖示根據一個實施例的包括在半導體模塊中的晶片的示例代表的框圖。

圖11和圖12圖示了布置在包括圖9和圖10中所示的晶片的半導體模塊中的內部互連線的配置的示例代表。

圖13是圖示包括圖1至圖12中所示的半導體模塊中的至少一種的電子系統的配置的示例代表的框圖。

具體實施方式

各種實施例可以針對半導體模塊。

根據一個實施例，一種半導體模塊可以包括第一晶片和第二晶片。第一晶片可以對外部信號進行緩衝以產生傳輸信號。第一晶片可以對傳輸信號進行緩衝以產生用於執行第一存儲單元的內部操作的第一內部信號。第二晶片可以對傳輸信號進行緩衝以產生用於執行第二存儲單元的內部操作的第二內部信號。

根據一個實施例，一種半導體模塊可以包括第一晶片和第二晶片。第一晶片可以對外部信號進行緩衝以產生用於執行第一存儲單元的內部操作的第一內部信號。第一晶片可以對第一內部信號進行緩衝以產生第一傳輸信號。第二晶片可以對第一傳輸信號進行緩衝以產生用於執行第二存儲單元的內部操作的第二內部信號。

根據一個實施例，一種半導體模塊可以包括第一晶片和第二晶片。第一晶片可以對第一外部信號進行緩衝以產生第一傳輸信號，從第一傳輸信號產生第一內部信號，從第二傳輸信號產生第二內部信號，以及接收第一內部信號和第二內部信號以產生第一選中信號和第二選中信號，第一選中信號和第二選中信號可以被鎖存以執行第一存儲單元的內部操作。第二晶片可以對第二外部信號進行緩衝以產生第二傳輸信號，從第二傳輸信號產生第三內部信號，從第一傳輸信號產生第四內部信號，以及接收第三內部信號和第四內部信號以產生第三選中信號和第四選中信號，第三選中信號和第四選中信號可以被鎖存以執行第二存儲單元的內部操作。

根據一個實施例，一種半導體模塊可以包括第一晶片和第二晶片。第一晶片可以對第一外部信號進行緩衝以產生第一內部信號，對第一內部信號進行緩衝以產生第一傳輸信號，延遲第一內部信號以產生第一延遲信號，對第二傳輸信號進行緩衝以產生第二內部信號，以及接收第一延遲信號和第二內部信號以產生第一選中信號和第二選中信號，第一選中信號和第二選中信號被鎖存以執行第一存儲單元的內部操作。第二晶片可以對第二外部信號進行緩衝以產生第三內部信號，對第三內部信號進行緩衝以產生第二傳輸信號，延遲第三內部信號以產生第二延遲信號，對第一傳輸信號進行緩衝以產生第四內部信號，以及接收第二延遲信號和第四內部信號以產生第三選中信號和第四選中信號，第三選中信號和第四選中信號可以被鎖存以執行第二存儲單元的內部操作。

在各種實施例中，第一外部信號可以包括用於訪問第一存儲單元的地址信息以及用於執行第一存儲單元的內部操作的命令信息，以及第二外部信號可以包括用於訪問第二存儲單元的地址信息以及用於執行第二存儲單元的內部操作的命令信息。

在各種實施例中，第一晶片可以包括第一輸入緩衝器、輸出緩衝器和第二輸入緩衝器，第一輸入緩衝器對第一外部信號進行緩衝以產生並輸出第一內部信號，輸出緩衝器對第一內部信號進行緩衝以產生第一傳輸信號，第二輸入緩衝器對第二傳輸信號進行緩衝以產生第二內部信號。

在各種實施例中，第一晶片可以包括延遲第一內部信號以產生第一延遲信號的延遲電路。

在各種實施例中，第一晶片可以包括第一選擇器和第二選擇器，第一選擇器基於模式選擇信號而選擇並輸出第一延遲信號或第二內部信號作為第一選中信號，第二選擇器基於模式選擇信號而選擇並輸出第一延遲信號或第二內部信號作為第二選中信號。

在各種實施例中，第一晶片可以包括鎖存第一選中信號和第二選中信號的鎖存器電路。

根據一個實施例，一種半導體模塊可以包括第一晶片和第二晶片。第一晶片可以接收外部輸入數據以產生可以被儲存在第一存儲單元陣列中的第一輸入數據，將從第一存儲單元陣列輸出的第一輸出數據或第一傳輸數據輸出作為外部輸出數據，以及對外部輸入數據進行緩衝以產生第二傳輸數據。第二晶片可以接收第二傳輸數據以產生可以被儲存在第二存儲單元陣列中的第二輸入數據，將從第二存儲單元陣列輸出的第二輸出數據輸出作為第一傳輸數據。

在各種實施例中，第一晶片可以在第一晶片的讀取操作期間對第一輸出數據進行緩衝以產生第三輸出數據，以及可以對第一輸出數據進行緩衝以將緩衝的第一輸出數據輸出作為外部輸出數據。

在各種實施例中，第一晶片可以在第一晶片的寫入操作期間對外部輸入數據進行緩衝以產生第一輸入數據，以及可以將第一輸入數據轉變為並行數據以將並行數據儲存在第一存儲單元陣列中。

在各種實施例中，第二晶片可以在第二晶片的讀取操作期間對第二輸出數據進行緩衝以產生第一傳輸數據，而第一晶片可以在第二晶片的讀取操作期間對第一傳輸數據進行緩衝以將緩衝的第一傳輸數據輸出作為外部輸出數據。

在各種實施例中，第一晶片可以在第二晶片的寫入操作期間對外部輸入數據進行緩衝以產生第二傳輸數據，而第二晶片可以在第二晶片的寫入操作期間對第二傳輸數據進行緩衝以產生第二輸入數據，以及可以將第二輸入數據轉變為並行數據以將並行數據儲存在第二存儲單元陣列中。

在各種實施例中，第一晶片可以包括緩衝器控制信號發生電路，所述緩衝器控制信號發生電路基於讀取信號、寫入信號、第一晶片選擇信號和第二晶片選擇信號而產生第一緩衝器控制信號至第四緩衝器控制信號。

在各種示例中，第一緩衝器控制信號可以被使能來執行第一晶片的讀取操作或第二晶片的讀取操作，以及第二緩衝器控制信號可以被使能來執行第一晶片的讀取操作。

在各種實施例中，第三緩衝器控制信號可以被使能來執行第一晶片的寫入操作，以及第四緩衝器控制信號可以被使能來執行第二晶片的寫入操作。

在各種實施例中，第一晶片可以包括第一輸出緩衝器、第二輸出緩衝器和輸入緩衝器，第一輸出緩衝器基於第一緩衝器控制信號而對第一輸出數據進行緩衝以產生第三輸出數據，第二輸出緩衝器可以基於第二緩衝器控制信號而對第三輸出數據進行緩衝以輸出緩衝的第三輸出數據作為外部輸出數據，輸入緩衝器可以基於第三緩衝器控制信號和第四緩衝器控制信號而對外部輸入數據進行緩衝以輸出緩衝的外部輸入數據作為第一輸入數據或第二傳輸數據。

在各種實施例中，第二晶片可以包括緩衝器控制信號發生電路，所述緩衝器控制信號發生電路基於讀取信號、寫入信號和第二晶片選擇信號而產生第一緩衝器控制信號和第二緩衝器控制信號。

在各種實施例中，第一緩衝器控制信號可以被使能以執行第二晶片的讀取操作。

在各種實施例中，第二緩衝器控制信號可以被使能以執行第二晶片的寫入操作。

在各種實施例中，第二晶片可以包括輸出緩衝器和輸入緩衝器，輸出緩衝器基於第一緩衝器控制信號而對第二輸出數據進行緩衝以產生第一傳輸數據，輸入緩衝器基於第二緩衝器控制信號而對第二傳輸數據進行緩衝以產生第二輸入數據。

在各種實施例中，第一晶片和第二晶片可以被布置為彼此重疊。第一晶片可以連接至第一焊盤，第一焊盤連接至輸入外部輸入數據所經由的互連線，且第一晶片與第二晶片可以經由第二焊盤彼此傳輸數據。

在各種實施例中，第一晶片和第二晶片中的每個可以包括同時操作的至少兩排。

根據一個實施例，一種半導體模塊可以包括第一晶片和第二晶片。第一晶片可以接收外部輸入數據以產生可以被儲存在第一存儲單元陣列中的第一輸入數據，延遲從第一存儲單元陣列輸出的第一輸出數據以產生第一延遲數據，輸出第一延遲數據或第一傳輸數據作為外部輸出數據，以及對外部輸入數據進行緩衝以產生第二傳輸數據。第二晶片可以接收第二傳輸數據以產生可以被儲存在第二存儲單元陣列中的第二輸入數據，以及將從第二存儲單元陣列輸出的第二輸出數據輸出作為第一傳輸數據。

在各種實施例中，在第一晶片的讀取操作期間，第一晶片可以輸出第一延遲數據作為第一選中數據，以及可以對第一選中數據進行緩衝以輸出緩衝的第一選中數據作為外部輸出數據。

在各種實施例中，在第一晶片的寫入操作期間，第一晶片可以對外部輸入數據進行緩衝以產生第一輸入數據，可以延遲第一輸入數據以產生第二延遲數據，以及可以將第二延遲數據轉變為並行數據以將並行數據儲存在第一存儲單元陣列中。

在各種實施例中，在第二晶片的讀取操作期間，第二晶片可以對第二輸出數據進行緩衝以產生第一傳輸數據。在第二晶片的讀取操作期間，第一晶片可以對第一傳輸數據進行緩衝以產生第三輸出數據，可以輸出第三輸出數據作為第一選中數據，以及可以輸出第一選中數據作為外部輸出數據。

在各種實施例中，在第二晶片的寫入操作期間，第一晶片可以對外部輸入數據進行緩衝以產生第二傳輸數據。在第二晶片的寫入操作期間，第二晶片可以對第二傳輸數據進行緩衝以產生第二輸入數據，可以延遲第二輸入數據以產生第二延遲數據，以及可以將第二延遲數據轉變為並行數據以將並行數據儲存在第二存儲單元陣列中。

在各種實施例中，第一晶片可以包括緩衝器控制信號發生電路，所述緩衝器控制信號發生電路基於讀取信號、寫入信號、第一晶片選擇信號和第二晶片選擇信號而產生第一緩衝器控制信號、第二緩衝器控制信號和第一選擇控制信號。

在各種實施例中，第一緩衝器控制信號可以被使能以執行第一晶片的寫入操作，以及第二緩衝器控制信號可以被使能以執行第二晶片的寫入操作。

在各種實施例中，第一選擇控制信號可以被使能以執行第一晶片的讀取操作，以及第一選擇控制信號可以被禁止來執行第二晶片的讀取操作。

在各種實施例中，第二晶片可以包括緩衝器控制信號發生電路，所述緩衝器控制信號發生電路基於讀取信號、寫入信號和第二晶片選擇信號而產生第三緩衝器控制信號和第二選擇控制信號。

在各種實施例中，第三緩衝器控制信號可以被使能以執行第二晶片的寫入操作，以及第二選擇控制信號可以被使能以執行第二晶片的讀取操作。

在各種實施例中，第一晶片與第二晶片可以被布置為彼此重疊。第一晶片可以連接至第一焊盤，第一焊盤連接至輸入外部輸入數據所經由的互連線，且第一晶片與第二晶片可以經由第二焊盤彼此傳輸數據。

在各種實施例中，第一晶片和第二晶片中的每個可以包括同時操作的至少兩排。

根據一個實施例，可以提供一種半導體模塊。該半導體模塊可以包括主晶片，所述主晶片被配置為接收外部命令信號和外部地址信號，以及將外部命令信號和外部地址信號作為傳輸命令信號和傳輸地址信號傳輸給半導體模塊中所包括的至少一個從晶片。

在下文中將參照附圖來描述本公開的各個實施例。然而，本文中所描述的實施例僅用於說明的目的，而非意在限制本公開的範圍。

參見圖1，提供了第一晶片11和第二晶片12。第一晶片11可以包括第一I/O緩衝器111、第一輸入緩衝器112、第一鎖存器電路113、第一命令解碼器114、第一行解碼器115、第一列解碼器116和第一存儲單元陣列117。第二晶片12可以包括第二I/O緩衝器121、第二輸入緩衝器122、第二鎖存器電路123、第二命令解碼器124、第二行解碼器125、第二列解碼器126和第二存儲單元陣列127。

第一I/O緩衝器111可以響應於第一緩衝器使能信號BUF_EN1而接收外部命令/地址信號CA_EXT以產生傳輸命令/地址CA_T。例如，如果第一緩衝器使能信號BUF_EN1被使能，則第一I/O緩衝器111可以對外部命令/地址信號CA_EXT進行緩衝以產生傳輸命令/地址CA_T，以及可以將傳輸命令/地址CA_T輸出給第一輸入緩衝器112和第二輸入緩衝器122。外部命令/地址信號CA_EXT可以包括關於用於控制第一晶片11和第二晶片12的內部操作的命令以及用於訪問第一晶片11和第二晶片12中所包括的存儲單元的地址的信息。在一些實施例中，第一I/O緩衝器111可以被配置為接收各種外部信號(包括數據和數據選通信號)，而非外部命令/地址信號CA_EXT。因為第一晶片11用作接收外部命令/地址信號CA_EXT的主晶片，所以第一緩衝器使能信號BUF_EN1可以被設置為被使能。

第一輸入緩衝器112可以響應於傳輸命令/地址CA_T而產生第一內部命令/地址ICA1。例如，第一輸入緩衝器112可以對傳輸命令/地址CA_T進行緩衝以產生第一內部命令/地址ICA1。

第一鎖存器電路113可以鎖存第一內部命令/地址ICA1。第一鎖存器電路113可以從關於第一內部命令/地址ICA1中所包括的命令的信息提取並產生第一鎖存命令LCMD1。第一命令解碼器114可以對第一鎖存命令LCMD1解碼以產生用於控制第一晶片11的內部操作的第一內部命令ICMD1。第一鎖存器電路113可以從關於第一內部命令/地址ICA1中所包括的地址的信息產生第一地址XADD1和第一列地址YADD1。第一行解碼器115和第一列解碼器116可以分別對第一地址XADD1和第一列地址YADD1解碼以選擇第一存儲單元陣列117中所包括的存儲單元中的至少一個存儲單元。在一個實施例中，包括第一行解碼器115和第一列解碼器116的地址解碼器可以對地址(即，第一地址XADD1和第一列地址YADD1)解碼以訪問第一存儲單元陣列117中所包括的存儲單元中的至少一個存儲單元。

第二I/O緩衝器121可以響應於第二緩衝器使能信號BUF_EN2而操作。如果第二晶片12用作從晶片，則第二緩衝器使能信號BUF_EN2可以被禁止。相應地，第二I/O緩衝器121可以通過被禁止的第二緩衝器使能信號BUF_EN2而不激活。

第二輸入緩衝器122可以響應於傳輸命令/地址CA_T而產生第二內部命令/地址ICA2。例如，第二輸入緩衝器122可以對傳輸命令/地址CA_T進行緩衝以產生第二內部命令/地址ICA2。

第二鎖存器電路123可以鎖存第二內部命令/地址ICA2。第二鎖存器電路123可以從關於第二內部命令/地址ICA2中所包括的命令的信息提取並產生第二鎖存命令LCMD2。第二命令解碼器124可以對第二鎖存命令LCMD2解碼以產生用於控制第二晶片12的內部操作的第二內部命令ICMD2。第二鎖存器電路123可以從關於第二內部命令/地址ICA2中所包括的地址的信息產生第二地址XADD2和第二列地址YADD2。第二行解碼器125和第二列解碼器126可以分別對第二地址XADD2和第二列地址YADD2解碼以選擇第二存儲單元陣列127中所包括的存儲單元中的至少一個存儲單元。在一個實施例中，包括第二行解碼器125和第二列解碼器126的地址解碼器可以對地址(即，第二地址XADD2和第二列地址YADD2)解碼以訪問第二存儲單元陣列127中所包括的存儲單元中的至少一個存儲單元。

第一晶片11和第二晶片12可以按照第一操作模式或第二操作模式來操作。第一操作模式意味著通過「×4」位結構(bit organization)來同時輸入或輸出四個數據，而第二操作模式意味著通過「×8」位結構來同時輸入或輸出八個數據。因此，在第一操作模式中可以需要四個數據緩衝器，而在第二操作模式中可以需要八個數據緩衝器。第一晶片11中包括的第一I/O緩衝器111和第一輸入緩衝器112可以被配置為在第二操作模式中使用而在第一操作模式中不使用的數據緩衝器。第二晶片12中包括的第二I/O緩衝器121和第二輸入緩衝器122可以被配置為在第二操作模式中使用而在第一操作模式中不使用的數據緩衝器。

在下文中將描述具有前述配置的第一晶片11和第二晶片12的操作。

可以指定第一晶片11來用作主晶片。因此，第一晶片11可以接收外部命令/地址信號CA_EXT以產生傳輸命令/地址CA_T。第一晶片11可以經由第一輸入緩衝器112接收傳輸命令/地址CA_T以產生第一內部命令/地址ICA1，以及可以使用第一鎖存器電路113來鎖存第一內部命令/地址ICA1以產生用於選擇第一存儲單元陣列117中所包括的存儲單元之中的至少一個存儲單元的第一地址XADD1和第一列地址YADD1。

可以指定第二晶片12來用作從晶片。因此，第二晶片12可以經由第二輸入緩衝器122來接收傳輸命令/地址CA_T。第二晶片12可以使用第二鎖存器電路123來接收並鎖存在第二緩衝器122中產生的第二內部命令/地址ICA2，以產生用於選擇第二存儲單元陣列127中所包括的存儲單元之中的至少一個存儲單元的第二地址XADD2和第二列地址YADD2。

如上所述，第一晶片11可以用作主晶片以用來接收外部命令/地址信號CA_EXT以及用來對第一晶片11中所包括的存儲單元執行內部操作，而第二晶片12可以接收在第一晶片11中產生的傳輸命令/地址CA_T以對第二晶片12中所包括的存儲單元執行內部操作。即，外部命令/地址信號CA_EXT不直接輸入至半導體模塊中所包括的所有晶片(即，第一晶片11和第二晶片12)，而是僅直接輸入至被設置為主晶片的一個晶片(即，第一晶片11)，且外部命令/地址信號CA_EXT經由主晶片而傳輸給半導體模塊的其他晶片(即，第二晶片12)。因此，可以降低外部命令/地址信號CA_EXT的加載時間。由於半導體模塊中包括的多個晶片之一被指定來用作主晶片以接收外部命令/地址信號CA_EXT以及將外部命令/地址信號CA_EXT傳輸給半導體模塊中所包括的多個晶片中的其他晶片，因此可以不需要額外的電路來接收外部命令/地址信號CA_EXT。因此，可以降低半導體模塊的功耗和成本。

參見圖2和圖3，圖示了使用參照圖1而描述的第一晶片11和第二晶片12來實施的半導體模塊2和3。

圖2中所示的半導體模塊2可以包括第一晶片至第八晶片21、22、23、24、25、26、27和28。可以指定第四晶片24來用作主晶片，而可以指定第一晶片21至第三晶片23以及第五晶片25至第八晶片28來用作從晶片。第四晶片24可以實施為具有與圖1中所示的第一晶片11相同的配置，而第一晶片21至第三晶片23以及第五晶片25至第八晶片28中的每個可以實施為具有與圖1中所示的第二晶片12相同的配置。第四晶片24可以接收外部命令/地址信號CA_EXT以產生並輸出傳輸命令/地址CA_T，以及可以根據傳輸命令/地址CA_T來對第四晶片24中包括的存儲單元執行第四晶片24的內部操作。第一晶片21至第三晶片23以及第五晶片25至第八晶片28可以根據傳輸命令/地址CA_T來對包括在其中的存儲單元執行其內部操作。

圖3中所示的半導體模塊3可以包括第一晶片至第八晶片31、32、33、34、35、36、37和38。可以指定第四晶片34和第五晶片35來用作主晶片，以及可以指定第一晶片31至第三晶片33和第六晶片36至第八晶片38來用作從晶片。第四晶片34和第五晶片35中的每個可以實施為具有與圖1中所示的第一晶片11相同的配置，而第一晶片31至第三晶片33和第六晶片36至第八晶片38中的每個可以實施為具有與圖1中所示的第二晶片12相同的配置。第四晶片34可以接收外部命令/地址信號CA_EXT以產生並輸出第一傳輸命令/地址CA_T1，以及可以根據第一傳輸命令/地址CA_T1來對第四晶片34中所包括的存儲單元執行第四晶片34的內部操作。第五晶片35可以接收外部命令/地址信號CA_EXT以產生並輸出第二傳輸命令/地址CA_T2，以及可以根據第二傳輸命令/地址CA_T2來對第五晶片35中所包括的存儲單元執行第五晶片35的內部操作。第一晶片31至第三晶片33可以根據第一傳輸命令/地址CA_T1來對包括在其中的存儲單元執行其內部操作。第六晶片36至第八晶片38可以根據第二傳輸命令/地址CA_T2來對包括在其中的存儲單元執行其內部操作。

參見圖4，提供了第一晶片41和第二晶片42。第一晶片41可以包括第一輸入緩衝器411、第一輸出緩衝器412、第一延遲電路413、第一鎖存器電路414、第一命令解碼器415、第一行解碼器416、第一列解碼器417和第一存儲單元陣列418。第二晶片42可以包括第二輸入緩衝器421、第二輸出緩衝器422、第二延遲電路423、第二鎖存器電路424、第二命令解碼器425、第二行解碼器426、第二列解碼器427和第二存儲單元陣列428。

第一輸入緩衝器411可以接收外部命令/地址信號CA_EXT以產生第一內部命令/地址ICA1。例如，第一輸入緩衝器411可以對外部命令/地址信號CA_EXT進行緩衝以產生第一內部命令/地址ICA1，以及可以將第一內部命令/地址ICA1輸出給第一輸出緩衝器412和第一延遲電路413。外部命令/地址信號CA_EXT可以包括關於控制第一晶片41和第二晶片42的內部操作的命令以及用於訪問第一晶片41和第二晶片42中所包括的存儲單元的地址的信息。在一些實施例中，第一輸入緩衝器411可以被配置為接收各種外部信號(包括數據和數據選通信號)，而非外部命令/地址信號CA_EXT。

第一輸出緩衝器412可以響應於第一內部命令/地址ICA1而產生第一傳輸命令/地址CA_T1。例如，第一輸出緩衝器412可以對第一內部命令/地址ICA1進行緩衝以產生並輸出第一傳輸命令/地址CA_T1。

第一延遲電路413可以響應於第一延遲使能信號DLY_EN1而延遲第一內部命令/地址ICA1以產生第一延遲命令/地址ICAd1。例如，如果第一延遲使能信號DLY_EN1被使能，則第一延遲電路413可以延遲第一內部命令/地址ICA1以產生第一延遲命令/地址ICAd1。根據實施例，第一延遲使能信號DLY_EN1可以在第一晶片41中產生，或者可以從外部晶片或外部設備提供。用於產生第一延遲命令/地址ICAd1的第一內部命令/地址ICA1的延遲時間可以根據實施例而設置為不同。

第一鎖存器電路414可以鎖存第一延遲命令/地址ICAd1。第一鎖存器電路414可以從關於第一延遲命令/地址ICAd1中所包括的命令的信息提取並產生第一鎖存命令LCMD1。第一命令解碼器415可以對第一鎖存命令LCMD1解碼以產生用於控制第一晶片41的內部操作的第一內部命令ICMD1。第一鎖存器電路414可以從關於第一延遲命令/地址ICAd1中所包括的地址的信息產生第一地址XADD1和第一列地址YADD1。第一行解碼器416和第一列解碼器417可以分別對第一地址XADD1和第一列地址YADD1解碼以選擇第一存儲單元陣列418中所包括的存儲單元中的至少一個存儲單元。在一個實施例中，包括第一行解碼器416和第一列解碼器417的地址解碼器可以對地址(即，第一地址XADD1和第一列地址YADD1)解碼以訪問第一存儲單元陣列418中所包括的存儲單元中的至少一個存儲單元。

第二輸入緩衝器421可以接收第一傳輸命令/地址CA_T1以產生第二內部命令/地址ICA2。例如，第二輸入緩衝器421可以對第一傳輸命令/地址CA_T1進行緩衝以產生第二內部命令/地址ICA2，以及可以將第二內部命令/地址ICA2輸出給第二輸出緩衝器422和第二延遲電路423。在一些實施例中，第二輸入緩衝器421可以被配置為接收各種外部信號(包括數據和數據選通信號)，而非第一傳輸命令/地址CA_T1。

第二輸出緩衝器422可以響應於第二內部命令/地址ICA2而產生第二傳輸命令/地址CA_T2。例如，第二輸出緩衝器422可以對第二內部命令/地址ICA2進行緩衝以產生並輸出第二傳輸命令/地址CA_T2。

第二延遲電路423可以響應於第二延遲使能信號DLY_EN2而延遲第二內部命令/地址ICA2以產生第二延遲命令/地址ICAd2。例如，如果第二延遲使能信號DLY_EN2被使能，則第二延遲電路423可以延遲第二內部命令/地址ICA2以產生第二延遲命令/地址ICAd2。根據實施例，第二延遲使能信號DLY_EN2可以在第二晶片42中產生，或者可以從外部晶片或外部設備提供。用於產生第二延遲命令/地址ICAd2的第二內部命令/地址ICA2的延遲時間可以根據實施例而被設置為不同。

第二鎖存器電路424可以鎖存第二延遲命令/地址ICAd2。第二鎖存器電路424可以從關於第二延遲命令/地址ICAd2中所包括的命令的信息提取並產生第二鎖存命令LCMD2。第二命令解碼器425可以對第二鎖存命令LCMD2解碼以產生用於控制第二晶片42的內部操作的第二內部命令ICMD2。第二鎖存器電路424可以從關於第二延遲命令/地址ICAd2中所包括的地址的信息產生第二地址XADD2和第二列地址YADD2。第二行解碼器426和第二列解碼器427可以分別對第二地址XADD2和第二列地址YADD2解碼以選擇第二存儲單元陣列428中所包括的存儲單元中的至少一個存儲單元。在一個實施例中，包括第二行解碼器426和第二列解碼器427的地址解碼器可以對地址(即，第二地址XADD2和第二列地址YADD2)解碼以訪問第二存儲單元陣列428中所包括的存儲單元中的至少一個存儲單元。

第一晶片41和第二晶片42可以按照第一操作模式(對應於具有位結構「×4」的操作模式)或第二操作模式(對應於具有位結構「×8」的操作模式)來操作。第一晶片41中所包括的第一輸入緩衝器411和第一輸出緩衝器412可以被配置為在第二操作模式中使用而在第一操作模式中不使用的數據緩衝器。第二晶片42中所包括的第二輸入緩衝器421和第二輸出緩衝器422可以被配置為在第二操作模式中使用而在第一操作模式中不使用的數據緩衝器。

在下文中將描述具有前述配置的第一晶片41和第二晶片42的操作。

可以指定第一晶片41來用作主晶片。因此，第一晶片41可以接收外部命令/地址信號CA_EXT以產生第一內部命令/地址ICA1。第一晶片41可以使用第一延遲電路413來延遲第一內部命令/地址ICA1以產生第一延遲命令/地址ICAd1。第一晶片41可以使用第一鎖存器電路414來鎖存第一延遲命令/地址ICAd1以產生用於選擇第一存儲單元陣列418中所包括的存儲單元之中的至少一個存儲單元的第一地址XADD1和第一列地址YADD1。第一晶片41可以使用第一輸出緩衝器412來對第一內部命令/地址ICA1進行緩衝以產生第一傳輸命令/地址CA_T1。

可以指定第二晶片42來用作從晶片。因此，第二晶片42可以使用第二輸入緩衝器421來對第一傳輸命令/地址CA_T1進行緩衝以產生第二內部命令/地址ICA2。第二晶片42可以使用第二延遲電路423來延遲第二內部命令/地址ICA2以產生第二延遲命令/地址ICAd2。第二晶片42可以使用第二鎖存器電路424來鎖存第二延遲命令/地址ICAd2以產生用於選擇第二存儲單元陣列428中所包括的存儲單元之中的至少一個存儲單元的第二地址XADD2和第二列地址YADD2。第二晶片42可以使用第二輸出緩衝器422來對第二內部命令/地址ICA2進行緩衝以產生第二傳輸命令/地址CA_T2。

如上所述，第一晶片41可以用作主晶片以用來接收外部命令/地址信號CA_EXT以及用來對第一晶片41中所包括的存儲單元執行內部操作，而第二晶片42可以接收在第一晶片41中產生的第一傳輸命令/地址CA_T1以對第二晶片42中所包括的存儲單元執行內部操作。即，外部命令/地址信號CA_EXT不直接輸入至半導體模塊中所包括的所有晶片(即，第一晶片41和第二晶片42)，而是僅直接輸入至被設置為主晶片的一個晶片(即，第一晶片41)，且外部命令/地址信號CA_EXT經由主晶片而傳輸給半導體模塊的其他晶片(即，第二晶片42)。因此，可以降低外部命令/地址信號CA_EXT的加載時間。由於半導體模塊中包括的多個晶片之一被指定來用作主晶片以接收外部命令/地址信號CA_EXT以及將外部命令/地址信號CA_EXT傳輸給半導體模塊中所包括的多個晶片中的其他晶片，因此可以不需要額外的電路來接收外部命令/地址信號CA_EXT。因此，可以降低半導體模塊的功耗和成本。

參見圖5，圖示了使用參照圖4而描述的第一晶片41和第二晶片42來實施的半導體模塊5。

圖5中所示的半導體模塊5可以包括第一晶片至第八晶片51、52、53、54、55、56、57和58。可以指定第四晶片54來用作主晶片，以及可以指定第一晶片51至第三晶片53和第五晶片55至第八晶片58來用作從晶片。第四晶片44可以被實施為具有與圖4中所示的第一晶片41相同的配置，而第一晶片51至第三晶片53和第五晶片55至第八晶片58中的每個晶片可以被實施為具有與圖4中所示的第二晶片42相同的配置。第四晶片54可以接收外部命令/地址信號CA_EXT以產生並輸出第一傳輸命令/地址CA_T1，以及可以根據外部命令/地址信號CA_EXT而對第四晶片54中所包括的存儲單元執行第四晶片54的內部操作。第三晶片53可以接收第一傳輸命令/地址CA_T1以產生並輸出第二傳輸命令/地址CA_T2，以及可以根據第一傳輸命令/地址CA_T1而對第三晶片53中所包括的存儲單元執行第三晶片53的內部操作。第二晶片52可以接收第二傳輸命令/地址CA_T2以產生並輸出第三傳輸命令/地址CA_T3，以及可以根據第二傳輸命令/地址CA_T2而對第二晶片52中所包括的存儲單元執行第二晶片52的內部操作。第一晶片51可以根據第三傳輸命令/地址CA_T3而對第一晶片51中所包括的存儲單元執行第一晶片51的內部操作。第五晶片55可以接收第一傳輸命令/地址CA_T1以產生並輸出第四傳輸命令/地址CA_T4，以及可以根據第一傳輸命令/地址CA_T1而對第五晶片55中所包括的存儲單元執行第五晶片55的內部操作。第六晶片56可以接收第四傳輸命令/地址CA_T4以產生並輸出第五傳輸命令/地址CA_T5，以及可以根據第四傳輸命令/地址CA_T4而對第六晶片56中所包括的存儲單元執行第六晶片56的內部操作。第七晶片57可以接收第五傳輸命令/地址CA_T5以產生並輸出第六傳輸命令/地址CA_T6，以及可以根據第五傳輸命令/地址CA_T5而對第七晶片57中所包括的存儲單元執行第七晶片57的內部操作。第八晶片58可以根據第六傳輸命令/地址CA_T6而對第八晶片58中所包括的存儲單元執行第八晶片58的內部操作。

參見圖6，圖示了根據一個實施例的在半導體模塊中採用的第一晶片61和第二晶片62。第一晶片61可以包括第一I/O緩衝器611、第一輸入緩衝器612、第二輸入緩衝器613、第一選擇器614、第二選擇器615和第一鎖存器電路616。第二晶片62可以包括第二I/O緩衝器621、第三輸入緩衝器622、第四輸入緩衝器623、第三選擇器624、第四選擇器625和第二鎖存器電路626。

第一I/O緩衝器611可以接收第一外部命令/地址信號CA_EXT1以產生第一傳輸命令/地址CA_T1。在第一I/O緩衝器611中產生的第一傳輸命令/地址CA_T1可以傳輸給第一輸入緩衝器612和第四輸入緩衝器623。在一些實施例中，第一I/O緩衝器611可以被配置為接收各種外部信號(包括數據和數據選通信號)，而非第一外部命令/地址信號CA_EXT1。

第一輸入緩衝器612可以響應於第一傳輸命令/地址CA_T1而產生第一內部命令/地址ICA1。例如，第一輸入緩衝器612可以對第一傳輸命令/地址CA_T1進行緩衝以產生第一內部命令/地址ICA1。

第二輸入緩衝器613可以響應於產生在第二I/O緩衝器621中的第二傳輸命令/地址CA_T2而產生第二內部命令/地址ICA2。例如，第二輸入緩衝器613可以對第二傳輸命令/地址CA_T2進行緩衝以產生第二內部命令/地址ICA2。

第一選擇器614可以響應於第一模式選擇信號MSEL1而選擇第一內部命令/地址ICA1和第二內部命令/地址ICA2中的一個以輸出選中的內部命令/地址作為第一選中命令/地址CA_SEL1。例如，如果在第一選擇輸出模式中具有邏輯「低」電平的第一模式選擇信號MSEL1被輸入至第一選擇器614，則第一選擇器614可以選擇並輸出第一內部命令/地址ICA1作為第一選中命令/地址CA_SEL1，而如果在第二選擇輸出模式中具有邏輯「高」電平的第一模式選擇信號MSEL1被輸入至第一選擇器614，則第一選擇器614可以選擇並輸出第二內部命令/地址ICA2作為第一選中命令/地址CA_SEL1。第一選擇輸出模式和第二選擇輸出模式中的第一模式選擇信號MSEL1的邏輯電平可以根據實施例而被設置為不同。第一模式選擇信號MSEL1可以在第一晶片61中產生，或者可以由外部晶片或外部設備提供。

第二選擇器615可以響應於第一模式選擇信號MSEL1而選擇第一內部命令/地址ICA1和第二內部命令/地址ICA2中的一個以輸出選中的內部命令/地址作為第二選中命令/地址CA_SEL2。例如，如果在第一選擇輸出模式中具有邏輯「低」電平的第一模式選擇信號MSEL1被輸入至第二選擇器615，則第二選擇器615可以選擇並輸出第二內部命令/地址ICA2作為第二選中命令/地址CA_SEL2，而如果在第二選擇輸出模式中具有邏輯「高」電平的第一模式選擇信號MSEL1被輸入至第二選擇器615，則第二選擇器615可以選擇並輸出第一內部命令/地址ICA1作為第二選中命令/地址CA_SEL2。

第一鎖存器電路616可以鎖存第一選中命令/地址CA_SEL1和第二選中命令/地址CA_SEL2。第一鎖存器電路616可以鎖存第一選中命令/地址CA_SEL1和第二選中命令/地址CA_SEL2以選擇第一晶片61中所包括的存儲單元中的至少一個存儲單元，以及執行第一晶片61的內部操作。

第二I/O緩衝器621可以接收第二外部命令/地址信號CA_EXT2以產生第二傳輸命令/地址CA_T2。在第二I/O緩衝器621中產生的第二傳輸命令/地址CA_T2可以被傳輸給第三輸入緩衝器622和第二輸入緩衝器613。在一些實施例中，第二I/O緩衝器621可以被配置為接收各種外部信號(包括數據和數據選通信號)，而非第二外部命令/地址信號CA_EXT2。

第三輸入緩衝器622可以響應於第二傳輸命令/地址CA_T2而產生第三內部命令/地址ICA3。例如，第二輸入緩衝器622可以對第二傳輸命令/地址CA_T2進行緩衝以產生第三內部命令/地址ICA3。

第四輸入緩衝器623可以響應於產生在第一I/O緩衝器611中的第一傳輸命令/地址CA_T1而產生第四內部命令/地址ICA4。例如，第四輸入緩衝器623可以對第一傳輸命令/地址CA_T1進行緩衝以產生第四內部命令/地址ICA4。

第三選擇器624可以響應於第二模式選擇信號MSEL2而選擇第三內部命令/地址ICA3和第四內部命令/地址ICA4中的一個以輸出選中的內部命令/地址作為第三選中命令/地址CA_SEL3。例如，如果在第一選擇輸出模式中具有邏輯「低」電平的第二模式選擇信號MSEL2被輸入至第三選擇器624，則第三選擇器624可以選擇並輸出第三內部命令/地址ICA3作為第三選中命令/地址CA_SEL3，而如果在第二選擇輸出模式中具有邏輯「高」電平的第二模式選擇信號MSEL2被輸入至第三選擇器624，則第三選擇器624可以選擇並輸出第四內部命令/地址ICA4作為第三選中命令/地址CA_SEL3。第一選擇輸出模式和第二選擇輸入模式中的第二模式選擇信號MSEL2的邏輯電平可以根據實施例而被設置為不同。第二模式選擇信號MSEL2可以在第二晶片62中產生，或者可以由外部晶片或外部設備提供。

第四選擇器625可以響應於第二模式選擇信號MSEL2而選擇第三內部命令/地址ICA3和第四內部命令/地址ICA4中的一個以輸出選中的內部命令/地址作為第四選中命令/地址CA_SEL4。例如，如果在第一選擇輸出模式中具有邏輯「低」電平的第二模式選擇信號MSEL2被輸入至第四選擇器625，則第四選擇器625可以選擇並輸出第四內部命令/地址ICA4作為第四選中命令/地址CA_SEL4，而如果在第二選擇輸出模式中具有邏輯「高」電平的第二模式選擇信號MSEL2被輸入至第四選擇器625，則第四選擇器625可以選擇並輸出第三內部命令/地址ICA3作為第四選中命令/地址CA_SEL4。

第二鎖存器電路626可以鎖存第三選中命令/地址CA_SEL3和第四選中命令/地址CA_SEL4。第二鎖存器電路626可以鎖存第三選中命令/地址CA_SEL3和第四選中命令/地址CA_SEL4以選擇第二晶片62中所包括的存儲單元中的至少一個存儲單元，以及執行第二晶片62的內部操作。

第一晶片61和第二晶片62可以按照第一操作模式(對應於具有位結構「×4」的操作模式)或第二操作模式(對應於具有位結構「×8」的操作模式)來操作。第一晶片61中所包括的第一I/O緩衝器611、第一輸入緩衝器612和第二輸入緩衝器613可以被配置為在第二操作模式中使用而在第一操作模式中不使用的數據緩衝器。第二晶片62中所包括的第二I/O緩衝器621、第三輸入緩衝器622和第四輸入緩衝器623可以被配置為在第二操作模式中使用而在第一操作模式中不使用的數據緩衝器。

在下文中將描述具有前述配置的第一晶片61和第二晶片62的操作。

在第一選擇輸出模式中，由於第一模式選擇信號MSEL1具有邏輯「低」電平，因此經由第一I/O緩衝器611和第一輸入緩衝器612而從第一外部命令/地址信號CA_EXT1產生的第一內部命令/地址ICA1可以被選擇作為第一選中命令/地址CA_SEL1，且第一選中命令/地址CA_SEL1可以通過第一鎖存器電路616來鎖存。在第一選擇輸出模式中，經由第二I/O緩衝器621和第二輸入緩衝器613而從第二外部命令/地址信號CA_EXT2產生的第二內部命令/地址ICA2可以被選擇作為第二選中命令/地址CA_SEL2，且第二選中命令/地址CA_SEL2可以通過第一鎖存器電路616來鎖存。第一鎖存器電路616可以鎖存第一選中命令/地址CA_SEL1和第二選中命令/地址CA_SEL2以選擇第一晶片61中所包括的存儲單元中的至少一個存儲單元，以及執行第一晶片61的內部操作。

在第一選擇輸出模式中，由於第二模式選擇信號MSEL2具有邏輯「低」電平，因此經由第二I/O緩衝器621和第三輸入緩衝器622而從第二外部命令/地址信號CA_EXT2產生的第三內部命令/地址ICA3可以被選擇作為第三選中命令/地址CA_SEL3，且第三選中命令/地址CA_SEL3可以通過第二鎖存器電路626來鎖存。在第一選擇輸出模式中，經由第一I/O緩衝器611和第四輸入緩衝器623而從第一外部命令/地址信號CA_EXT1產生的第四內部命令/地址ICA4可以被選擇作為第四選中命令/地址CA_SEL4，且第四選中命令/地址CA_SEL4可以通過第二鎖存器電路626來鎖存。第二鎖存器電路626可以鎖存第三選中命令/地址CA_SEL3和第四選中命令/地址CA_SEL4以選擇第二晶片62中所包括的存儲單元中的至少一個存儲單元，以及執行第二晶片62的內部操作。

在第二選擇輸出模式中，由於第一模式選擇信號MSEL1具有邏輯「高」電平，因此第二內部命令/地址ICA2可以被選擇作為第一選中命令/地址CA_SEL1，且第一選中命令/地址CA_SEL1可以通過第一鎖存器電路616來鎖存。在第二選擇輸出模式中，第一內部命令/地址ICA1可以被選擇作為第二選中命令/地址CA_SEL2，且第二選中命令/地址CA_SEL2可以通過第一鎖存器電路616來鎖存。第一鎖存器電路616可以鎖存第一選中命令/地址CA_SEL1和第二選中命令/地址CA_SEL2以選擇第一晶片61中所包括的存儲單元中的至少一個存儲單元，以及執行第一晶片61的內部操作。

在第二選擇輸出模式中，由於第二模式選擇信號MSEL2具有邏輯「高」電平，因此第四內部命令/地址ICA4可以被選擇作為第三選中命令/地址CA_SEL3，且第三選中命令/地址CA_SEL3可以通過第二鎖存器電路626來鎖存。在第二選擇輸出模式中，第三內部命令/地址ICA3可以被選擇作為第四選中命令/地址CA_SEL4，且第四選中命令/地址CA_SEL4可以通過第二鎖存器電路626來鎖存。第二鎖存器電路626可以鎖存第三選中命令/地址CA_SEL3和第四選中命令/地址CA_SEL4以選擇第二晶片62中所包括的存儲單元中的至少一個存儲單元，以及執行第二晶片62的內部操作。

根據以上實施例，可以將第一晶片61和第二晶片62二者都指定用作主晶片。因此，第一晶片61和第二晶片62可以分別接收第一外部命令/地址信號CA_EXT1和第二外部命令/地址信號CA_EXT2以對第一晶片61和第二晶片62中所包括的存儲單元執行第一晶片61和第二晶片62的內部操作。即，第一晶片61可以直接接收第一外部命令/地址信號CA_EXT1，以及可以經由第二晶片62間接接收第二外部命令/地址信號CA_EXT2來操作，而第二晶片62可以直接接收第二外部命令/地址信號CA_EXT2，以及可以經由第一晶片61間接接收第一外部命令/地址信號CA_EXT1來操作。由於第一外部命令/地址信號CA_EXT1僅直接輸入至第一晶片61，而第二外部命令/地址信號CA_EXT2僅直接輸入至第二晶片62，因此可以降低第一外部命令/地址信號CA_EXT1和第二外部命令/地址信號CA_EXT2的加載時間。由於半導體模塊中所包括的多個晶片中的一些晶片被指定來用作主晶片，因此可以不需要額外電路來接收第一外部命令/地址信號CA_EXT1和第二外部命令/地址信號CA_EXT2。因此，可以降低半導體模塊的功耗和成本。

參見圖7，圖示了根據一個實施例的半導體模塊中採用的第一晶片71和第二晶片72。第一晶片71可以包括第一輸入緩衝器711、第一輸出緩衝器712、第二輸入緩衝器713、第一延遲電路714、第一選擇器715、第二選擇器716和第一鎖存器電路717。第二晶片72可以包括第三輸入緩衝器721、第二輸出緩衝器722、第四輸入緩衝器723、第二延遲電路724、第三選擇器725、第四選擇器726和第二鎖存器電路727。

第一輸入緩衝器711可以接收第一外部命令/地址信號CA_EXT1以產生第一內部命令/地址ICA1。在第一輸入緩衝器711中產生的第一內部命令/地址ICA1可以被傳輸給第一輸出緩衝器712和第一延遲電路714。在一些實施例中，第一輸入緩衝器711可以被配置為接收各種外部信號(包括數據和數據選通信號)，而非第一外部命令/地址信號CA_EXT1。

第一輸出緩衝器712可以響應於第一內部命令/地址ICA1而產生第一傳輸命令/地址CA_T1。例如，第一輸出緩衝器712可以對第一內部命令/地址ICA1進行緩衝以產生第一傳輸命令/地址CA_T1。

第二輸入緩衝器713可以響應於產生在第二輸出緩衝器722中的第二傳輸命令/地址CA_T2而產生第二內部命令/地址ICA2。例如，第二輸入緩衝器713可以對第二傳輸命令/地址CA_T2進行緩衝以產生第二內部命令/地址ICA2。

第一延遲電路714可以響應於第一延遲使能信號DLY_EN1而延遲第一內部命令/地址ICA1以產生第一延遲命令/地址ICAd1。例如，如果第一延遲使能信號DLY_EN1被使能，則第一延遲電路714可以延遲第一內部命令/地址ICA1以產生第一延遲命令/地址ICAd1。根據實施例，第一延遲使能信號DLY_EN1可以在第一晶片71中產生，或者可以從外部晶片或外部設備提供。用於產生第一延遲命令/地址ICAd1的第一內部命令/地址ICA1的延遲時間可以根據實施例而被設置為不同。

第一選擇器715可以響應於第一模式選擇信號MSEL1而選擇第一延遲命令/地址ICAd1和第二內部命令/地址ICA2中的一個以將選中的命令/地址輸出作為第一選中命令/地址CA_SEL1。例如，如果在第一選擇輸出模式中具有邏輯「低」電平的第一模式選擇信號MSEL1被輸入至第一選擇器715，則第一選擇器715可以選擇並輸出第一延遲命令/地址ICAd1作為第一選中命令/地址CA_SEL1，而如果在第二選擇輸出模式中具有邏輯「高」電平的第一模式選擇信號MSEL1被輸入至第一選擇器715，則第一選擇器715可以選擇並輸出第二內部命令/地址ICA2作為第一選中命令/地址CA_SEL1。第一選擇輸出模式和第二選擇輸出模式中的第一模式選擇信號MSEL1的邏輯電平可以根據實施例而被設置為不同。第一模式選擇信號MSEL1可以在第一晶片71中產生，或者可以由外部晶片或外部設備提供。

第二選擇器716可以響應於第一模式選擇信號MSEL1而選擇第一延遲命令/地址ICAd1和第二內部命令/地址ICA2中的一個以輸出選中的命令/地址作為第二選中命令/地址CA_SEL2。例如，如果在第一選擇輸出模式中具有邏輯「低」電平的第一模式選擇信號MSEL1被輸入至第二選擇器716，則第二選擇器716可以選擇並輸出第二內部命令/地址ICA2作為第二選中命令/地址CA_SEL2，而如果在第二選擇輸出模式中具有邏輯「高」電平的第一模式選擇信號MSEL1被輸入至第二選擇器716，則第二選擇器716可以選擇並輸出第一延遲命令/地址ICAd1作為第二選中命令/地址CA_SEL2。

第一鎖存器電路717可以鎖存第一選中命令/地址CA_SEL1和第二選中命令/地址CA_SEL2。第一鎖存器電路717可以鎖存第一選中命令/地址CA_SEL1和第二選中命令/地址CA_SEL2以選擇第一晶片71中所包括的存儲單元中的至少一個存儲單元，以及執行第一晶片71的內部操作。

第三輸入緩衝器721可以接收第二外部命令/地址信號CA_EXT2以產生第三內部命令/地址ICA3。在第三輸入緩衝器721中產生的第三內部命令/地址ICA3可以被傳輸給第二輸出緩衝器722和第二延遲電路724。在一些實施例中，第三輸入緩衝器721可以被配置為接收各種外部信號(包括數據和數據選通信號)，而非第二外部命令/地址信號CA_EXT2。

第二輸出緩衝器722可以響應於第三內部命令/地址ICA3而產生第二傳輸命令/地址CA_T2。例如，第二輸出緩衝器722可以對第三內部命令/地址ICA3進行緩衝以產生第二傳輸命令/地址CA_T2。

第四輸入緩衝器723可以響應於產生在第一輸出緩衝器712中的第一傳輸命令/地址CA_T1而產生第四內部命令/地址ICA4。例如，第四輸入緩衝器723可以對第一傳輸命令/地址CA_T1進行緩衝以產生第四內部命令/地址ICA4。

第二延遲電路724可以響應於第二延遲使能信號DLY_EN2而延遲第三內部命令/地址ICA3以產生第二延遲命令/地址ICAd2。例如，如果第二延遲使能信號DLY_EN2被使能，則第二延遲電路724可以延遲第三內部命令/地址ICA3以產生第二延遲命令/地址ICAd2。根據實施例，第二延遲使能信號DLY_EN2可以在第二晶片72中產生，或者可以從外部晶片或外部設備提供。用於產生第二延遲命令/地址ICAd2的第三內部命令/地址ICA3的延遲時間可以根據實施例而被設置為不同。

第三選擇器725可以響應於第二模式選擇信號MSEL2而選擇第二延遲命令/地址ICAd2和第四內部命令/地址ICA4中的一個以輸出選中的命令/地址作為第三選中命令/地址CA_SEL3。例如，如果在第一選擇輸出模式中具有邏輯「低」電平的第二模式選擇信號MSEL2被輸入至第三選擇器725，則第三選擇器725可以選擇並輸出第二延遲命令/地址ICAd2作為第三選中命令/地址CA_SEL3，而如果在第二選擇輸出模式中具有邏輯「高」電平的第二模式選擇信號MSEL2被輸入至第三選擇器725，則第三選擇器725可以選擇並輸出第四內部命令/地址ICA4作為第三選中命令/地址CA_SEL3。第一選擇輸出模式和第二選擇輸出模式中的第二模式選擇信號MSEL2的邏輯電平可以根據實施例而被設置為不同。第二模式選擇信號MSEL2可以在第二晶片72中產生，或者可以由外部晶片或外部設備提供。

第四選擇器726可以響應於第二模式選擇信號MSEL2而選擇第二延遲命令/地址ICAd2和第四內部命令/地址ICA4中的一個以輸出選中的命令/地址作為第四選中命令/地址CA_SEL4。例如，如果在第一選擇輸出模式中具有邏輯「低」電平的第二模式選擇信號MSEL2被輸入至第四選擇器726，則第四選擇器726可以選擇並輸出第四內部命令/地址ICA4作為第四選中命令/地址CA_SEL4，而如果在第二選擇輸出模式中具有邏輯「高」電平的第二模式選擇信號MSEL2被輸入至第四選擇器726，則第四選擇器726可以選擇並輸出第二延遲命令/地址ICAd2作為第四選中命令/地址CA_SEL4。

第二鎖存器電路727可以鎖存第三選中命令/地址CA_SEL3和第四選中命令/地址CA_SEL4。第二鎖存器電路727可以鎖存第三選中命令/地址CA_SEL3和第四選中命令/地址CA_SEL4以選擇第二晶片72中所包括的存儲單元中的至少一個存儲單元，以及執行第二晶片72的內部操作。

第一晶片71和第二晶片72可以按照第一操作模式(對應於具有位結構「×4」的操作模式)或第二操作模式(對應於具有位結構「×8」的操作模式)來操作。第一晶片71中包括的第一輸入緩衝器711、第一輸出緩衝器712和第二輸入緩衝器713可以被配置為在第二操作模式中使用而在第一操作模式中不使用的數據緩衝器。第二晶片72中包括的第三輸入緩衝器721、第二輸出緩衝器722和第四輸入緩衝器723可以被配置為在第二操作模式中使用而在第一操作模式中不使用的數據緩衝器。

在下文中將描述具有前述配置的第一晶片71和第二晶片72的操作。

在第一選擇輸出模式中，由於第一模式選擇信號MSEL1具有邏輯「低」電平，因此經由第一輸入緩衝器711和第一延遲電路714而從第一外部命令/地址信號CA_EXT1產生的第一延遲命令/地址ICAd1可以被選擇作為第一選中命令/地址CA_SEL1，且第一選中命令/地址CA_SEL1可以通過第一鎖存器電路717來鎖存。在第一選擇輸出模式中，經由第三輸入緩衝器721、第二輸出緩衝器722和第四輸入緩衝器723而從第二外部命令/地址信號CA_EXT2產生的第二內部命令/地址ICA2可以被選擇作為第二選中命令/地址CA_SEL2，且第二選中命令/地址CA_SEL2可以通過第一鎖存器電路717來鎖存。第一鎖存器電路717可以鎖存第一選中命令/地址CA_SEL1和第二選中命令/地址CA_SEL2以選擇第一晶片71中所包括的存儲單元中的至少一個存儲單元，以及執行第一晶片71的內部操作。

在第一選擇輸出模式中，由於第二模式選擇信號MSEL2具有邏輯「低」電平，因此經由第三輸入緩衝器721和第二延遲電路724而從第二外部命令/地址信號CA_EXT2產生的第二延遲命令/地址ICAd2可以被選擇作為第三選中命令/地址CA_SEL3，且第三選中命令/地址CA_SEL3可以通過第二鎖存器電路727來鎖存。在第一選擇輸出模式中，經由第一輸入緩衝器711、第一輸出緩衝器712和第四輸入緩衝器723而從第一外部命令/地址信號CA_EXT1產生的第四內部命令/地址ICA4可以被選擇作為第四選中命令/地址CA_SEL4，且第四選中命令/地址CA_SEL4可以通過第二鎖存器電路727來鎖存。第二鎖存器電路727可以鎖存第三選中命令/地址CA_SEL3和第四選中命令/地址CA_SEL4以選擇第二晶片72中所包括的存儲單元中的至少一個存儲單元，以及執行第二晶片72的內部操作。

在第二選擇輸出模式中，由於第一模式選擇信號MSEL1具有邏輯「高」電平，因此第二內部命令/地址ICA2可以被選擇作為第一選中命令/地址CA_SEL1，且第一選中命令/地址CA_SEL1可以通過第一鎖存器電路717來鎖存。在第二選擇輸出模式中，第一延遲命令/地址ICAd1可以被選擇作為第二選中命令/地址CA_SEL2，且第二選中命令/地址CA_SEL2可以通過第一鎖存器電路717來鎖存。第一鎖存器電路717可以鎖存第一選中命令/地址CA_SEL1和第二選中命令/地址CA_SEL2以選擇第一晶片71中所包括的存儲單元中的至少一個存儲單元，以及執行第一晶片71的內部操作。

在第二選擇輸出模式中，由於第二模式選擇信號MSEL2具有邏輯「高」電平，因此第四內部命令/地址ICA4可以被選擇作為第三選中命令/地址CA_SEL3，且第三選中命令/地址CA_SEL3可以通過第二鎖存器電路727來鎖存。在第二選擇輸出模式中，第二延遲命令/地址ICAd2可以被選擇作為第四選中命令/地址CA_SEL4，且第四選中命令/地址CA_SEL4可以通過第二鎖存器電路727來鎖存。第二鎖存器電路727可以鎖存第三選中命令/地址CA_SEL3和第四選中命令/地址CA_SEL4以選擇第二晶片72中所包括的存儲單元中的至少一個存儲單元，以及執行第二晶片72的內部操作。

根據以上實施例，可以將第一晶片71和第二晶片72二者都指定為主晶片。因此，第一晶片71和第二晶片72可以分別接收第一外部命令/地址信號CA_EXT1和第二外部命令/地址信號CA_EXT2以對第一晶片71和第二晶片72中所包括的存儲單元執行第一晶片71和第二晶片72的內部操作。即，第一晶片71可以直接接收第一外部命令/地址信號CA_EXT1且可以經由第二晶片72間接接收第二外部命令/地址信號CA_EXT2來操作，而第二晶片72可以直接接收第二外部命令/地址信號CA_EXT2且可以經由第一晶片71間接接收第一外部命令/地址信號CA_EXT1來操作。由於第一外部命令/地址信號CA_EXT1僅直接輸入至第一晶片71，而第二外部命令/地址信號CA_EXT2僅直接輸入至第二晶片72，因此可以降低第一外部命令/地址信號CA_EXT1和第二外部命令/地址信號CA_EXT2的加載時間。由於半導體模塊中所包括的多個晶片中的一些晶片被指定用來用作主晶片，因此可以不需要額外電路來接收第一外部命令/地址信號CA_EXT1和第二外部命令/地址信號CA_EXT2。因此，可以降低半導體模塊的功耗和成本。

參見圖8，圖示了使用參照圖6而描述的第一晶片61和第二晶片62或使用參照圖7而描述的第一晶片71和第二晶片72來實施的半導體模塊8。

半導體模塊8可以包括第一晶片至第八晶片81、82、83、84、85、86、87和88。可以指定第四晶片84和第五晶片85來用作主晶片，以及可以指定第一晶片81至第三晶片83和第六晶片86至第八晶片88來用作從晶片。第四晶片84可以被實施為具有與圖6中所示的第一晶片61相同的配置，而第五晶片85可以被實施為具有與圖6中所示的第二晶片62相同的配置。可選地，第四晶片84可以被實施為具有與圖7中所示的第一晶片71相同的配置，而第五晶片85可以被實施為具有與圖7中所示的第二晶片72相同的配置。第四晶片84可以接收第一外部命令/地址信號CA_EXT1以產生並輸出第一傳輸命令/地址CA_T1，以及第五晶片85可以接收第二外部命令/地址信號CA_EXT2以產生並輸出第二傳輸命令/地址CA_T2。第四晶片84可以根據第一傳輸命令/地址CA_T1和第二傳輸命令/地址CA_T2而對第四晶片84中所包括的存儲單元執行第四晶片84的內部操作。第一晶片81至第三晶片83和第六晶片86至第八晶片88中的每個可以根據在第四晶片84和第五晶片85中產生的第一傳輸命令/地址CA_T1和第二傳輸命令/地址CA_T2而對包括在其中的存儲單元執行其內部操作。

參見圖9，圖示了根據一個實施例的在半導體模塊中採用的第一晶片91和第二晶片92。第一晶片91可以包括第一緩衝器控制信號發生電路911、第一存儲單元陣列912、第一併行器(deserializer)913、第一串行器(serializer)914、第一輸出緩衝器915、第二輸出緩衝器916和第一輸入緩衝器917。第二晶片92可以包括第二緩衝器控制信號發生電路921、第二存儲單元陣列922、第二並行器923、第二串行器924、第三輸出緩衝器925和第二輸入緩衝器926。

第一緩衝器控制信號發生電路911可以響應於讀取信號RD、寫入信號WT、第一晶片選擇信號CS1和第二晶片選擇信號CS2而產生第一緩衝器控制信號BUF_CNT1、第二緩衝器控制信號BUF_CNT2、第三緩衝器控制信號BUF_CNT3和第四緩衝器控制信號BUF_CNT4。讀取信號RD可以被使能以執行讀取操作，以及寫入信號WT可以被使能以執行寫入操作。第一晶片選擇信號CS1可以被使能以執行第一晶片91的內部操作(例如，讀取操作或寫入操作)。第二晶片選擇信號CS2可以被使能以執行第二晶片92的內部操作(例如，讀取操作或寫入操作)。第一緩衝器控制信號發生電路911可以產生被使能以執行第一晶片91的讀取操作的第一緩衝器控制信號BUF_CNT1和第二緩衝器控制信號BUF_CNT2。第一緩衝器控制信號發生電路911可以產生被使能以執行第二晶片92的讀取操作的第二緩衝器控制信號BUF_CNT2。第一緩衝器控制信號發生電路911可以產生被使能以執行第一晶片91的寫入操作的第三緩衝器控制信號BUF_CNT3。第一緩衝器控制信號發生電路911可以產生被使能以執行第二晶片92的寫入操作的第四緩衝器控制信號BUF_CNT4。被使能的第一緩衝器控制信號BUF_CNT1至第四緩衝器控制信號BUF_CNT4的邏輯電平可以根據實施例而被設置為不同。

在執行第一晶片91的寫入操作時，第一併行器913可以將第一輸入數據IN_D1儲存在第一存儲單元陣列912中。例如，第一併行器913可以將串行輸入的第一輸入數據IN_D1轉換成並行數據，以及可以將並行數據輸出給第一存儲單元陣列912。

在執行第一晶片91的讀取操作時，第一串行器914可以將從第一存儲單元陣列912輸出的數據轉換成第一輸出數據OUT_D1。例如，第一串行器914可以將並行輸入的數據轉換成串行數據，以及可以將串行數據輸出作為第一輸出數據OUT_D1。

第一輸出緩衝器915可以響應於第一緩衝器控制信號BUF_CNT1而接收第一輸出數據OUT_D1以產生第二輸出數據OUT_D2。例如，如果第一緩衝器控制信號BUF_CNT1被使能，則第一輸出緩衝器915可以對第一輸出數據OUT_D1進行緩衝以產生第二輸出數據OUT_D2。

第二輸出緩衝器916可以響應於第二緩衝器控制信號BUF_CNT2而將第二輸出數據OUT_D2或第一傳輸數據T_DQ1作為外部輸出數據EX_DQ2而輸出。例如，如果第二緩衝器控制信號BUF_CNT2被使能，則第二輸出緩衝器916可以對第二輸出數據OUT_D2或第一傳輸數據T_DQ1進行緩衝以輸出緩衝的數據作為外部輸出數據EX_DQ2。在一些實施例中，第二輸出緩衝器916可以輸出數據選通信號，而非外部輸出數據EX_DQ2。

第一輸入緩衝器917可以響應於第三緩衝器控制信號BUF_CNT3和第四緩衝器控制信號BUF_CNT4而從外部輸入數據EX_DQ1產生第一輸入數據IN_D1或第二傳輸數據T_DQ2。例如，如果第三緩衝器控制信號BUF_CNT3被使能，則第一輸入緩衝器917可以對外部輸入數據EX_DQ1進行緩衝以產生並輸出第一輸入數據IN_D1，而如果第四緩衝器控制信號BUF_CNT4被使能，則第一輸入緩衝器917可以對外部輸入數據EX_DQ1進行緩衝以產生並輸出第二傳輸數據T_DQ2。在一些實施例中，第一輸入緩衝器917可以被實施為接收數據選通信號，而非外部輸入數據EX_DQ1。

第二緩衝器控制信號發生電路921可以響應於讀取信號RD、寫入信號WT和第二晶片選擇信號CS2而產生第五緩衝器控制信號BUF_CNT5和第六緩衝器控制信號BUF_CNT6。第二緩衝器控制信號發生電路921可以產生被使能以執行第二晶片92的讀取操作的第五緩衝器控制信號BUF_CNT5。第二緩衝器控制信號發生電路921可以產生被使能以執行第二晶片92的寫入操作的第六緩衝器控制信號BUF_CNT6。被使能的第五緩衝器控制信號BUF_CNT5和第六緩衝器控制信號BUF_CNT6的邏輯電平可以根據實施例而被設置為不同。

在執行第二晶片92的寫入操作時，第二並行器923可以將第二輸入數據IN_D2儲存在第二存儲單元陣列922中。例如，第二並行器923可以將串行輸入的第二輸入數據IN_D2轉換成並行數據，以及可以將並行數據輸出給第二存儲單元陣列922。

在執行第二晶片92的讀取操作時，第二串行器924可以將從第二存儲單元陣列922輸出的數據轉換成第三輸出數據OUT_D3。例如，第二串行器924可以將並行輸入的數據轉換成串行數據，以及可以將串行數據輸出作為第三輸出數據OUT_D3。

第三輸出緩衝器925可以響應於第五緩衝器控制信號BUF_CNT5而接收第三輸出數據OUT_D3以產生第一傳輸數據T_DQ1。例如，如果第五緩衝器控制信號BUF_CNT5被使能，則第三輸出緩衝器925可以對第三輸出數據OUT_D3進行緩衝以產生第一傳輸數據T_DQ1。

第二輸入緩衝器926可以響應於第六緩衝器控制信號BUF_CNT6而從第二傳輸數據T_DQ2產生第二輸入數據IN_D2。例如，如果第六緩衝器控制信號BUF_CNT6被使能，則第二輸入緩衝器926可以對第二傳輸數據T_DQ2進行緩衝以產生並輸出第二輸入數據IN_D2。

第一晶片91和第二晶片92可以按照第一操作模式(對應於具有位結構「×4」的操作模式)或第二操作模式(對應於具有位結構「×8」的操作模式)來操作。第一晶片91中包括的第一輸出緩衝器915、第二輸出緩衝器916和第一輸入緩衝器917可以被配置為在第二操作模式中使用而在第一操作模式中不使用的數據緩衝器。第二晶片92中包括的第三輸出緩衝器925和第二輸入緩衝器926可以被配置為在第二操作模式中使用而在第一操作模式中不使用的數據緩衝器。

在下文中將描述具有前述配置的第一晶片91和第二晶片92的操作。

在執行第一晶片91的讀取操作時，第一緩衝器控制信號BUF_CNT1和第二緩衝器控制信號BUF_CNT2可以被使能以激活第一晶片91中所包括的第一輸出緩衝器915和第二輸出緩衝器916。因此，從第一存儲單元陣列912輸出的數據可以經由第一串行器914而被轉換成與串行數據相對應的第一輸出數據OUT_D1，以及第一輸出數據OUT_D1可以經由第一輸出緩衝器915和第二輸出緩衝器916而被輸出作為外部輸出數據EX_DQ2。

在執行第二晶片92的讀取操作時，第二緩衝器控制信號BUF_CNT2和第五緩衝器控制信號BUF_CNT5可以被使能以激活第一晶片91中包括的第二輸出緩衝器916和第二晶片92中包括的第三輸出緩衝器925。因此，從第二存儲單元陣列922輸出的數據可以經由第二串行器924而被轉換成與串行數據相對應的第三輸出數據OUT_D3，以及第三輸出數據OUT_D3可以經由第二輸出緩衝器916和第三輸出緩衝器925而被輸出作為外部輸出數據EX_DQ2。

在執行第一晶片91的寫入操作時，第三緩衝器控制信號BUF_CNT3可以被使能以激活第一晶片91中包括的第一輸入緩衝器917。因此，外部輸入數據EX_DQ1可以經由第一輸入緩衝器917和第一併行器913而被儲存在第一存儲單元陣列912中。

在執行第二晶片92的寫入操作時，第四緩衝器控制信號BUF_CNT4和第六緩衝器控制信號BUF_CNT6可以被使能以激活第一晶片91中包括的第一輸入緩衝器917和第二晶片92中包括的第二輸入緩衝器926。因此，外部輸入數據EX_DQ1可以經由第一輸入緩衝器917、第二輸入緩衝器926和第二並行器923而被儲存在第二存儲單元陣列922中。

根據一個上面的實施例，可以指定第一晶片91來用作主晶片。因此，第一晶片91可以在讀取操作期間將從第一存儲單元陣列912輸出的數據輸出作為外部輸出數據EX_DQ2，以及可以在寫入操作期間將作為輸入數據輸入的外部輸入數據EX_DQ1儲存在第一存儲單元陣列912中。可以指定第二晶片92來用作從晶片。因此，第二晶片92可以在讀取操作期間將經由第一晶片91中包括的第二輸出緩衝器916而從第二存儲單元陣列922輸出的數據輸出作為外部輸出數據EX_DQ2，以及可以在寫入操作期間將經由第一晶片91中包括的第一輸入緩衝器917而作為輸入數據輸入的外部輸入數據EX_DQ1儲存在第二存儲單元陣列922中。即，半導體模塊中包括的全部晶片不是全都可以直接接收外部輸入數據EX_DQ1，或者不是全都可以直接輸出外部輸出數據EX_DQ2，而是僅被指定來用作主晶片的晶片可以直接接收外部輸入數據EX_DQ1且可以將外部輸入數據EX_DQ1傳輸給其他晶片。相應地，當外部輸入數據EX_DQ1被輸入至半導體模塊時，可以降低外部輸入數據EX_DQ1的加載時間。由於半導體模塊中包括的多個晶片中的一個晶片被指定來用作主晶片，因此可以不需要額外電路來接收外部輸入數據EX_DQ1。因此，可以降低半導體模塊的功耗和成本。

參見圖10，圖示了根據一個實施例的在半導體模塊中採用的第一晶片93和第二晶片94。第一晶片93可以包括第一緩衝器控制信號發生電路931、第一存儲單元陣列932、第一併行器933、第一串行器934、第一延遲電路935、第一選擇器936、第二延遲電路937、第一輸出緩衝器9311、第二輸出緩衝器9312和第一輸入緩衝器9313。第二晶片94可以包括第二緩衝器控制信號發生電路941、第二存儲單元陣列942、第二並行器943、第二串行器944、第三延遲電路945、第二選擇器946、第四延遲電路947、第三輸出緩衝器9411、第四輸出緩衝器9412和第二輸入緩衝器9413。

第一緩衝器控制信號發生電路931可以響應於讀取信號RD、寫入信號WT、第一晶片選擇信號CS1和第二晶片選擇信號CS2而產生第一緩衝器控制信號BUF_CNT1、第二緩衝器控制信號BUF_CNT2和第一選擇控制信號SEL_CNT1。讀取信號RD可以被使能以執行讀取操作，以及寫入信號WT可以被使能以執行寫入操作。第一晶片選擇信號CS1可以被使能以執行第一晶片93的內部操作(例如，讀取操作或寫入操作)。第二晶片選擇信號CS2可以被使能以執行第二晶片94的內部操作(例如，讀取操作或寫入操作)。第一緩衝器控制信號發生電路931可以產生被使能以執行第一晶片93的讀取操作的第一選擇控制信號SEL_CNT1。第一緩衝器控制信號發生電路931可以產生被禁止以執行第二晶片94的讀取操作的第一選擇控制信號SEL_CNT1。第一緩衝器控制信號發生電路931可以產生被使能以執行第一晶片93的寫入操作的第一緩衝器控制信號BUF_CNT1。第一緩衝器控制信號發生電路931可以產生被使能以執行第二晶片94的寫入操作的第二緩衝器控制信號BUF_CNT2。被使能的第一緩衝器控制信號BUF_CNT1、第二緩衝器控制信號BUF_CNT2和第一選擇控制信號SEL_CNT1的邏輯電平可以根據實施例而被設置為不同。

在執行第一晶片93的寫入操作時，第一併行器933可以將第二延遲數據D_d2儲存在第一存儲單元陣列932中。例如，第一併行器933可以將串行輸入的第二延遲數據D_d2轉換成並行數據，以及可以將並行數據輸出給第一存儲單元陣列932。

在執行第一晶片93的讀取操作時，第一串行器934可以將從第一存儲單元陣列932輸出的數據轉換成第一輸出數據OUT_D1。例如，第一串行器934可以將並行輸入的數據轉換成串行數據，以及可以將串行數據輸出作為第一輸出數據OUT_D1。

第一延遲電路935可以響應於第一延遲使能信號DLY_EN1而延遲第一輸出數據OUT_D1以產生第一延遲數據D_d1。例如，如果第一延遲使能信號DLY_EN1被使能，則第一延遲電路935可以延遲第一輸出數據OUT_D1以產生第一延遲數據D_d1。根據實施例，第一延遲使能信號DLY_EN1可以在第一晶片93中產生，或者可以從外部晶片或外部設備提供。用於產生第一延遲數據D_d1的第一輸出數據OUT_D1的延遲時間可以根據實施例而被設置為不同。

第一選擇器936可以響應於第一選擇控制信號SEL_CNT1而選擇第一延遲數據D_d1和第二輸出數據OUT_D2中的一個以將選中的數據輸出作為第一選中數據OUT_SEL1。例如，在第一晶片93的讀取操作期間，如果第一選擇控制信號SEL_CNT1被使能為具有邏輯「低」電平，則第一選擇器936可以選擇並輸出第一延遲數據D_d1作為第一選中數據OUT_SEL1。在第二晶片94的讀取操作期間，如果第一選擇控制信號SEL_CNT1被禁止為具有邏輯「高」電平，則第一選擇器936可以選擇並輸出第二輸出數據OUT_D2作為第一選中數據OUT_SEL1。

第二延遲電路937可以響應於第二延遲使能信號DLY_EN2而延遲第一輸入數據IN_D1以產生第二延遲數據D_d2。例如，如果第二延遲使能信號DLY_EN2被使能，則第二延遲電路937可以延遲第一輸入數據IN_D1以產生第二延遲數據D_d2。根據實施例，第二延遲使能信號DLY_EN2可以在第一晶片93中產生，或者可以從外部晶片或外部設備提供。用於產生第二延遲數據D_d2的第一輸入數據IN_D1的延遲時間可以根據實施例而被設置為不同。

第一輸出緩衝器9311可以對第一傳輸數據T_DQ1進行緩衝以產生第二輸出數據OUT_D2。例如，第一輸出緩衝器9311可以通過對在第二晶片94的讀取操作期間產生的第一傳輸數據T_DQ1進行緩衝來產生第二輸出數據OUT_D2。

第二輸出緩衝器9312可以對第一選中數據OUT_SEL1進行緩衝以產生外部輸出數據EX_DQ2。例如，在第一晶片93或第二晶片94的讀取操作期間，第二輸出緩衝器9312可以通過對第一選中數據OUT_SEL1進行緩衝來產生外部輸出數據EX_DQ2。

第一輸入緩衝器9313可以響應於第一緩衝器控制信號BUF_CNT1和第二緩衝器控制信號BUF_CNT2而對外部輸入數據EX_DQ1進行緩衝以輸出緩衝的外部輸入數據EX_DQ1作為第一輸入數據IN_D1或第二傳輸數據T_DQ2。例如，如果第一緩衝器控制信號BUF_CNT1在第一晶片93的寫入操作期間被使能，則第一輸入緩衝器9313可以對外部輸入數據EX_DQ1進行緩衝以輸出緩衝的外部輸入數據EX_DQ1作為第一輸入數據IN_D1。如果第二緩衝器控制信號BUF_CNT2在第二晶片94的寫入操作期間被使能，則第一輸入緩衝器9313可以對外部輸入數據EX_DQ1進行緩衝以輸出緩衝的外部輸入數據EX_DQ1作為第二傳輸數據T_DQ2。

第二緩衝器控制信號發生電路941可以響應於讀取信號RD、寫入信號WT和第二晶片選擇信號CS2而產生第三緩衝器控制信號BUF_CNT3和第二選擇控制信號SEL_CNT2。第二緩衝器控制信號發生電路941可以產生被使能以執行第二晶片94的讀取操作的第二選擇控制信號SEL_CNT2。第二緩衝器控制信號發生電路941可以產生被禁止以執行第三晶片(未示出)的讀取操作的第二選擇控制信號SEL_CNT2。第二緩衝器控制信號發生電路941可以產生被使能以執行第二晶片94的寫入操作的第三緩衝器控制信號BUF_CNT3。被使能的第三緩衝器控制信號BUF_CNT3和第二選擇控制信號SEL_CNT2的邏輯電平可以根據實施例而被設置為不同。

在執行第二晶片94的寫入操作時，第二並行器943可以將第四延遲數據D_d4儲存在第二存儲單元陣列942中。例如，第二並行器943可以將串行輸入的第四延遲數據D_d4轉換成並行數據，以及可以將並行數據輸出給第二存儲單元陣列942。

在執行第二晶片94的讀取操作時，第二串行器944可以將從第二存儲單元陣列942輸出的數據轉換成第三輸出數據OUT_D3。例如，第二串行器944可以將並行輸入的數據轉換成串行數據，以及可以將串行數據輸出作為第三輸出數據OUT_D3。

第三延遲電路945可以響應於第三延遲使能信號DLY_EN3而延遲第三輸出數據OUT_D3以產生第三延遲數據D_d3。例如，如果第三延遲使能信號DLY_EN3被使能，則第三延遲電路945可以延遲第三輸出數據OUT_D3以產生第三延遲數據D_d3。根據實施例，第三延遲使能信號DLY_EN3可以在第二晶片94中產生，或者可以從外部晶片或外部設備提供。用於產生第三延遲數據D_d3的第三輸出數據OUT_D3的延遲時間可以根據實施例而被設置為不同。

第二選擇器946可以響應於第二選擇控制信號SEL_CNT2而選擇第三延遲數據D_d3和第四輸出數據OUT_D4中的一個以將選中的數據輸出作為第二選中數據OUT_SEL2。例如，如果第二選擇控制信號SEL_CNT2在第二晶片94的讀取操作期間被使能為具有邏輯「低」電平，則第二選擇器946可以選擇並輸出第三延遲數據D_d3作為第二選中數據OUT_SEL2。如果第二選擇控制信號SEL_CNT2在第三晶片(未示出)的讀取操作期間被禁止為具有邏輯「高」電平，則第二選擇器946可以選擇並輸出第四輸出數據OUT_D4作為第二選中數據OUT_SEL2。

第四延遲電路947可以響應於第四延遲使能信號DLY_ENT4而延遲第二輸入數據IN_D2以產生第四延遲數據D_d4。例如，如果第四延遲使能信號DLY_EN4被使能，則第四延遲電路947可以延遲第二輸入數據IN_D2以產生第四延遲數據D_d4。根據實施例，第四延遲使能信號DLY_EN4可以在第二晶片94中產生，或者可以從外部晶片或外部設備提供。用於產生第四延遲數據D_d4的第二輸入數據IN_D2的延遲時間可以根據實施例而被設置為不同。

第三輸出緩衝器9411可以對第三傳輸數據T_DQ3進行緩衝以產生第四輸出數據OUT_D4。例如，第三輸出緩衝器9411可以通過對在第三晶片(未示出)的讀取操作期間產生的第三傳輸數據T_DQ3進行緩衝來產生第四輸出數據OUT_D4。雖然圖10僅圖示了第一晶片93和第二晶片94，但可以提供三個或更多個晶片來實施半導體模塊。

第四輸出緩衝器9412可以對第二選中數據OUT_SEL2進行緩衝以產生第一傳輸數據T_DQ1。例如，第四輸出緩衝器9412可以在第二晶片94的讀取操作期間通過對第二選中數據OUT_SEL2進行緩衝來產生第一傳輸數據T_DQ1。

第二輸入緩衝器9413可以響應於第三緩衝器控制信號BUF_CNT3而對第二傳輸數據T_DQ2進行緩衝以輸出緩衝的第二傳輸數據T_DQ2作為第二輸入數據IN_D2。例如，第二輸入緩衝器9413可以響應於在第二晶片94的寫入操作期間被使能的第三緩衝器控制信號BUF_CNT3而對第二傳輸數據T_DQ2進行緩衝以輸出緩衝的第二傳輸數據T_DQ2作為第二輸入數據IN_D2。

第一晶片93和第二晶片94可以按照第一操作模式(對應於具有位結構「×4」的操作模式)或第二操作模式(對應於具有位結構「×8」的操作模式)來操作。第一晶片93中包括的第一輸出緩衝器9311、第二輸出緩衝器9312和第一輸入緩衝器9313可以被配置為在第二操作模式中使用而在第一操作模式中不使用的數據緩衝器。第二晶片94中包括的第三輸出緩衝器9411、第四輸出緩衝器9412和第二輸入緩衝器9413可以被配置為在第二操作模式中使用而在第一操作模式中不使用的數據緩衝器。

在下文中將描述具有前述配置的第一晶片93和第二晶片94的操作。

在執行第一晶片93的讀取操作時，第一選擇控制信號SEL_CNT1可以被使能。因此，第一選擇器936可以選擇並輸出第一延遲數據D_d1作為第一選中數據OUT_SEL1。相應地，從第一存儲單元陣列932輸出的數據可以經由第一串行器934而被轉換成與串行數據相對應的第一輸出數據OUT_D1，以及第一輸出數據OUT_D1可以經由第一延遲電路935、第一選擇器936和第二輸出緩衝器9312而被輸出作為外部輸出數據EX_DQ2。

在執行第二晶片94的讀取操作時，第一選擇控制信號SEL_CNT1可以被禁止，且第二選擇控制信號SEL_CNT2可以被使能。因此，第一選擇器936可以選擇並輸出第二輸出數據OUT_D2作為第一選中數據OUT_SEL1，以及第二選擇器946可以選擇並輸出第三延遲數據D_d3作為第二選中數據OUT_SEL2。相應地，從第二存儲單元陣列942輸出的數據可以經由第二串行器944而被轉換成與串行數據相對應的第三輸出數據OUT_D3，以及第三輸出數據OUT_D3可以經由第三延遲電路945、第二選擇器946、第四輸出緩衝器9412、第一輸出緩衝器9311、第一選擇器936和第二輸出緩衝器9312而被輸出作為外部輸出數據EX_DQ2。

在執行第一晶片93的寫入操作時，第一緩衝器控制信號BUF_CNT1可以被使能以激活第一晶片93中包括的第一輸入緩衝器9313。因此，外部輸入數據EX_DQ1可以經由第一輸入緩衝器9313、第二延遲電路937和第一併行器933而被儲存在第一存儲單元陣列932中。

在執行第二晶片94的寫入操作時，第二緩衝器控制信號BUF_CNT2和第三緩衝器控制信號BUF_CNT3可以被使能以激活第一晶片93中包括的第一輸入緩衝器9313和第二晶片94中包括的第二輸入緩衝器9413。因此，外部輸入數據EX_DQ1可以經由第一輸入緩衝器9313、第二輸入緩衝器9413、第四延遲電路947和第二並行器943而被儲存在第二存儲單元陣列942中。

根據以上實施例，可以指定第一晶片93來用作主晶片。因此，第一晶片93可以在讀取操作期間將從第一存儲單元陣列932輸出的數據輸出作為外部輸出數據EX_DQ2，以及可以在寫入操作期間將作為輸入數據輸入的外部輸入數據EX_DQ1儲存在第一存儲單元陣列932中。可以指定第二晶片94來用作從晶片。因此，第二晶片94可以在讀取操作期間將經由第一晶片93中包括的第二輸出緩衝器9312而從第二存儲單元陣列942輸出的數據輸出作為外部輸出數據EX_DQ2，以及可以在寫入操作期間將經由第一晶片93中包括的第一輸入緩衝器9313而作為輸入數據輸入的外部輸入數據EX_DQ1儲存在第二存儲單元陣列942中。即，半導體模塊中包括的全部晶片不是全都可以直接接收外部輸入數據EX_DQ1，或者不是全都可以直接輸出外部輸出數據EX_DQ2，而是僅被指定來用作主晶片的晶片可以直接接收外部輸入數據EX_DQ1，且可以將外部輸入數據EX_DQ1傳輸給其他晶片。因此，在外部輸入數據EX_DQ1被輸入至半導體模塊時，可以降低外部輸入數據EX_DQ1的加載時間。由於半導體模塊中包括的多個晶片中的一個晶片被指定來用作主晶片，因此可以不需要額外電路來接收外部輸入數據EX_DQ1。因此，可以降低半導體模塊的功耗和成本。

參見圖11，圖示了使用參照圖9而描述的第一晶片91和第二晶片92或使用參照圖10而描述的第一晶片93和第二晶片94來實施的半導體模塊13。此外，參見圖12，圖示了使用參照圖9而描述的第一晶片91和第二晶片92或使用參照圖10而描述的第一晶片93和第二晶片94來實施的半導體模塊14。

圖11中所示的半導體模塊13可以包括並排布置的第一晶片131和第二晶片132。半導體模塊13還可以包括並排布置的第三晶片133和第四晶片134以分別與第一晶片131和第二晶片132重疊。可以指定第一晶片131和第二晶片132來用作主晶片，以及可以指定第三晶片133和第四晶片134來用作從晶片。第一晶片131可以經由連接至第一焊盤142的第一互連線141和第二互連線143來接收外部數據。第一晶片131和第三晶片133可以經由連接至第二焊盤144的第三互連線145和第四互連線146來彼此傳輸數據。第二晶片132可以經由連接至第三焊盤152的第五互連線151和第六互連線153來接收外部數據。第二晶片132和第四晶片134可以經由連接至第四焊盤154的第七互連線155和第八互連線156來彼此傳輸數據。半導體模塊13可以被配置為包括並排布置的三個或更多個主晶片(包括第一晶片131和第二晶片132)以及包括並排布置的三個或更多個從晶片(包括第三晶片133和第四晶片134)。第一晶片131和第二晶片132中的每個可以被實施為具有與圖9中所示的第一晶片91或圖10中所示的第一晶片93相同的配置。第三晶片133和第四晶片134中的每個可以被實施為具有與圖9中所示的第二晶片92或圖10中所示的第二晶片94相同的配置。

圖12中所示的半導體模塊14可以包括襯底16、第一晶片模塊17和第二晶片模塊18。襯底16可以包括第一互連線161和第二互連線162。第一晶片模塊17可以包括第一焊盤171、第二焊盤172、第一排173和第二排174。第一焊盤171可以經由第一互連線161來接收外部數據。第一焊盤171與第一排173可以通過第三互連線175而彼此電連接，而第二焊盤172與第一排173可以通過第四互連線176而彼此電連接。第二焊盤172與第二排174可以通過第五互連線177而彼此電連接。第一排173和第二排174中的每個可以被配置為包括圖9中所示的第一晶片91或圖10中所示的第一晶片93。第一排173與第二排174可以被實施為同時地操作。第二晶片模塊18可以包括第三焊盤181、第三排182和第四排183。第三焊盤181可以經由第二互連線162電連接至第一晶片模塊17的第二焊盤172。第三焊盤181與第三排182可以通過第六互連線184而彼此電連接，而第三焊盤181與第四排183可以通過第七互連線185而彼此電連接。第三排182和第四排183中的每個可以被配置為包括圖9中所示的第二晶片92或圖10中所示的第二晶片94。第三排182和第四排183可以被實施為同時地操作。

參照圖1至圖12而描述的半導體模塊中的至少一種可以應用至包括存儲系統、圖形系統、計算系統、移動系統等的電子系統。例如，如圖13中所示，根據一個實施例的電子系統1000可以包括數據儲存單元1001、存儲器控制器1002、緩衝存儲器1003和輸入/輸出(I/O)接口1004。

根據從存儲器控制器1002產生的控制信號，數據儲存單元1001可以儲存從存儲器控制器1002輸出的數據，或者可以讀取儲存的數據並輸出給存儲器控制器1002。數據儲存單元1001可以包括圖1至圖12中所示的半導體模塊中的至少一種。數據儲存單元1001可以包括即便其電源被中斷時仍能保持其儲存的數據的非易失性存儲器。非易失性存儲器可以為快閃記憶體(諸如NOR型快閃記憶體或NAND型快閃記憶體)、相變隨機存取存儲器(PRAM)、電阻式隨機存取存儲器(RRAM)、自旋轉移矩隨機存取存儲器(STTRAM)、磁性隨機存取存儲器(MRAM)等。

存儲器控制器1002可以經由I/O接口1004接收從外部設備(例如，主機設備)輸出的命令，以及可以對從主機設備輸出的命令進行解碼以控制用於將數據輸入至數據儲存單元1001或緩衝存儲器1003中的操作或用於將儲存在數據儲存單元1001或緩衝存儲器1003中的數據輸出的操作。雖然圖13圖示了具有單個塊的存儲器控制器1002，但是存儲器控制器1002可以包括一個用於控制數據儲存單元1001(由非易失性存儲器組成)的控制器和另一用於控制緩衝存儲器1003(由易失性存儲器組成)的控制器。

緩衝存儲器1003可以暫時儲存由存儲器控制器1002處理的數據。即，緩衝存儲器1003可以暫時儲存從數據儲存單元1001輸出的數據或要輸入至數據儲存單元1001的數據。緩衝存儲器1003可以根據控制信號而儲存從存儲器控制器1002輸出的數據。緩衝存儲器1003可以讀取儲存的數據並將其輸出給存儲器控制器1002。緩衝存儲器1003可以包括諸如動態隨機存取存儲器(DRAM)、移動DRAM或靜態隨機存取存儲器(SRAM)的易失性存儲器。

I/O接口1004可以將存儲器控制器1002物理地且電連接至外部設備(即，主機)。因此，存儲器控制器1002可以經由I/O接口1004接收從外部設備(即，主機)供應的控制信號和數據，以及可以經由I/O接口1004而將從存儲器控制器1002產生的數據輸出給外部設備(即，主機)。即，電子系統1000可以經由I/O接口1004與主機通信。I/O接口1004可以包括各種接口協議(諸如通用串行總線(USB)、多媒體卡(MMC)、外圍組件互連-快速(PCI-E)、串行連接SCSI(SAS)、串行AT附件(SATA)、並行AT附件(PATA)、小型計算機系統接口(SCSI)、增強型小設備接口(ESDI)和集成驅動電路(IDE))中的任意一種。

電子系統1000可以用作主機的輔助儲存設備或外部儲存設備。電子系統1000可以包括固態盤(SSD)、USB存儲器、安全數字(SD)卡、迷你安全數字(mSD)卡、微型安全數字(微型SD)卡、安全數字大容量(SDHC)卡、記憶棒卡、智能媒體(SM)卡、多媒體卡(MMC)、嵌入式多媒體卡(eMMC)、緊湊型快閃記憶體(CF)卡等。