存儲控制器、存儲電路及存儲系統的製作方法

2023-06-13 21:19:56 2

專利名稱：存儲控制器、存儲電路及存儲系統的製作方法
技術領域：
本發明涉及存儲控制器、存儲系統、以及調節從存儲控制器到 存儲電路的數據傳輸的時間位置的方法。
背景技術：
在存儲系統中，數據被從存儲控制器傳輸至存儲電路。為了獲 得將數據傳輸至存儲電路的高頻率，有必要將所傳輸的數據的相位 精確地校準到存儲電路的內部接收時鐘。如果存儲電路的內部時鐘 與數據在存儲電路的採樣點並不具有特定相位關係，則不能保證無 誤差數據傳輸。對於較高數據率的減'J、的定時預算使得對於相位校 準的這些要求更加苛刻。.站,的傳播路徑與每個lt據信號之間的靜態失配。甚至可以通過連續或 周期性的重調來將相關的電壓和溫度漂移補償到特定水平。對於這種自動才幾構的工作，需要關於DRAM中的內部時鐘與悽t據的實際 相位關係的信息。當前的DRAM標準並未提供用於將這種信息返 回給存儲控制器的任何機構。傳統的存儲控制器通過對於存々者電路進行一組功能性測試來 解決該問題。在將具有不同偏斜相位的特定數據模式寫入存儲電路 存儲陣列並讀回之後，識別出具有無誤差轉變的數椐相位窗口並選 取最佳寫入相位。對於特定等級的漂移跟蹤性能，必須周期性地重複這種相位調節(training )。 發明內容本發明的 一 個方面是<5i考慮用於i吳差計算的 一 部分據，以及 使用誤差計算的結果來調節從第 一 電子設備到第二電子設備的數 據傳輸的時間位置。本發明的第 一實施例涉及一種存儲控制器，該存儲控制器包 括數據接口，用於將數據發送至存儲電路，並且用於接收來自存 儲電路的數據；以及數據提供電路，其與數據接口和屏蔽(masking) 電路連接。提供電路將相同的數據傳輸至數據接口和屏蔽電路，數 據接口相對於時間基線的預定時間位置輸出數據。屏蔽電^各與誤差 檢測電路連接，該誤差檢測電路與分析比較電路連接。屏蔽電路屏 蔽部分數據並將至少部分未屏蔽的數據傳輸至誤差檢測電路，然後 該誤差檢測電路利用接收到的未屏蔽數據計算出第 一誤差結果，並 將第一誤差結果傳輸至分析電路。分析電路與接口連接並從該接口 中接收存儲電路的第二誤差結果。然後，分析電路分析第一誤差結 果和第二誤差結果，並將關於第一誤差結果和第二誤差結果的相關 信息傳輸至控制電路。根據相關信息，控制電路控制由數據接口對 相對於時間基線的數據進行的輸出的時間位置。本發明的另 一 實施例涉及一種具有用於存儲數據的存儲元件 的存儲電路，該存儲電路包括數據接口，用於發送數據以及接收 來自存儲控制器的數據，該數據接口與屏蔽電路連接；該接口接收 數據，緩衝數據，根據時間基線對所緩衝的數據進行採樣，並將採 樣的lt據傳輸至屏蔽電^各；屏蔽電路屏蔽部分數據並將至少部分未 屏蔽的數據傳輸至另 一誤差檢測電路；誤差檢測電路與數據接口連 接並將第二誤差結果傳輸至數據接口 ；該數據接口將第二誤差結果 傳輸至存儲控制器。本發明的另一實施例涉及一種存儲系統，其包括存儲控制器 和具有存儲元件的存儲電路，其中，存儲控制器包括用於將數據發 送至存儲電路並用於接收來自存儲電路的數據的數據接口 。數據提 供電路與數據接口和屏蔽電路連接，並以相對於時間基線的預定時 間位置將相同的數據輸出至數據接口和屏蔽電路。屏蔽電路與誤差 檢測電路連接，誤差檢測電路與分析電路連接。屏蔽電路屏蔽部分 數據並將至少部分未屏蔽的數據傳輸至誤差檢測電路；誤差檢測電 路根據接收到的至少未屏蔽的數據計算第 一誤差結果，並將該第一 誤差結果傳輸至與該接口連接並乂人該，接口中接收第二誤差結果的 分析電路。分析電路分析第一誤差結果和第二誤差結果，並將關於 第一誤差結果和第二誤差結果的相關信息傳輸至控制電路。基於該 相關信息，控制電路控制第一接口的數據發送的相對於時間基線的 時間位置。存儲電^各的另 一數據接口 #1配置為用於發送數據以及用 於接收數據，並與另一屏蔽電路連接。該另一接口接收數據，緩衝 數據，根據時間基線採樣所緩沖的數據，並將採樣的數據傳輸至該 另一屏蔽電路。該另一屏蔽電路屏蔽部分數據，並將至少部分未屏 蔽的數據傳輸至另一誤差檢測電路；其中，誤差檢測電路與該另一 ^接口連接，並將第二誤差結果傳l命至該另一悽t據4妄口。然後，該另 一數據接口將第二誤差結果傳輸至存儲控制器。本發明另 一實施例涉及調節從存儲控制器到存儲電路的數據 傳輸的數據時間位置的方法，其中，提供兩個相同的第一和第二數 據，並且第一數據被至少部分地屏蔽。根據關於時間基線的預定時 間位置，將第二數據傳輸至存儲電路。至少一部分未屏蔽的第一數 據用於在生成第一誤差結果的存儲控制器中執行誤差檢測計算。從 存儲電路接收基於第二數據的計算的第二誤差結果。比較第 一誤差 結果和第二誤差結果，並根據比較的結果來改變第二數據傳輸的時 間位置，以通過預定關聯接收第 一誤差結果和第二誤差結果。


為了能夠詳細理解本發明的上述特徵，可以通過參照實施例得 到對於上面概括總結的本發明的更具體的描述，在

中示出 了某些實施例。然而，應當注意，附圖^f義示出了本發明的典型實施 例，因此不應i人為是對本發明範圍的限制，本發明可允許其他等效 的實施例。圖1示出了具有存儲控制器和存儲電路的存儲系統；圖2示出了存儲控制器的部件和存儲電路的部件的詳細視圖；以及圖3示出了將存儲控制器的相位調節成存儲電路的內部時鐘相 ^立的禾呈序流禾呈；以及圖4示出了操作表。
具體實施方式
現在，將參照附圖描述本發明的一個或多個實施例，其中，全 文中相同的參考標號用於表示相同的元件，且所示的結構不需要按 比例繪出。本發明可以才艮據各種功能性部件進^亍描述。應當理解，可以通 過用於實現特定功能的任意數量的硬體或結構部件來實現該功能 性部件。例如，本發明可以採用由各種電子器件(諸如，電阻器、 電晶體、電容器、二極體)組成的各種集成部件，並且這些部件的
性能可以適當地用於各種預期目的。此外，本發明可以在需要有效 可逆極性的任意集成電路應用中實現。本領域技術人員可以按照本 公開來理解這種一般應用，因此沒有詳細描述。此外，應當注意， 在示例性電^各中，各種部件可以適當地耦合或連4妄至其它元件，且 這種連接和耦合可以通過各元件之間的直4妄連接、及經由位於其間 的其它部件和設備的連4妄來實現。圖1示出了具有存儲控制器2和存儲電路3的存儲系統1。存 儲控制器2通過數據線4與存儲電路3連接。在所示出的實施例中， 將9條並行的數據線設置在存儲控制器2與存儲電路3之間。此外， 將誤差線(error line ) 5設置於存儲電路3與存儲控制器2之間， 用於將誤差信息提供給存儲控制器2。此外，其它的信號線6可以 被設置於存儲控制器2與存儲電路3之間。儘管為了方便在這裡將 其稱為"數據，，線4,但是數據線4可以用於傳輸數據、存儲單元 的地址、以及用於控制存儲電路3操作的控制指令。存儲電路3的 操作可以是從存儲元件讀取數據，將數據寫入存儲元件，和/或擦除 存儲電路3的存儲元件中的數據。存儲電路3包括可呈矩陣排列並 由讀取和寫入電路8單獨存取的存儲元件7。讀取/寫入電路8與存 儲元件7連接。存儲控制器2包括輸入/輸出電路9,並且存儲電路 3包括用於交換悽t據和信號的第二l命入/輸出電^各10。另 一輸入/輸 出電路10與讀取/寫入電路8連接。存儲電路3可以被構造成動態 隨才幾存耳又存儲器。存儲電路3包括誤差檢測電路11,用於檢查存儲電路3的操作 並通過誤差線5將誤差檢測的結果數據發送至存儲控制器2。誤差 檢測電路11可以使用經常執行以檢測數據傳輸過程期間可能出現 的誤差的循環冗餘檢驗(CRC)。在這種情況下，成塊地傳輸數據 信號，且冗餘碼從每個塊中的數據中產生並被添加到用於誤差檢測 或校正的塊中。在一個實施例中，利用預定的算法，從塊中的有效
負荷數據獲得所謂的CRC碼(循環冗餘檢驗)作為循環冗餘碼。 通過將負荷數據信號序列與所謂的生成多項式相乘來產生CRC碼。 在接收代碼字之後，將其除以生成多項式。如果所接收到的代碼字 已經:被正確傳輸，則除法處理不產生任何餘悽t。相反，如果除法處 理產生餘fc則確認數據傳輸是不正確的。因為可以通過所謂的線 性反々貴移位寄存器相對容易地扭J亍多項式的乘法和/或除法，所以諸 如CRC碼的循環碼是基本上主要關心的。由此，與生成多項式的 乘法可以生成石馬字，同時通過與這些石馬字的除法再生原始4言息字以 及將結果進行誤差檢查。本發明的一方面是進行寫入相位調節而不對存^f諸元件進行存 取。由存儲電路中的誤差檢測系統返回的信息被用於將從存儲控制 器到存儲電路的數據傳輸的時間位置校準到存儲電路的時間基線， 該存儲電路用於檢測數據信號值。根據內部時鐘，對從存儲控制器 接收到的數據進行採樣。因此，有必要以與存儲電路的內部時鐘相 關的預定時間相位傳輸數據。通常，由存儲電路返回到存儲控制器的誤差檢測數據可以包含 足夠信息來估計存儲控制器的數據時鐘與存儲電路的採樣時鐘之 間的相位關係。因此，不再需要對存儲電路的存儲元件進行寫入操 作，但是相反，在進行虛寫時，需要足夠地監測由存儲電路的誤差 檢測電路返回的信息。虛寫可以通過利用屏蔽信號屏蔽所有位來對 封閉的資料庫(bank)進行尋址，或者明確地利用需要在存儲電路 中實現的虛寫指令來執行。除了不對存儲元件的陣列存取之外，該解決方案大大地降低了 重新調節所需的時間。在整個操作期間，存儲電路的狀態不會改變， 因此不必恢復。在整個調節當中，僅使用寫入操作，這避免了冗長 地寫入到讀取總線的周轉時間。通過該解決方案獲得的時間可以用
於具有較高重調頻率的更好的追蹤性能或者用於較高的系統存儲帶寬。存儲電路中的誤差檢測系統可以通過計算特定數量的數據線的CRC衝全驗和以及一個寫突發(writing burst)的所有位的CRC檢 驗和。檢驗和被返回到存儲控制器，隨後該存儲控制器可確定數據 的傳輸是否有誤差。在有誤差的情況下，存儲控制器可以決定重複 傳輸或甚至決定重新調節。該操作同樣用於讀取和寫入操作。在寫 入的情況下，存儲電路返回所接收數據的檢驗和，並且存儲控制器 對照之前傳l餘ft據的自計算^r-驗和來^r-驗該4企-驗和。在讀取的情況 下，存儲電路發送數據及其檢驗和，並且存儲控制器同樣對照所接 收到的檢驗和來比較所接收到的數據的檢驗和。可以在9條悽t據線上每個突發乘以8位(即，對於一個lt據突 發而言72位的數據)來計算4企驗和。產生的8位4企一瞼和在誤差線 上一皮送回到存儲控制器2，並再次以一個8位突發傳輸。在本發明中，屏蔽電路用於屏蔽存儲電路中和存儲控制電路中 用於扭J亍^r-瞼和的CRC計算的翁:據的至少一部分。這產生了一種 可用於選擇誤差檢測計算所用的至少一個數據位或預定數量的數 據位的方法。根據本實施例，可以選擇單獨的悽t據線並且可以屏蔽 其它的悽t據線。因此在i吳差碼計算期間可以選擇預定翁:才居線的8個 數據位，這些數據位是由該數據線從存儲控制器傳輸到存儲電路 的，並且不考慮其它數據線的其它數據。此外，在另一實施例中，屏蔽電路以預定值替換數據的值來屏 蔽數據。例如，在一個實施例中，由高值替換所屏蔽的數據。這意 味著在傳輸數據期間可以對預定數據和/或預定數據線J3武予預定數 據值。因此，可以在數據突發過程中將8條數據線的數據置為高值， 並可僅將一條數據線用於根據預定數據模式傳輸數據。數據模式可
以存儲在存儲控制器中或由數據模式生成器生成，該數據模式生成 器是存儲控制器和/或存儲電路的 一部分。圖2示出了本發明的實施例的示意圖，其具有包括存儲控制器 2和存儲電路3的存儲系統1。存儲電路3可以被實現為動態隨機 存取存儲器，由此在圖2中，僅示出了存儲電路3中有助於理解本 發明的那些部件。對於存儲控制器2，僅示出了存儲控制器2中有 助於理解本發明的那些部件。並不示出其它部件，並且也不對它們 作出進一步詳細的說明。存儲控制器2包括提供電路12，其通過72條第一數據線與並 串(P2S )轉換電路14連接。並串轉換器14並行接收72個數據位， 存儲72個數據位，並通過9條第二數據線將該72個數據位作為第 二數據與第二數據線15上的8個數據位的數據突發並行地傳輸至 存儲電路3的串並(S2P )轉換單元16。 P2S轉換器14構成第一數 據接口 。 P2S轉換器14由數據時鐘通過時鐘信號17計時。在時鐘 信號17的每個時鐘處，將9個數據位在9條第二數據線15上從P2S 轉換器14並行地傳輸，從而對於一條悽t據線將8個ft據位作為數 據突發串行傳輸。在S2P轉換器16中，對輸入的第二數據進行緩衝，並在傳輸 至S2P轉換器16的第二時鐘信號18的上升沿處進4亍採樣。S2P轉 換器構成另一第二數據接口。數據突發的採樣數據表示由S2P轉換 器16在72條第三數據線19上並行傳輸到另一屏蔽電路20的72 個數據位。第三數據線19構成另一第三數據接口 。另一屏蔽電路20屏蔽接收數據突發的第二數據的至少一個數 據位，並通過另一第四^:據4妄口將至少一個未屏蔽的H據位傳I命至 另一誤差檢測電路11。另一誤差檢測電路11可以利用第二數據的 至少 一個未屏蔽的數據位計算誤差檢測信息。將誤差檢測信息作為
第二誤差結果通過8個第四數據線21傳輸至存儲控制器2的比較 電路22。第四數據線21構成存儲控制器側的第二數據接口以及存 儲電路側的另 一 第二數據接口 。
提供電路12將具有相同的72個數據值的第一數據作為數據突 發的第二數據通過作為第三數據接口的第五數據線23傳輸至屏蔽 電路24，其中，該數據突發由P2S轉換器14傳輸至存儲電路3。 72條第五數據線23被配置成用於將數據從提供電路12傳輸至屏蔽 電路24。屏蔽電^各24屏蔽通過第五數據線23^妄收到的第一數據中 的至少一個，並通過作為第四悽t據接口的72條第六悽t據線25將至 少一個未屏蔽的數據傳輸至誤差檢測電路26。誤差檢測電路26利 用所接收到的至少一個未屏蔽的第一數據計算誤差結果。通過8條 第七悽t據線27將誤差結果傳輸至比4交電路22。
屏蔽電路24和另一屏蔽電路20可以使用相同屏蔽方法來屏蔽 至少一個數據位。可以在屏蔽電路24中存儲用於存儲控制器2的 屏蔽方法，以及在存儲電路3中存儲用於另一屏蔽電路20的屏蔽 方法。在另一實施例中，如在圖2中所示，屏蔽電路24和另一屏 蔽電路20與指令電路28連接，該指令電路28至少針對相同的第 一數據和第二數據將相同的屏蔽指令傳輸至屏蔽電路24和另一屏 蔽電路20。指令電路28通過9條第八數據線29與屏蔽電路24連 接，並通過9條第九數據線30與另一屏蔽電路20連接。
屏蔽指令確定由屏蔽電i 各24接收到的第一數據中以及由另一 屏蔽電路20接收到的第二數據中的哪些被屏蔽而哪些不屏蔽。第 一和第二數據是相同的並由提供電路12提供。
在另一實施例中，屏蔽指令可通過以預定數據值替換屏蔽的數 據位的值來確定由屏蔽電路24屏蔽的部分第一數據和由另一屏蔽 電路20屏蔽的部分第二數據。例如，屏蔽電路24和另一屏蔽電路
20可以通過預定的高值(即，邏輯"1")替換要被屏蔽的數據位。 在另一實施例中，屏蔽的第一悽t據和第二悽t據可以由屏蔽電路24 和另一屏蔽電路20用低值(即，邏輯"0")替換。
比4交電3各22將乂人誤差衝企測電路26以及乂人另 一誤差4企測電i 各11 接收到的第 一誤差結果和第二誤差結果進行比較。如果所接收到的 誤差結果彼此具有預定的關寫關，則比較電路22將通過信號(pass signal)傳輸至控制電路31。在一個實施例中，關聯可以是第一誤 差結果與第二誤差結果相等。如果誤差4企測電3各26和另一誤差衝企 測電路11的結果數據彼此不具有預定的關聯，則比較單元22將失 敗信號(fail signal)傳llr至控制電i 各33。
在所示出的實施例中，存在將第二時鐘信號18傳輸給S2P轉 換器16和時間控制單元33的時鐘發生器32。時鐘發生器可以設置 在存儲控制器或存儲電路中。時間控制單元33接收來自控制電路 31的兩個輸入。第一輸入信號40控制時鐘信號17的延時，該時鐘 信號的延時是時間控制單元33以小時間間隔(例如，1/64的單位 間隔)的方式乂人第二時鐘信號18中獲取的。第二輸入信號41以相 對於第二時鐘信號18前後的1/2單位間隔來控制時鐘信號17的時 間偏移。時間控制單元33可用於相對於第二時鐘信號18使時鐘信 號17偏移。第二時鐘信號18提供可由存儲電路使用的時間基線。 時鐘信號17提供用於將第二數據通過第一數據接口傳輸至存儲電 路的第二時間基線。第二數據作為具有交流電平的數據信號被傳 輸，其相比於第二時鐘信號18可具有相移。通過將時鐘信號17偏 移來控制數據信號與第二時鐘信號18之間的相移。時鐘信號17確 定第二數據傳輸的時間位置(定時)，因此確定所傳輸的第二數據 的數據信號與第二時鐘信號18之間的相移。
時間控制單元33將時鐘信號17傳輸至P2S轉換器14。時鐘信 號17可以是交流矩形頻率信號，其通過上升沿的位置來控制將第
二數據傳輸至存4諸電路的時間位置。時鐘發生器32可以將第二時 鍾信號18傳輸至存儲電路3的S2P轉換器16。第二時鐘信號18 可以是交流矩形頻率信號，由此第二時鐘信號的上升沿確定在S2P 轉換器18中對接收和緩沖的數據進行採樣時的時間點。
在一個實施例中，存儲控制器2與存儲電路3中的屏蔽和誤差 檢測計算(即，CRC檢驗和計算)可以是相同的。這就意味著如果 以參考存儲電路3的第二時鐘信號18的正確相移來將第二數據適 當地從存儲控制器2傳輸到存儲電路3，則另 一誤差衝企測電路11和 誤差檢測電路26可將相同的誤差結果(CRC檢驗和)傳輸至比較 電路22。這就意味著比較電路22僅需檢測誤差4企測電3各26的誤差 結果是否與另一誤差檢測電路11的誤差結果相等。如果是這種情 況，則比較電路22將通過信號傳輸至控制電路31。如果所接收到 的兩個誤差結果不相等，則比較電路22檢測到從存儲控制器2到 存儲電路3的第二數據的傳輸失敗，因此將失敗信號傳輸至控制電 路31。
在另 一實施例中，僅在存儲控制器和存儲電路僅僅設置了 一個 用於交換數據和誤差結果、或指令信號的數據接口。
在另一實施例中，比較電路可以被構成為分析電路，用於分析 第一誤差結果和/或第二誤差結果。在一個實施例中，分析電^各可以 執行在存儲電路中使用的誤差檢測計算的逆計算，以生成用於計算 第二誤差結果的未屏蔽的數據。在該實施例中，分析電路直接與提 供電路連接，並將傳輸至存儲電路的數據與重新計算的數據進行比 較。
在其它的實施例中，屏蔽電路24可以與第 一數據寄存器50連 接，且另一屏蔽電路20可以與第二數據寄存器51連接。在第一數 據寄存器50和第二數據寄存器51中存儲了用於屏蔽屏蔽電路24200710152018.3
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和屏蔽電^各20中悽t據的屏蔽才莫式(masking pattern )。也可以由指 令電路28將屏蔽數據模式提供至屏蔽電路24和另 一屏蔽電路20, 並在存儲控制器和存儲電路的操作期間改變。指令電路可以確定數 據突發的數據中哪些被屏蔽及哪些未被屏蔽。該信息可以由突發中 需要屏蔽的數據位的位置給出。例如悽t據突發的最初的三個悽史據 位和最後的數據位必須被屏蔽。屏蔽電路和另 一屏蔽電路使用該信 息來確定糹皮屏蔽的悽t據位。
在一個實施例中，屏蔽電路和另 一屏蔽電路將屏蔽數據和未屏 蔽的數據傳輸至誤差檢測電路和另 一誤差檢測電路。可以通過預定 值確定屏蔽的數據的值。
在另一實施例中，可以改變第二時鐘信號18的相位以調節數 據傳輸相對於時間基線(即，第二時鐘信號18)的時間位置。
圖3示出了用於使從P2S轉換器14到S2P轉換器16的第二數 據傳輸的時間基線同步的處理流程。在第一程序步艱《100中，將第 二數據從提供電路12傳輸至P2S轉換器14和屏蔽電路24。第二數 據被存儲在P2S轉換器14中並隨著時鐘信號17的上升沿傳輸至存 儲電路3的S2P轉換器16。在這種狀態下，時間控制單元33處於 理論上的中心相位，該相位最適於傳輸第二數據。
在另一程序步驟110中，控制電路31以相比於第二時鐘信號 18之前的第二輸入信號1/2單位間隔來轉換時間控制單元33。這就 意味著時鐘信號17相對於第二時鐘信號18超前了 1/2單元間隔。 在接下來的程序步驟120中，隨著時鐘信號17的上升沿將具有72 個數據位的第二數據突發從P2S轉換器14傳輸。P2S轉換器16隨 著第二時鐘信號18的上升沿接收並^r測所4妄收到的悽t據，並在程 序步驟130中將所檢測到的數據輸出至另一屏蔽電路20中。
在接下來的程序步驟140中，將與第二數據相同的第一數據/人 提供電路12傳輸至屏蔽電路24。在程序步驟150中，屏蔽電路24 和另一屏蔽電路20以相同的屏蔽方法屏蔽所接收到的第一數據和 第二數據。可以由指令電路28使用屏蔽指令來確定屏蔽方法，該 屏蔽指令從指令電路28傳輸至屏蔽電路24和另 一屏蔽電路20。
在程序步驟160中，將屏蔽的第一數據從屏蔽電路24傳輸至 誤差檢測電路26。此外，在程序步驟170中，將另一屏蔽電路20 的屏蔽的第二數據傳輸至另一誤差檢測電路11。另一誤差檢測電路 11利用至少未屏蔽的第二數據計算被傳輸至比較電路22的第二誤 差結果。同時，在程序步驟180中，誤差檢測電路26利用來自屏 蔽電路24的至少未屏蔽的第一數據計算第一誤差結果並將所計算 出的誤差結果傳輸至比較電路22。
在程序步驟190中，比較電路22比較兩個誤差結果，並根據 兩個誤差結果的比較結果將失敗或通過信號傳輸至控制電路31。如 果兩個誤差結果相等，則傳輸通過信號。如果兩個誤差結果不同， 則傳輸失敗信號。
在程序步驟200中，控制電路31接收通過或失敗信號。在程 序步驟210中，如果接收到失敗信號，則控制電路31通過第一輸 入信號40將控制單元33按一個時間單位(即，1/64的單位間隔) 調節至相對於第二時鐘信號18的壽交晚的時間位置。
在接下來的程序步驟220中，再次^是供新的第二lt據並由P2S 轉換器14隨著新調節的時鐘時間將其傳輸。同時，在程序步驟230 中，提供電路將新的第一數據提供給屏蔽電路24。新的第一數據和 新的第二數據是相同的。在程序步驟240中，如上所述在存儲控制 器和存儲電路中處理新的第 一數據和第二數據，並將第 一誤差結果 和第二誤差結果傳輸至比舉交電if各22。比淨交電^各22將通過或失敗信
號傳輸至控制電路31。控制電路31繼續反覆地按時間單位將時間 控制單元33調節到較晚的時間，並傳輸新的第一數據和第二數據， 並在存儲電路和存儲控制器中計算誤差結果，直到比較電路將通過 信號傳輸至控制電路31。
在步驟250中，在接收到通過信號後，在接下來的程序步驟260 中，控制電路31通過第二輸入信號控制控制單元33將時鐘信號17 相對於第二時鐘信號18後移1/2單位間隔。
然後，提供電路12將8個唯一值作為突發組傳輸，由此突發 的兩4立具有與單4立間隔相等的時間間隔。例如，8 4M立可以是 deBruijn代碼。8個位可以包括1個高值和7個低值。在第一突發 處，高值位於突發的第一位位置。在第二突發處，高值位於數據突 發的第二位位置。在第三數據突發處，高值位位於數據突發的第三 位位置等等。在第八數據突發處，高值位位於數據突發的最後位位 置。如上所述，將每個數據突發並行傳輸至屏蔽電^各24。此外，對 於每個突發，屏蔽電路和另一屏蔽電路24、 20計算第一誤差結果 和第二誤差結果。對於每個數據突發，比4交電路22將失敗或通過 信號傳輸至控制電路31。控制電路31檢測突發的數量，由此檢測 接收通過信號的高值位的位位置。控制電路31對用於表示傳輸正 確數據突發的時間點的高值位的該位置設置輸出時間指針。輸出時 間指針確定接收通過信號的突發中的高值位的位置，以及將數椐的 突發從P2S轉換器14傳輸至存儲電路3所應該開始的時間點。
在該禾呈序步艱i 270之後，在步駛i 280中，控制電^各31通過第 二輸入信號41將時鐘信號17相對於第二時鐘信號18前移1/2單位 間隔。然後，由提供電路12將一個或多個隨機數據模式以數據突 發的形式才是供給S2P轉換器14和屏蔽電^各24。
提供電路12將隨機數據模式提供給P2S轉換器14並傳輸至存 儲電路的S2P轉換器16。隨機數據以數據突發的形式傳輸，然而， 可在數據突發持續時間內執行高數據值和低數據值的至少 一次轉 換。相同的隨機數據模式被從提供電路12傳輸至屏蔽電路24。此 外，在P2S轉換器16中存儲所接收到的隨機數據模式，並根據第 二時鐘信號18的時間基線進行採樣。釆樣的隨機數據被傳輸至另 一屏蔽電路20。另 一屏蔽電路20根據預定的屏蔽方法屏蔽所傳輸 的隨機數據模式，並將所屏蔽的數據傳輸至另一誤差^r測電^各11。 另一誤差檢測電路11計算第二誤差結果並將第二誤差結果傳輸至 比專交電^各22。
在相同時間期間，屏蔽電^各24根據確定的屏蔽方法屏蔽所傳 輸的隨機數據才莫式，並將屏蔽的隨機數據傳輸至誤差檢測電路26。 在程序步驟2卯中，誤差檢測電路26計算第一誤差結果並將第一 誤差結果傳輸至比較電路22。
如果所接收到的兩個誤差結果相同，則比較電路22生成通過 信號並將通過信號傳輸至控制電路31。如果誤差結果不同，則比較 電路22生成失敗信號並將失敗信號傳輸至控制電路31。
在程序步驟300中，控制電路31檢測通過或失敗信號，並根 據圖4中所示的相位4企測表來調節時間控制單元33的延遲。相位 檢測表包括三列，其中，首先涉及第二時鐘信號18相對於時鐘信 號17的時間位置，其次涉及比較電路22的比較值，以及第三是從 該狀態中得出的操作。
在相關定時狀態中，其中數據時鐘(即，時鐘信號17)處於相 對於第二時鐘信號18之前的位置，該數據被稱為"較早"。如果當 處於這種相對定時狀態中時存在通過信號，則控制電路31並不改 變延時。然而，如果在處於這種相關定時的同時，控制電路31接
收到失敗信號，則控制電路31按時間單位逐步通過第一信號輸入 將時間控制單元33調節至相對於第二時鐘信號18的較晚的時間位 置。在每次改變時鐘信號17的時間位置之後，數據突發被傳輸至 存儲電路，並且如上所述在存儲電路和存儲控制器中處理tt據突 發，以及計算兩個誤差結果並將其傳輸至比較單元22。在程序步驟 310中，重複該處理直到由比較電路22生成通過信號並將其傳輸至 控制電^各31。
在程序步驟310之後，在程序步驟320中，控制電路33將時 間控制單元33向後1/2單位間隔以轉換到用於正常4喿作的第二時鐘 信號18的理-論中心。現在時間位置處於改善後的位置，並將時間 控制單元33鎖定。將另外的數據從存儲控制器傳輸至存儲電路， 而不改變時鐘信號17的時間位置。
在另 一實施例中，每次將第二數據從存儲控制器發送到存儲電 路3,可以將屏蔽信息從指令電路28發送至存儲電路3的另一屏蔽 電路20。將相同的屏蔽信息從指令電路28傳輸至屏蔽電路24。
如果相比於第二時鐘信號18延遲了第二數據，則將數據稱為 "較晚"。在這種情形下，如果從比較電路22接收通過信號，則控 制電路31僅將第二數據的時間位置移至相對於第二時鐘信號18的 較早時間。
如果數據處於中心位置，則無論比較電路22的信號是失敗信 號或是通過信號，控制電路31都不改變時間控制單元33的調節。
在第二時鐘信號18相比於第二數據處於較早(early)位置的 情形下，如果從比較電路22接收失敗信號，則控制電路31將第二 數據移至相比於第二時鐘信號18較晚的時間位置。
這些控制策略的一個原則是如果在存儲電路處用於鎖存或緩 衝數據的時鐘從假設中間點前向移了一半單位間隔(即，兩個數據 位之間的一半時間差)，並且如果第二悽t據正4皮正確採樣(這就意
味著將通過信號從比較電路22傳輸至控制電路31 )，則時鐘信號必 須已經處於較早的時間位置。這就意p木著數據相對較晚並且應當將 其移至較早的時間位置。如果比較電路的信號是失敗信號，則逆命 題正確。
在這種形式中，誤差檢測電路的比較起到用於產生表示較早或 較晚相位信息的二進位值的相位檢測器的作用。該信息在根本上用 於調節閉環形式的時間，直到相等數量的較早/較晚數據成為穩定 點，此時鎖定系統。 一旦系統-陂鎖定，閉鎖時鐘可以移至中心位置 以改進^:據閉鎖。
儘管以上的描述針對本發明的實施例，但是可以在不背離本發 明的基本範圍的情況下，i殳計本發明的其它和另外的實施例，並且 本發明的範圍由附加的4又利要求來確定。
權利要求
1.一種存儲控制器，包括第一數據接口，用於至少將數據發送至存儲電路；屏蔽電路；數據提供電路，與所述第一數據接口和所述屏蔽電路連接；其中，所述數據提供電路用於將相同的數據傳輸至所述第一數據接口和所述屏蔽電路；其中，所述第一數據接口以相對於基準時間的預定時間位置輸出從所述數據提供電路接收到的數據；誤差檢測電路，與所述屏蔽電路連接；其中，所述屏蔽電路屏蔽部分所述數據並至少將所述數據未屏蔽的一部分傳輸至所述誤差檢測電路；其中，所述誤差檢測電路利用接收到的未屏蔽的數據計算第一誤差結果；分析比較電路，與所述誤差檢測電路連接，並用於接收所述第一誤差結果；其中，所述分析電路用於接收所述存儲電路的第二誤差結果；其中，所述分析電路分析所述第一誤差結果和所述第二誤差結果以產生相關信息；以及控制電路，用於接收所述相關信息；所述控制電路用於基於所述相關信息控制所述第一數據接口輸出的數據相對於所述基準時間的所述時間位置。
2.根據權利要求1所述的存儲控制器，還包括用於從所述存儲電 路接收數據的第二數據接口 。
3. 根據權利要求2所述的存儲控制器，其中，所述分析電路與所 述第二接口連接並從所述第二接口接收所述存儲電路的所述第二誤差結果。
4. 根據權利要求1所述的存儲控制器，其中，所述屏蔽電路選擇 一個數據位並屏蔽其它數據位，所述一個數據位是提供至所述 誤差4企測電^各的所述數據的未屏蔽部分。
5. 根據權利要求1所述的存儲控制器，其中，所述數據提供電路 通過預定tt量的悽t據通道與所述屏蔽電路並^f亍連4妄，其中，所 述屏蔽電路通過預定數量的數據通道與所述誤差檢測電路連 接，其中，所述屏蔽電路選擇至少一個數據通道並屏蔽其它的 所述^t據通道。
6. 根據權利要求1所述的存儲控制器，其中，所述屏蔽電路通過 用預定值替換數據的屏蔽位的值來屏蔽所述數據，並將所屏蔽 的數據的所述預定值和所述未屏蔽的數據傳輸至所述誤差檢 測電^各。
7. 根據權利要求1所述的存儲控制器，其中，所述屏蔽電路與指 令電路連接，所述屏蔽電路接收指定所述屏蔽電路所使用的屏 蔽方法的控制指令。
8. 根據權利要求7所述的存儲控制器，其中，所述屏蔽電路通過 數據通道與所述誤差檢測電路連接，其中，所述屏蔽電路根據 指定的所述屏蔽方法僅屏蔽所述數據通道之一 。
9. 根據權利要求7所述的存儲控制器，其中，根據所指定的所述 屏蔽方法，僅不屏蔽所述數據的一個預定數據位。
10. 根據權利要求1所述的存儲控制器，其中，所述控制電路將所述第 一數據接口輸出的所述數據的相對於所述基準時間的時 間位置調節到所述分析電路的所述相關信息指示所述第 一 誤 差結果和所述第二誤差結果之間的預定關係的時間位置。
11. 根據權利要求1所述的存儲控制器，其中，所述相關信息是指 示所述第一誤差結果與所述第二誤差結果相同的通過指示，或 者是指示所述第一誤差結果與所述第二誤差結果不同的失敗 指示。
12. 根據權利要求1所述的存儲控制器，其中，所述誤差檢測電路 是循環冗餘計算電路。
13. 根據權利要求1所述的存儲控制器，其中，所述存儲控制器將 屏蔽控制指令發送至所述存儲電路，所述屏蔽控制指令指定在 所述存儲電路中執行用於生成所述第二誤差結果的誤差檢測 計算之前屏蔽數據的方法。
14. 根據權利要求13所述的存儲控制器，其中，所述控制指令通 過數據模式確定接收到的所述數據中將被屏蔽的數據。
15. 根據權利要求1所述的存儲控制器，其中，所述屏蔽電路與模 式寄存器連接，所述模式寄存器確定接收到的所述數據中將被 屏蔽的數據。
16. —種存儲電路，包括存儲元件，用於存儲數據；數據接口，用於至少從存儲控制器接收數據，緩衝數據， 根據基準時間採樣所緩沖的數據，並輸出所採樣的數據； 屏蔽電路，與所述數據接口連接，以接收所輸出的數據，並用於屏蔽部分所述數據以及輸出至少部分未屏蔽的數據；以 及誤差4全測電i 各，與所述屏蔽電路連接，以，接收所述未屏 蔽的數據並輸出返回到所述存儲控制器的第二誤差結果。
17. 根據權利要求16所述的存儲電路，其中，所述屏蔽電路選擇 接收到的所述數據的數據位，並屏蔽接收到的所述數據的其它 數據位。
18. 根據權利要求16所述的存儲電路，其中，所述數據接口通過 預定數量的數據通道與所述屏蔽電路並行連接，其中，所述屏 蔽電路通過預定數量的數據通道與所述誤差4企測電路連接，其 中，所述屏蔽電路選擇至少一個數據通道並屏蔽其它所述數據通道。
19. 根據權利要求16所述的存儲電路，其中，所述屏蔽電路通過 用預定值替換數據位的值來屏蔽所述數據位，並且所述屏蔽電 路將所屏蔽的所述數據的替換值和未屏蔽的所述數據傳輸至 所述誤差檢測電路。
20. 根據權利要求16所述的存儲電路，其中，所述屏蔽電路與指 令線連接；所述屏蔽電路通過所述指令線接收屏蔽控制指令， 所述指令指定所述屏蔽電路所使用的屏蔽方法。
21. 4艮據4又利要求20所述的存々者電^各，其中，所述屏蔽方法確定 所述數據通道中 一 個未被屏蔽的數據通道以及被屏蔽的其它 數據通道。
22. 根據權利要求20所述的存儲電路，其中，所述屏蔽方法確定 僅一 個預定數據位未被屏蔽。
23. 根據權利要求20所述的存儲電路，其中，屏蔽方法確定所述 屏蔽電路確定的屏蔽數據^^莫式。
24. 根據權利要求16所述的存儲電路，其中，所述誤差檢測電路 是循環冗餘計算電if各。
25. 根據權利要求16所述的存儲電路，其中，所述屏蔽電路由從 所述存儲控制器接收到的控制指令來控制。
26. —種存^f諸系統，包4舌彼此連接的存儲控制器和存儲電路； 其中，所述存儲控制器包括第一數據接口，用於至少將數據發送至所述存儲電路；第一屏蔽電路；數據提供電路，與所述第一數據接口和所述第一屏 蔽電路連接；其中，所述數據提供電路用於將相同的數 據傳輸至所述第一數據接口和所述第一屏蔽電路；其中， 所述第 一 數據接口以相對於基準時間的預定時間位置輸 出從所述數據提供電路接收到的所述數據；第一誤差檢測電路，與所述第一屏蔽電路連接；其 中，所述第一屏蔽電路屏蔽部分所述數據並至少將所述 悽t據的未屏蔽的一部分傳llT至所述第一誤差^r測電^各； 其中，所述第一誤差檢測電路利用接收到的未屏蔽的數 據計算第一誤差結果；以及 分析電路，與所述第一誤差檢測電路連接，並用於接收所述第一誤差結果；其中，所述分析電路用於從所 述存儲電路接收第二誤差結果；其中，所述分析電路分 析所述第一誤差結果和所述第二誤差結果以產生相關信 息；以及控制電路，用於"^妄收所述相關信息；所述控制電路 用於基於所述相關信息控制所述第一數據接口輸出的數 據相對於所述基準時間的所述時間位置；以及其中，所述存儲電路包括存儲元件，用於存儲數據；第二數據接口，用於至少從所述存儲控制器接收數 據，緩沖所述數據，根據基準時間採樣所緩衝的數據並 輸出所採樣的數據；第二屏蔽電^各，與所述第二#:據*接口連接以4妄收所 輸出的悽t據，並用於屏蔽部分所述悽1據以及1#出至少部 分未屏蔽的悽t據；以及第二誤差4企測電路，與所述第二屏蔽電^各連4妄，以 接收所述未屏蔽的^U居並輸出返回到所述分析電路的所 述第二誤差結果。
27. 根據權利要求26所述的存儲系統，其中，所述存儲控制器還 包括經由指令線連接至所述第一屏蔽電路和所述第二屏蔽電 路的指令電路；所述指令電路確定所述第一屏蔽電路和所述第 二屏蔽電^各所衝丸^f亍的屏蔽方法。
28. —種調節信號之間相位關係的方法，包括a)屏蔽部分第一數據； b)利用至少部分未屏蔽的所述第 一數據在存儲控制器中 執行誤差檢測計算，由此產生第一誤差結果；c )以相對於基準時間的預定時間位置將第二悽丈據從所述 存儲控制器傳輸至存儲電路，其中，所述第一數據和所述第二 數據是相同的；d) 從所述存儲電路接收基於所述第二數據計算出的第二 誤差結果；e) 比較所述第一誤差結果和所述第二誤差結果；以及f) 根據比較的結果，調節從所述存儲控制器向所述存儲 電路傳輸數據的所述時間位置。
29. 根據權利要求28所述的方法，其中，所述存儲電路屏蔽至少 部分接收到的所述第二數據，並且將至少部分未屏蔽的所述第 二數據用於在所述存儲電路中執行誤差檢測計算以計算所述 第二誤差結果。
30. 根據權利要求28所述的方法，其中，在所述存儲控制器與所 述存儲電路中執行相同的誤差檢測計算，並且屏蔽所述第一數 據和所述第二數據中相同的數據。
31. 根據權利要求28所述的方法，其中，由所述存儲控制器控制 所述存儲電路中的屏蔽。
32. 根據權利要求28所述的方法，其中，重複執行a) ~f)，直到 所述第 一誤差結果與所述第二誤差結果具有預定的關係。
全文摘要
用於調節時鐘信號之間相位差的方法和裝置。相對於存儲裝置的第二時鐘信號調節存儲控制器上的第一時鐘信號。在一個實施例中，根據第一時鐘信號將數據傳輸至存儲裝置，第一時鐘信號與第二時鐘信號具有預定相位關係。在存儲裝置上根據第二時鐘信號對存儲裝置接收到的數據進行採樣。對存儲控制器上的數據以及存儲電路上所接收到的數據進行分析。基於該分析，可以對相位關係進行調節。
文檔編號G06F3/06GK101154145SQ200710152018
公開日2008年4月2日 申請日期2007年9月26日 優先權日2006年9月27日
發明者奧託·舒馬赫, 託馬斯·海因, 阿龍·約翰·奈格倫, 馬丁·邁爾 申請人:奇夢達股份公司