用於增強電荷載流子的遷移率的方法和設備的製作方法
2023-06-17 16:45:51 2
用於增強電荷載流子的遷移率的方法和設備的製作方法
【專利摘要】本發明用於增強電荷載流子的遷移率的方法和設備。一種集成電路可以包括兩個類型的半導體器件。第一類型的器件可以包括金屬柵極和以第一方式應變的溝道。第二類型的器件可以包括金屬柵極和以第二方式應變的溝道。柵極可以共同地包括三種或者更少金屬材料。柵極可以共享相同金屬材料。一種在集成電路上形成半導體器件的方法可以包括分別在集成電路的與第一和第二柵極對應的第一和第二區域中沉積第一和第二金屬層。
【專利說明】用於增強電荷載流子的遷移率的方法和設備
【技術領域】
[0001] 本公開內容涉及用於增強電荷載流子的遷移率的方法和設備。本公開內容的一些 實施例具體地涉及具有金屬柵極半導體器件的集成電路，其中一個類型的金屬柵極半導體 器件的溝道被壓縮性地應變而另一類型的金屬柵極半導體器件的溝道被拉伸性地應變。
【背景技術】
[0002] 應變半導體器件的溝道可以提高器件的性能。一些半導體器件（諸如電晶體）具 有電荷載流子在半導體器件被激活時移動經過的溝道。電荷載流子在器件的溝道中的遷移 率可以是在確定器件的性能時的重要因素。例如半導體器件的切換速度和/或驅動強度可 以依賴於電荷載流子在器件的溝道中的遷移率。應變半導體器件的溝道可以增強電荷載流 子在溝道中的遷移率（相對於電荷載流子在未應變的溝道中的遷移率），由此提高器件的 性能（例如切換速度或者驅動強度）。例如可以在拉伸性地應變的溝道中增強空穴（用於 一些類型的半導體器件，諸如η溝道M0SFET的電荷載流子）的遷移率。可以通過施加拉伸 性應力來變形（例如伸展）拉伸性地應變的溝道。作為另一示例，可以在壓縮性地應變的 溝道中增強電子（用於一些類型的半導體器件（諸如Ρ溝道M0SFET)的電荷載流子）的遷 移率。可以通過施加壓縮性應力來變形（例如壓縮）壓縮性地應變的溝道。
[0003] 已知用於製作具有應變的溝道的半導體器件的技術。可以在矽襯底中通過在具有 不同晶格的另一晶態襯底上面生長矽襯底來引起應變。例如可以通過在具有比矽更大的晶 格、因此向矽晶格施加拉伸性應力的鍺化矽（SiGe)上面生長矽襯底來引起拉伸應變。作為 另一示例，可以通過在具有比矽更小的晶格、因此向矽晶格施加壓縮性應力的碳化矽（例 如SiCP)上面生長矽襯底來引起壓縮應變。然而利用這一技術，可能難以在矽的一些部分 (例如用於PFET溝道）中引起壓縮應變而在矽的其它部分（例如用於NFET溝道）中引起 拉伸應變。
[0004] 可以通過向矽襯底中注入材料以改變襯底的區域中（例如溝道區域中）的晶格來 形成應變的溝道。例如注入可以用來形成拉伸性地應變的碳化矽（例如SiCP)溝道區域，因 為矽襯底的更大晶格向碳化矽溝道的更小晶格施加拉伸性應力。作為另一示例，注入可以 用來形成壓縮性地應變的鍺化矽（例如SiGe)溝道區域，因為矽襯底的更小晶格向鍺化矽 溝道的更大晶格施加壓縮性應力。然而這一技術可能需要在製作工藝期間的很低溫度（例 如-60°C )並且可能加劇短溝道效應（SCE)。
[0005] 也可以通過半導體器件的柵極上形成"襯墊"或者"蓋層"來形成應變的溝道。例 如在PFET的柵極上形成的氮化矽襯墊可以向PFET的溝道施加壓縮性應力，並且在NFET的 柵極上形成的不同氮化矽襯墊可以向NFET的溝道施加拉伸性應力。然而這一技術可能需 要包括化學機械拋光（CMP)的附加工藝步驟。
[0006] 在半導體器件的柵極包括金屬材料時，器件的"金屬柵極"可以向溝道施加應力、 由此形成應變的溝道。一些金屬柵極可以包括金屬部分和功函數層。功函數層可以調製柵 極的功函數、由此向工藝工程師給予對器件的帶隙、閾值電壓等的控制。
【發明內容】
[0007] 根據一個實施例，提供一種集成電路，該集成電路包括第一類型的第一半導體器 件和第二類型的第二半導體器件。第一類型的第一半導體器件包括第一柵極和第一應變的 溝道。第一柵極包括第一金屬部分。第一應變的溝道是以第一方式應變的。第二類型的第 二半導體器件包括第二柵極和第二應變的溝道。第二柵極包括第二金屬材料。第二應變的 溝道是以第二方式應變的。第一和第二柵極共同地包括三種或者更少的金屬材料。
[0008] 根據另一實施例，提供一種集成電路，該集成電路包括第一類型的第一半導體器 件和第二類型的第二半導體器件。第一類型的第一半導體器件包括第一柵極和第一應變的 溝道。第一柵極包括第一金屬部分。第一應變的溝道是以第一方式應變的。第二類型的第 二半導體器件包括第二柵極和第二應變的溝道。第二柵極包括第二金屬材料。第二應變的 溝道是以第二方式應變的。在第一半導體器件的第一柵極中和在第二半導體器件的第二柵 極中包括相同金屬材料。
[0009] 根據另一實施例，提供一種集成電路，該集成電路包括第一類型的第一半導體器 件和第二類型的第二半導體器件。第一類型的第一半導體器件包括第一柵極和第一溝道。 第一柵極包括第一金屬材料。第二類型的第二半導體器件包括第二柵極和第二溝道。第二 柵極包括第二金屬材料。該集成電路還包括用於使用第一和第二柵極以分別增加電荷載流 子在第一半導體器件和第二半導體器件的溝道中的遷移率的裝置。第一和第二柵極共同地 包括三種或者更少金屬材料。
[0010] 根據另一實施例，提供一種集成電路，該集成電路包括第一類型的第一半導體器 件和第二類型的第二半導體器件。第一類型的第一半導體器件包括第一柵極和第一溝道。 第一柵極包括第一金屬材料。第二類型的第二半導體器件包括第二柵極和第二溝道。第二 柵極包括第二金屬材料。該集成電路還包括用於使用第一和第二柵極以分別增加電荷載流 子在第一半導體器件和第二半導體器件的溝道中的遷移率的裝置。在第一半導體器件的第 一柵極中和在第二半導體器件的第二柵極中包括相同金屬材料。
[0011] 根據另一實施例，提供一種在集成電路上形成半導體器件的方法。半導體器件中 的第一半導體器件具有第一柵極和第一應變的溝道，半導體器件中的第二半導體器件具有 第二柵極和第二應變的溝道。該方法包括分別在集成電路的與第一和第二柵極對應的第一 和第二區域中沉積第一金屬層。該方法還包括分別在集成電路的與第一柵極和第二柵極對 應的第一和第二區域中沉積第二金屬層。第一和第二柵極共同地包括三種或者更少金屬材 料。第一應變的溝道是以第一方式應變的，並且第二應變的溝道是以第二方式應變的。
[0012] 根據另一實施例，提供一種在集成電路上形成半導體器件的方法。半導體器件中 的第一半導體器件具有第一柵極和第一應變的溝道，半導體器件中的第二半導體器件具有 第二柵極和第二應變的溝道。該方法包括分別在集成電路的與第一和第二柵極對應的第一 和第二區域中沉積第一金屬層。該方法還包括分別在集成電路的與第一柵極和第二柵極對 應的第一和第二區域中沉積第二金屬層。在第一半導體器件的第一柵極中和在第二半導體 器件的第二柵極中包括相同金屬材料。第一應變的溝道是以第一方式應變的，並且第二應 變的溝道是以第二方式應變的。
【專利附圖】
【附圖說明】
[0013] 為了理解一些實施例，現在將僅通過示例參照附圖，在附圖中：
[0014] 圖1示出根據一些實施例的集成電路；
[0015] 圖2A示出根據一些實施例的具有柵極240a的電晶體200a，該柵極包括一種或者 多種金屬材料；
[0016] 圖2B示出根據一些實施例的具有柵極240b的電晶體200b，該柵極包括一種或者 多種金屬材料；
[0017] 圖2C示出根據一些實施例的具有柵極240c的電晶體200c，該柵極包括一種或者 多種金屬材料；
[0018] 圖2D示出根據一些實施例的具有柵極240d的電晶體200d，該柵極包括一種或者 多種金屬材料；
[0019] 圖3示出根據一些實施例的在集成電路上形成半導體器件的方法的流程圖；
[0020] 圖4A示出根據一些實施例的在形成源極和漏極擴散區域之後的集成電路400的 部分；
[0021] 圖4B示出根據一些實施例的在形成源極和漏極擴散區域之後的集成電路400的 部分；
[0022] 圖5A示出根據一些實施例的使用圖3中所示方法的步驟304、306、308、312、314 和333作為後柵極（gate-last)工藝的部分在集成電路400a上形成的金屬柵極PFET和金 屬柵極NFET ;
[0023] 圖5B示出根據一些實施例的使用圖3中所示方法的步驟306、308、312、314、333 和336作為先柵極（gate-first)工藝的部分在集成電路400b上形成的金屬柵極PFET和 金屬柵極NFET ;
[0024] 圖6A示出根據一些實施例的使用圖3中所示方法的步驟304、306、308、312、314、 318、320、323和333作為後柵極製作工藝的部分在集成電路400a上形成的金屬柵極PFET 和金屬柵極NFET ;
[0025] 圖6B示出根據一些實施例的使用圖3中所示方法的步驟306、308、312、314、318、 320、323、333和336作為先柵極工藝的部分在集成電路400b上形成的金屬柵極PFET和金 屬柵極NFET ;
[0026] 圖7A示出根據一些實施例的使用圖3中所示方法的步驟304、306、308、312、314、 318、320和333作為後柵極製作工藝的部分在集成電路400a上形成的金屬柵極PFET和金 屬柵極NFET ;
[0027] 圖7B示出根據一些實施例的使用圖3中所示方法的步驟306、308、312、314、318、 320、333和336作為先柵極工藝的部分在集成電路400b上形成的金屬柵極PFET和金屬柵 極 Ν--Τ ;
[0028] 圖8A示出根據一些實施例的使用圖3中所示方法的步驟304、306、308、324、328、 330、332和333作為後柵極製作工藝的部分在集成電路400a上形成的金屬柵極PFET和金 屬柵極NFET ;
[0029] 圖8B示出根據一些實施例的使用圖3中所示方法的步驟306、308、324、328、330、 332、333和336作為先柵極工藝的部分在集成電路400b上形成的金屬柵極PFET和金屬柵 極 Ν--Τ ;
[0030] 圖9Α示出根據一些實施例的使用圖3中所示方法的步驟304、306、308、324和333 作為後柵極製作工藝的部分在集成電路400a上形成的金屬柵極PFET和金屬柵極NFET ;並 且
[0031] 圖9B示出根據一些實施例的使用圖3中所示方法的步驟306、308、324、333和336 作為先柵極工藝的部分在集成電路400b上形成的金屬柵極PFET和金屬柵極NFET。
[0032] 為了清楚，已經在不同附圖中用相同標號標示相同單元，並且另外如在集成電路 表示中常見的那樣，各種附圖未按比例。為了清楚，僅已經示出並且將討論對理解描述的實 施例有用的那些步驟和單元。
【具體實施方式】
[0033] 用於製作金屬柵極半導體器件的一些常規技術可以生產包含拉伸性地應變的溝 道或者壓縮性地應變的溝道但不是包含二者的集成電路。用於製作金屬柵極半導體器件的 一些常規技術可以使用大量金屬和/或處理步驟。 申請人:已經認識和理解需要一種用於使 用少量處理步驟和/或金屬材料來製作金屬柵極半導體器件、從而所得集成電路包括拉伸 性地應變的溝道和壓縮性地應變的溝道二者的方法。
[0034] 根據一個實施例，一種集成電路可以包括第一和第二類型的半導體器件。例如集 成電路可以包括NFET和PFET。第一類型的半導體器件（例如NFET)可以包括柵極和拉伸 性地應變的溝道。第二類型的半導體器件（例如PFET)可以包括柵極和拉伸性地應變的溝 道。柵極可以包括一種或者多種金屬材料。
[0035] 在一些實施例中，兩個類型的半導體器件的柵極可以共同地包括三種或者更少金 屬材料。在一些實施例中，可以在兩個類型的半導體器件的柵極中包括相同金屬材料。
[0036] 在一些實施例中，第一類型的半導體器件（例如NFET)的柵極可以向第一類型的 半導體器件的溝道施加拉伸性應力。在一些實施例中，第二類型的半導體器件（例如PFET) 的柵極可以向第二類型的半導體器件的溝道施加壓縮性應力。
[0037] 在一些實施例中，任一種或者兩種類型的半導體器件的柵極可以包括功函數層。 在一些實施例中，器件的功函數層的性質（例如功函數層的厚度、在功函數層中包括的材 料、或者向用於功函數層的陰極電弧沉積的陰極提供的功率）可以調製器件的金屬柵極向 器件的溝道施加的應力。例如功函數的性質可以確定柵極向溝道施加的應力是否為壓縮性 或者拉伸性。作為另一示例，功函數層的性質可以確定柵極向溝道施加的應力的量值。
[0038] 以下進一步描述以上描述的特徵以及附加特徵。可以個別地、全部一起或者在任 何組合中使用這些特徵，因為就這一點而言未限制本技術。
[0039] 圖1示出根據一些實施例的集成電路。圖1的集成電路100包括兩個電晶體110 和150。在一些實施例中，電晶體110和150可以是M0SFET (金屬氧化物半導體場效應晶體 管）。在一些實施例中，電晶體110可以是η溝道MS0FET(也稱為"NMOS FET"或者"NFET")。 在一些實施例中，電晶體150可以是p溝道M0SFET(也稱為"PMOS FET"或者"PFET"）。
[0040] 在圖1的實施例中，分別在襯底102的區域112和152中形成電晶體110和150 的本體。在一些實施例中，襯底102可以包括矽、鍺化矽、碳化矽和/或本領域普通技術人 員已知的或者另外適合於製作半導體器件的其它材料。在一些實施例中，襯底102可以是 P襯底，區域112可以是P襯底的一部分，並且區域152可以是在P襯底中形成的η阱。在 一些實施例中，襯底102可以是η襯底，區域112可以是在η襯底中形成的ρ阱，並且區域 152可以是η襯底的一部分。在一些實施例中，襯底102可以是體襯底、絕緣體上矽（SOI) 襯底、直接在絕緣體上的應變的矽（SSD0I)襯底、在絕緣體上的應變的異質結構（HOI)襯底 或者本領域普通技術人員已知的或者另外適合於製作半導體器件的任何其它類型的襯底。
[0041] 在一些實施例中，可以使用本領域普通技術人員已知的或者另外適合於隔離半導 體器件的任何技術、包括但不限於淺溝槽隔離（STI)來相互完全地或者部分地隔離電晶體 110 和 150。
[0042] 在圖1的實施例中，電晶體110包括柵極118、源極擴散區域（也稱為"源極"或者 "源極擴散"）114、漏極擴散區域（也稱為"漏極"或者"漏極擴散" 116)、溝道122和本體。 在一些實施例中，源極和漏極擴散可以是摻雜（例如重摻雜）的P型擴散區域。在一些實 施例中，可以升高源極114和/或漏極116。可以使用本領域普通技術人員已知的或者另外 適合於形成升高的源極或者漏極的任何技術（包括但不限於蝕刻襯底102的一部分和/或 矽化物化擴散區域的一部分）來形成升高的源極或者漏極。如以上描述的那樣，可以在襯 底102的區域112中形成電晶體110的本體，該區域可以是η摻雜的矽區域。電晶體110 的溝道122可以佔據襯底102的、在柵極118之下的、在源極114與漏極116之間的部分。 柵極118可以例如包括在襯底102上形成的絕緣層和在絕緣層上形成的材料部分。在一些 實施例中，材料部分可以例如由多晶矽、一種或者多種金屬材料和/或本領域普通技術人 員已知的或者另外適合於形成柵極的任何材料形成。
[0043] 在一些實施例中，柵極118可以包括間隔物層、襯墊、蓋層和/或任何其它類型的 '柵極覆蓋層'，或者可以由間隔物層、襯墊、蓋層和/或任何其它類型的'柵極覆蓋層'部分 地或者完全地覆蓋。可以藉助本領域普通技術人員已知的或者另外適合於形成柵極覆蓋層 的手段、包括但不限於沉積和光刻圖案化柵極覆蓋材料在電晶體的柵極附近（例如在柵極 之上和/或與柵極的側壁相鄰）形成柵極覆蓋層。在一些實施例中，柵極覆蓋層可以包括 氮化物和/或氧化物，諸如氮化矽（SiN)或者氧化矽（SiO)。在一些實施例中，柵極覆蓋層 可以將柵極與集成電路的其它部分絕緣、有助於自對準電晶體製作工藝、向電晶體溝道施 加應力等。
[0044] 在圖1的實施例中，電晶體150包括柵極158、源極擴散區域154、漏極擴散區域 156、溝道162和本體。在一些實施例中，源極和漏極區域可以是摻雜（例如重摻雜）的η 型擴散區域。如以上描述的那樣，可以在襯底102的區域152中形成電晶體150的本體，該 區域可以是Ρ摻雜的矽區域。電晶體150的溝道162可以佔據襯底102的、在柵極158之 下的、在源極154與漏極156之間的部分。柵極158可以例如包括在襯底102上形成的絕 緣層和在絕緣層上形成的材料部分。在一些實施例中，材料部分可以例如由多晶矽、一種或 者多種金屬材料和/或本領域普通技術人員已知的或者另外適合於形成柵極的任何材料 形成。在一些實施例中，柵極158可以包括柵極覆蓋層，或者可以由柵極覆蓋層部分地或者 完全地覆蓋。
[0045] 在圖1的實施例中，溝道122和162是應變的。在一些實施例中，可以用不同方式 應變溝道122和162。例如，溝道122可以是拉伸性地應變的，並且溝道162可以是壓縮性 地應變的。在一些實施例中，溝道122可以在水平方向124上被拉伸性地應變（例如在與 襯底的表面大致地平行的方向（諸如在源極114與漏極116之間延伸的方向）上被伸展） 和/或在堅直方向126上被拉伸性地應變（例如在與襯底的表面大致地正交的方向（諸如 在柵極118與襯底102之間延伸的方向上）被伸展）。類似地，溝道162可以在水平方向 164上被壓縮性地應變（例如在與襯底的表面大致地平行的方向（諸如在源極154與漏極 156之間延伸的方向）上被壓縮）和/或在堅直方向166上被壓縮性地應變（例如在與襯 底的表面大致地正交的方向（諸如在柵極158與襯底102之間延伸的方向）上被壓縮）。
[0046] 雖然在圖1的示例中示出M0SFET，但是未在這方面限制實施例。實施例可以包括 (或者用來製作）本領域普通技術人員已知的或者另外適合於與應變的溝道操作的任何半 導體器件、包括但不限於二極體、其它類型的電晶體等。
[0047] 圖2A示出根據一些實施例的具有柵極240a的電晶體200a，該柵極包括一種或者 多種金屬材料。具有包括一種或者多種金屬材料的柵極的電晶體可以稱為"金屬柵極晶體 管"。在一些實施例中，可以使用後柵極製作工藝（諸如替換柵極製作工藝）來形成金屬柵 極電晶體200a。在一些實施例中，金屬柵極電晶體200a可以是具有柵極240a、源極擴散區 域208、漏極擴散區域206、溝道204和本體的M0SFET。可以在襯底102的區域中形成金屬 柵極電晶體200a的本體。可以摻雜（例如重摻雜）源極和漏極擴散區域。擴散區域206和 208以及本體區域的摻雜類型可以是相反摻雜類型。在一些實施例中，溝道204可以在柵極 240a之下在源極和漏極區域之間延伸。在圖2A的實施例中，升高源極208和漏極206。然 而未在這方面限制實施例。在一些實施例中，金屬柵極電晶體200a可以包括未升高的源極 和/或未升高的漏極。
[0048] 在圖2A的實施例中，金屬柵極電晶體200a的柵極240a包括金屬部分224。金屬 部分224可以例如包括鋁（A1)、鎢（W)、銅（Cu)和/或本領域普通技術人員已知的或者另 外適合於作為金屬柵極電晶體的柵極的金屬部分工作的任何其它金屬材料。
[0049] 在圖2A的實施例中，金屬柵極電晶體200a的柵極240a包括電介質層222。在一 些實施例中，電介質層222可以將金屬部分224與集成電路的其它部分（包括但不限於源 極208和/或漏極206)絕緣。在一些實施例中，電介質層222可以包括電介質材料，諸如多 晶矽、高k電介質材料（例如具有比多晶矽的介電常數更高的介電常數的材料）和/或本 領域普通技術人員已知的或者另外適合於絕緣金屬柵極電晶體的柵極的部分的任何其它 材料。例如電介質層222可以包括氧化鉿（Hf0 2)。在一些實施例中，可以在襯底102之上 並且在金屬部分224之下形成電介質層222的部分。在一些實施例中，可以沿著柵極240a 的側壁堅直地形成電介質層222的一些部分。
[0050] 在圖2A的實施例中，溝道204是應變的。溝道204可以是水平地和/或堅直地應 變的。在一些實施例中（例如在其中電晶體200a是NFET的實施例中），溝道204可以是拉 伸性地應變的。在一些實施例中（例如在其中電晶體200a是PFET的實施例中），溝道204 可以是壓縮性地應變的。
[0051] 在一些實施例中，柵極240a可以向溝道204施加應力。柵極240a施加的應力可以 對在溝道204中的應變有貢獻。例如在一些實施例中，金屬部分224可以向溝道204施加 應力（例如壓縮性或者拉伸性應力）從而對在溝道204中的應變（例如分別為壓縮性或者 拉伸性應變）有貢獻。在一些實施例中，柵極240a向溝道204施加的應力的量值可以少於 lOOMPa、在100與300MPa之間、在300與500MPa之間或者大於500MPa。在一些實施例中， 金屬柵極電晶體200a的柵極240a可以包括柵極覆蓋層220,或者可以由柵極覆蓋層220完 全地或者部分地覆蓋。
[0052] 圖2B是示出根據一些實施例的具有柵極240b的電晶體200b，該柵極包括一種或 者多種金屬材料（"金屬柵極電晶體"）。在一些實施例中，金屬柵極電晶體200b可以是使 用後柵極半導體製作工藝而形成的M0SFET。以上已經參照圖2A描述圖2B中所示金屬柵極 電晶體200b的許多單元。為了簡潔，這裡未重複這樣的單元的描述。
[0053] 在一些實施例中，金屬柵極電晶體200b的柵極240b除了電介質層222和金屬部 分224之外還可以包括功函數層230。在一些實施例中，可以在金屬部分224與電介質層 222之間形成功函數層230。例如可以在電介質層222之上並且在金屬層224之下形成功 函數層230的部分。作為另一示例，可以在金屬部分224的側壁部分與電介質層222之間 形成功函數層230的部分。
[0054] 在一些實施例中，柵極240b向溝道204施加的應力量值和/或類型可以依賴於功 函數層230的性質，其包括但不限於：在功函數層230中包括的材料、沉積功函數層230的 方式、功函數層230的厚度250和/或功函數層230的應力。
[0055] 功函數層230的實施例可以包括本領域普通技術人員已知的或者另外適合於調 制金屬部分224的功函數的任何材料。在一些實施例中，功函數層230可以是具有在4. 0 與5. 0電子伏特之間（例如在其中電晶體200b是η溝道器件的實施例中在4. 0與4. 5eV 之間或者在其中電晶體200b是p溝道器件的實施例中在4. 5與5. OeV之間）的帶隙的材 料。在一些實施例中，功函數層230可以包括金屬碳化物和/或金屬氮化物。例如在一些實 施例中，功函數層230可以包括氮化鈦（TiN)、碳化鈦（TiC)、氮化鑭（LaN)、碳化鑭（LaC)、 氮化鉭（TaN)和/或碳化鉭（TaC)。在一些實施例中，功函數層230可以包括與氧清除 (oxygen-scavenging)金屬（諸如 TiWN、TiAlN、TiCuN、TaWN、TaAlN或者TaCuN)混合的TiN 或者TaN。
[0056] 在一些實施例中，可以通過物理氣相沉積（PVD)技術沉積功函數層230。例如可 以通過陰極電弧沉積來沉積功函數層230。在一些實施例中，向用於功函數層230的陰極 電弧沉積的陰極供應的功率可以少於3kW、在3kW與9kW之間、在9kW與12kW之間、在12kW 與19kW之間或者大於19kW。實施例不限於通過陰極電弧沉積或者物理氣相沉積而沉積的 功函數層。在一些實施例中，可以使用本領域普通技術人員已知的或者另外適合於形成功 函數層的任何技術來形成功函數層230。
[0057] 在一些實施例中，功函數層230可以包括兩個或者更多子層。在一些實施例中，子 層可以包括不同材料。在一些實施例中，可以使用不同沉積技術（例如與在沉積相應子層 期間向陰極供應的不同功率數量使用陰極電弧沉積）來沉積子層。在一些實施例中，子層 可以具有不同厚度。
[0058] 如以上描述的那樣，在一些實施例中，在溝道204中引起的應變可以依賴於功函 數層23〇的厚度 25〇。功函數層23〇的厚度25〇可以例如少於1〇〇埃（A)、在1〇〇與300 Λ 之間、在300與500 Α之間或者大於500 A。
[0059] 圖2C示出根據一些實施例的具有柵極240c的電晶體200c，該柵極包括一種或者 多種金屬材料（"金屬柵極電晶體"）。在一些實施例中，金屬柵極電晶體200c可以使用後 柵極或者先柵極（gate-first)半導體製作工藝而形成的MOSFET。以上已經參照圖2A描述 圖2C中所示金屬柵極電晶體200c的許多單元。為了簡潔，這裡未重複這樣的單元的描述。
[0060] 圖2C示出根據一些實施例的具有金屬柵極240c的電晶體200c。在一些實施例 中，可以使用先柵極半導體製作工藝來形成金屬柵極電晶體200c。以上已經參照圖2A和/ 或2B描述圖2C中所示金屬柵極電晶體200c的許多單元。為了簡潔，這裡未重複這樣的單 元的描述。
[0061] 在圖2C的實施例中，金屬柵極電晶體200c的柵極240c包括電介質層222和金屬 部分224。在一些實施例中，金屬柵極電晶體200c的柵極240c可以包括柵極覆蓋層220或 者由柵極覆蓋層220完全地或者部分地覆蓋。在一些實施例中，可以在襯底102之上並且 在金屬部分224之下形成電介質層222的部分。在一些實施例中，可以與金屬層224的側 壁相鄰形成電介質層222的部分。在圖2C的實施例中，溝道204被（例如水平地和/或堅 直地和壓縮性地或者拉伸性地）應變。在一些實施例中，柵極240c向溝道204施加對在溝 道204中的應變有貢獻的應力。
[0062] 圖2D示出根據一些實施例的具有金屬柵極240d的電晶體200d。在一些實施例 中，可以使用先柵極半導體製作工藝來形成金屬柵極電晶體200d。以上已經參照圖2A和/ 或2B描述圖2D中所示金屬柵極電晶體200d的許多單元。為了簡潔，這裡未重複這樣的單 元的描述。
[0063] 在圖2D的實施例中，金屬柵極電晶體200c的柵極240d包括電介質層222、功函數 層230和金屬部分224。在一些實施例中，金屬柵極電晶體200d的柵極240d可以包括柵極 覆蓋層220，或者可以由柵極覆蓋層220完全地或者部分地覆蓋。在一些實施例中，可以在 襯底102之上並且在功函數層230之下形成電介質層222的部分。在一些實施例中，可以 與功函數層230和/金屬層224的側壁相鄰形成電介質層222的部分。在一些實施例中， 可以在電介質層222之上並且在金屬部分224之下形成功函數層230的部分。在一些實施 例中，可以與電介質層222和/金屬層224的側壁相鄰形成功函數層230的部分。
[0064] 圖3示出根據一些實施例的在集成電路上形成半導體器件的方法的流程圖。在一 些實施例中，圖3的方法可以用來在集成電路上形成第一和第二類型的半導體器件。第一 類型的半導體器件可以具有金屬柵極和以第一方式應變的溝道。第二類型的半導體器件可 以具有金屬柵極和以第二方式應變的溝道。在一些實施例中，例如圖3的方法可以用來在 集成電路上形成具有壓縮性地應變的溝道的金屬柵極PFET和具有拉伸性地應變的溝道的 金屬柵極NFET。
[0065] I.形成半導體器件的方法的後柵極實施例
[0066] 在一些實施例中，圖3的方法可以用來在集成電路上並且作為後柵極半導體製作 工藝的部分形成具有壓縮性地應變的溝道的金屬柵極PFET和具有拉伸性地應變的溝道的 金屬柵極NFET。在後柵極半導體製作工藝中，在形成電晶體的柵極之後形成電晶體的源極 和漏極。
[0067] 在圖3的作為後柵極半導體製作工藝的部分而使用的實施例中，執行步驟304。在 步驟304,在形成電晶體的金屬柵極之前，形成電晶體的源極和漏極擴散區域。在步驟304 中，可以使用本領域普通技術人員已知的或者另外適合於在後柵極半導體製作工藝中形成 漏極和源極擴散區域的技術來形成PFET和NFET的源極和漏極擴散區域。在一些實施例 中，可以形成'虛設'（例如暫時）柵極（以有助於自對準電晶體的源極和漏極區域與晶體 管的柵極）。例如可以在與NFET和PFET的柵極對應的區域中在集成電路的襯底上形成虛 設柵極。虛設柵極可以由本領域普通技術人員已知的或者另外適合於形成暫時柵極的任何 材料、包括但不限於多晶矽形成。在一些實施例中，虛設柵極可以由柵極覆蓋層完全地或者 部分地覆蓋。例如可以與虛設柵極的側壁相鄰形成間隔物層。
[0068] 在形成虛設柵極和柵極覆蓋層之後，可以在NFET和PFET的源極和漏極區域中向 集成電路襯底中注入摻雜物，可以激活注入的摻雜物，並且可以去除虛設柵極。可以使用本 領域普通技術人員已知的或者另外適合於注入摻雜物、激活摻雜物或者從集成電路去除材 料的任何技術來實現注入摻雜物、激活摻雜物和去除虛設柵極。例如可以通過退火集成電 路來激活摻雜物，並且可以通過蝕刻來去除虛設柵極。
[0069] 圖4A示出根據一些實施例的在步驟304中形成源極和漏極擴散區域之後的集成 電路400a的部分。在圖4A的實施例中，集成電路400a包括襯底401(例如體矽襯底）。在 一些實施例中，襯底401可以是η型襯底，區域402可以是在襯底401中形成的p阱，並且 區域404可以是襯底401的部分。在一些實施例中，襯底401可以是ρ型襯底，區域402可 以是襯底401的部分，並且區域404可以是在襯底401中形成的η阱。在一些實施例中，可 以（例如通過淺溝槽隔離）相互完全地或者部分地隔離區域402和404。實施例不受襯底 類型（例如體、S0I、SSD0I、H0I等）、襯底材料（例如矽、鍺等）或者隔離類型限制。在圖4 的實施例中，在集成電路400a的與NFET的柵極對應的區域中形成柵極覆蓋層411，並且在 集成電路400a的與PFET的柵極對應的區域中形成柵極覆蓋層412。
[0070] 在圖4A的實施例中，襯底401包括NFET的源極414和漏極416區域以及PFET的 源極418和漏極420區域。在一些實施例中，可以向NFET的源極和漏極擴散區域（414,416) 注入（"摻雜"）或者重注入（"重摻雜"）n型摻雜物。在一些實施例中，可以向PFET的源 極和漏極擴散區域（418,420)注入（"摻雜"）或者重注入（"重摻雜"）p型摻雜物。雖然 未升高圖4中所示漏極和源極，但是就這一點而言未限制是示例。在一些實施例中，可以升 高NFET源極414、NFET漏極416、FFET源極418或者PFET漏極420中的一項或者多項。
[0071] II.形成半導體器件的方法的先柵極實施例
[0072] 在一些實施例中，圖3的方法可以用來在集成電路上並且作為先柵極半導體製作 工藝的部分形成具有壓縮性地應變的溝道的金屬柵極PFET和具有拉伸性地應變的溝道的 金屬柵極NFET。在先柵極半導體製作工藝中，在形成電晶體的源極和漏極區域之後形成晶 體管的柵極。
[0073] 在圖3的作為先柵極半導體製作工藝的部分而使用的實施例中，執行步驟336。在 步驟336,在形成電晶體的金屬柵極之後，使用本領域普通技術人員已知的或者另外適合於 在先柵極半導體製作工藝中形成漏極和源極擴散區域的技術來形成電晶體的源極和漏極 擴散區域。在步驟336的一些實施例中，可以通過在NFET的源極和漏極區域中向集成電路 襯底中注入摻雜物並且通過激活注入的摻雜物來形成源極和漏極擴散區域。可以使用本領 域普通技術人員已知的或者另外適合於注入和激活摻雜物的任何技術來實現注入和激活 慘雜物。
[0074] 在步驟336的一些實施例中，柵極可以由柵極覆蓋層完全地或者部分地覆蓋。在 一些實施例中，柵極覆蓋層413和415可以包括在集成電路製作工藝的相同步驟中沉積的 相同材料。
[0075] 圖4B示出根據一些實施例的在步驟336中形成源極和漏極擴散區域之後的集成 電路400b的部分。以上已經參照圖4A描述圖4B中所示集成電路400的許多單元。為了 簡潔，這裡未重複這樣的單元的描述。
[0076] 在圖4B的實施例中，NFET405和PFET407分別包括柵極406和408。在一些實施 例中，任一柵極或者兩個柵極可以包括金屬材料。在一些實施例中，NFET柵極406可以由 柵極覆蓋層413完全地或者部分地覆蓋，並且NFET柵極408可以由柵極覆蓋層415完全地 或者部分地覆蓋。
[0077] III.形成半導體器件的方法的實施例
[0078] 在一些實施例中，圖3的方法可以用來在集成電路上並且作為後柵極工藝或者先 柵極工藝的部分形成具有壓縮性地應變的溝道的金屬柵極PFET和具有拉伸性地應變的溝 道的金屬柵極NFET，其中金屬柵極的金屬部分包括相同材料，並且其中PFET柵極或者NFET 柵極具有功函數層，但是其它類型的柵極沒有。在一些實施例中，形成這樣的金屬柵極PFET 和金屬柵極NFET可以包括圖3中所示方法的步驟306、308、312、314和333。
[0079] 在步驟306,在集成電路的與PFET和NFET對應的部分之上沉積電介質層。可以使 用本領域普通技術人員已知的或者另外適合於沉積電介質材料的任何技術來沉積電介質 層。電介質層可以例如包括高k電介質材料，諸如二氧化矽（Si0 2)。
[0080] 在步驟308,在集成電路的與PFET和NFET對應的部分之上沉積第一金屬層。可以 使用本領域普通技術人員已知的或者另外適合於沉積金屬材料的任何技術、包括但不限於 物理氣相沉積（例如陰極電弧沉積）來沉積第一金屬層。在一些實施例中，第一金屬層可 以作為功函數層工作。第一金屬層可以例如包括金屬碳化物和/或金屬氮化物。
[0081] 在步驟312,從集成電路的與PFET或者NFET對應的部分去除第一金屬層（例如功 函數層）。可以使用本領域普通技術人員已知的或者另外適合於從集成電路選擇性地去除 金屬材料的任何技術、包括但不限於光刻圖案化、幹蝕刻、溼蝕刻、反應離子蝕刻、各向同性 蝕刻、各向異性蝕刻等從集成電路的選擇的部分去除第一金屬層。
[0082] 在步驟314,在集成電路的與PFET和NFET對應的部分之上沉積第二金屬層。可以 使用本領域普通技術人員已知的或者另外適合於沉積金屬材料的任何技術來沉積第二金 屬層。在一些實施例中，第二金屬層可以包括適合於用作金屬柵極的金屬部分的材料。第 二金屬層可以例如包括鋁（A1)、鎢（W)和/或銅（Cu)。
[0083] 在步驟333,可以去除電介質層、金屬層和/或柵極覆蓋層的未與PFET和NFET的 柵極對應的部分，從而PFET和FNET的柵極保留。可以使用本領域普通技術人員已知的或 者另外適合於從集成電路選擇性地去除這樣的材料的任何技術來去除這些層中的一層或 者多層的部分。例如光刻圖案化、幹蝕刻、溼蝕刻、反應離子蝕刻、各向同性蝕刻或者各向異 性蝕刻可以用來從集成電路的除了 PFET和NFET的柵極之外的區域去除這些層的部分。
[0084] 圖5A示出根據一些實施例的使用圖3中所示方法的步驟304、306、308、312、314 和333作為後柵極工藝的部分在集成電路400上形成的金屬柵極PFET和金屬柵極NFET。 以上已經參照圖4A描述圖5A中所示集成電路400a的許多單元。為了簡潔，這裡未重複這 樣的單元的描述。
[0085] 在圖5A的實施例中，NFET405包括柵極406、源極擴散區域414、漏極擴散區域 416、溝道區域409和本體。在襯底401的區域402中形成本體。溝道409可以佔據襯底 401的、在柵極406之下的、在源極414與漏極416之間的部分。在一些實施例中，溝道409 可以是拉伸性地應變的。在圖5A的實施例中，金屬柵極NFET405的柵極406包括（在圖3 的方法的步驟306中沉積的）電介質層420和（在步驟314中沉積的）第二金屬層422。 第二金屬層422可以作為柵極406的金屬部分工作。在一些實施例中，柵極406可以向溝 道409施加拉伸性應力。在一些實施例中，柵極406也可以包括柵極覆蓋層411或者由柵 極覆蓋層411完全地或者部分地覆蓋。在一些實施例中，可以在製作集成電路期間（例如 在圖3的方法的步驟333期間）去除柵極覆蓋層411。
[0086] 在圖5A的實施例中，PFET407包括柵極408、源極擴散區域418、漏極擴散區域 420、溝道區域410和本體。在襯底401的區域404中形成本體。溝道410可以佔據襯底 401的、在柵極408之下的、在源極418與漏極420之間的部分。在一些實施例中，溝道410 可以是壓縮性地應變的。在圖5A的實施例中，金屬柵極PFET407的柵極408包括（在圖3 的方法的步驟306中沉積的）電介質層420、（在步驟308中沉積的）第一金屬層421和 (在步驟314中沉積的）第二金屬層422。第一金屬層421可以作為功函數層工作，並且第 二金屬層422可以作為柵極408的金屬部分工作。在一些實施例中，柵極408可以向溝道 410施加壓縮性應力。在一些實施例中，柵極408可以包括柵極覆蓋層412或者由柵極覆 蓋層412完全地或者部分地覆蓋。在一些實施例中，可以在製作集成電路期間（例如在圖 3的方法的步驟333期間）去除柵極覆蓋層412。
[0087] 圖5B示出根據一些實施例的使用圖3中所示的方法的步驟306、308、312、314、333 和336作為先柵極工藝的部分在集成電路400b上形成的金屬柵極PFET和金屬柵極NFET。 以上已經參照圖4B和5A描述圖5B中所示集成電路400b的單元。為了簡潔，這裡未重複 這樣的單元的描述。
[0088] 因此，圖5A和5B的每個集成電路（400a，400b)包括具有拉伸性地應變的溝道的 金屬柵極NFET和具有壓縮性地應變的溝道的金屬柵極PFET。在一些實施例中，金屬柵極 NFET和PFET的柵極共同地包括三種或者更少金屬材料。例如在一些實施例中，金屬柵極 NFET的柵極包括一種金屬材料（第二金屬層422)，並且金屬柵極PFET的柵極包括兩種金 屬材料（第一金屬層421和第二金屬層422)。也在一些實施例中，金屬柵極NFET和PFET 的柵極共享金屬材料（例如第二金屬層422)。在一些實施例中，可以在集成電路製作工藝 的相同處理步驟中在集成電路上沉積NFET和PFET的柵極共享的金屬材料。
[0089] IV.形成半導體器件的方法的另一實施例
[0090] 在一些實施例中，圖3的方法可以用來在集成電路上並且作為後柵極工藝或者先 柵極工藝的部分形成具有壓縮性地應變的溝道的金屬柵極PFET和具有拉伸性地應變的溝 道的金屬柵極NFET，其中金屬柵極的金屬部分包括不同材料，並且PFET或者NFET柵極具有 功函數層，但是其它類型的柵極沒有。在一些實施例中，形成這樣的金屬柵極PFET和金屬 柵極NFET可以包括圖3中所示方法的步驟306、308、312、314、318、320、323和333。
[0091] 以上參照圖3的方法在第III節中描述適合於在形成這樣的金屬柵極PFET和金 屬柵極NFET時使用的步驟306、308、312、314和333的實施例。為了簡潔，這裡未重複這些 步驟的描述。
[0092] 在步驟318,從集成電路的與PFET或者NFET對應的部分去除第二金屬層。可以使 用本領域普通技術人員已知的或者另外適合於從集成電路選擇性地去除金屬材料的任何 技術（包括但不限於光刻圖案化、幹蝕刻、溼蝕刻、反應離子蝕刻、各向同性蝕刻、各向異性 蝕刻等）從集成電路的選擇的部分去除第二金屬層。
[0093] 在步驟320,在集成電路的與PFET和NFET對應的部分上沉積第三金屬層。可以使 用本領域普通技術人員已知的或者另外適合於沉積金屬材料的任何技術來沉積第三金屬 層。在一些實施例中，第二金屬層可以作為金屬柵極的金屬層工作。第三金屬層可以例如 包括鋁（A1)、鎢（W)和/或銅（Cu)。
[0094] 在步驟323,從集成電路的與PFET或者NFET對應的部分去除第三金屬層，從而第 二金屬層保留於集成電路的與PFET或者NFET之一對應的部分之上，並且第三金屬層保留 於集成電路的與PFET或者NFET中的另一個對應的部分之上。可以使用本領域普通技術人 員已知的或者另外適合於從集成電路選擇性地去除金屬材料的任何技術（包括但不限於 光刻圖案化、幹蝕刻、溼蝕刻、反應離子蝕刻、各向同性蝕刻、各向異性蝕刻等）從集成電路 的選擇的部分去除第三金屬層。
[0095] 圖6A示出根據一些實施例的使用圖3中所示方法的步驟304、306、308、312、314、 318、320、323和333作為後柵極製作工藝的部分在集成電路400a上形成的金屬柵極PFET 和金屬柵極NFET。以上已經參照圖4A和/或5A描述圖6A中所示集成電路400a的許多單 元。為了簡潔，這裡未重複這樣的單元的描述。
[0096] 在圖6A的實施例中，金屬柵極NFET405的柵極406包括（在圖3的方法的步驟306 中沉積的）電介質層420和（在步驟314中沉積的）第二金屬層422。第二金屬層422可 以作為柵極406的金屬部分工作。在一些實施例中，柵極406可以向溝道409施加拉伸性 應力。在一些實施例中，柵極406可以包括柵極覆蓋層411，或者可以由柵極覆蓋層411完 全地或者部分地覆蓋。在一些實施例中，在製作集成電路期間（例如在圖3的方法的步驟 333期間）去除柵極覆蓋層411。
[0097] 在圖6A的實施例中，金屬柵極PFET407的柵極408包括（在圖3的方法的步驟 306中沉積的）電介質層420、（在步驟308中沉積的）第一金屬層421和（在步驟320中 沉積的）第三金屬層423。第一金屬層421可以作為功函數層工作，並且第三金屬層423可 以作為柵極408的金屬部分工作。在一些實施例中，柵極408可以向溝道410施加壓縮性 應力。在一些實施例中，柵極408可以包括柵極覆蓋層412或者由柵極覆蓋層412完全地 或者部分地覆蓋。在一些實施例中，可以在製作集成電路期間（例如在圖3的方法的步驟 333期間）去除柵極覆蓋層412。
[0098] 圖6B示出根據一些實施例的使用圖3中所示方法的步驟306、308、312、314、318、 320、323、333和336作為先柵極工藝的部分在集成電路400b上形成的金屬柵極PFET和金 屬柵極NFET。以上已經參照圖4B和6A描述圖6B中所示集成電路400b的單元。為了簡 潔，這裡未重複這樣的單元的描述。
[0099] 因此，圖6A和6B的每個集成電路（400a，400b)包括具有拉伸性地應變的溝道的 金屬柵極NFET和具有壓縮性地應變的溝道的金屬柵極PFET。在一些實施例中，金屬柵極 NFET和PFET的柵極共同地包括三種或者更少金屬材料。例如在一些實施例中，金屬柵極 NFET的柵極包括一種金屬材料（第二金屬層422)，並且金屬柵極PFET的柵極包括兩種金 屬材料（第一金屬層421和第三金屬層423)。
[0100] V.形成半導體器件的方法的另一實施例
[0101] 在一些實施例中，圖3的方法可以用來在集成電路上並且作為後柵極工藝或者先 柵極工藝的部分形成具有壓縮性地應變的溝道的金屬柵極PFET和具有拉伸性地應變的溝 道的金屬柵極NFET，其中金屬柵極具有不同功函數層，並且其中金屬柵極的金屬部分包括 相同材料。在一些實施例中，形成這樣的金屬柵極PFET和金屬柵極NFET可以包括圖3中 所示方法的步驟 306、308、312、314、318、320 和 333。
[0102] 以上參照圖3的方法在第III節中描述適合於在形成這樣的金屬柵極PFET和金 屬柵極NFET時使用的步驟306、308和312的實施例。以上參照圖3的方法分別在第III 和IV節中描述適合於在形成這樣的金屬柵極PFET和金屬柵極NFET時使用的步驟320和 333的實施例。為了簡潔，這裡未重複這些步驟的描述。
[0103] 在步驟314,在集成電路的與PFET和NFET對應的部分之上沉積第二金屬層。可以 使用本領域普通技術人員已知的或者另外適合於沉積金屬材料的任何技術（包括但不限 於物理氣相沉積（例如陰極電弧沉積））來沉積第二金屬層。在一些實施例中，第二金屬層 可以作為功函數層工作。第二金屬層可以例如包括金屬碳化物和/或金屬氮化物。
[0104] 在步驟318,從集成電路的與PFET或者NFET對應的部分去除第二金屬層（例如功 函數層），從而第一金屬層保留於集成電路的與PFET或者NFET之一對應的部分上，並且第 二金屬層保留於集成電路的與PFET或者NFET中的另一個對應的部分之上。可以使用本領 域普通技術人員已知的或者適合於從集成電路選擇性地去除金屬材料的任何技術（包括 但不限於光刻圖案化、幹蝕刻、溼蝕刻、反應離子蝕刻、各向同性蝕刻、各向異性蝕刻等）從 集成電路的選擇的部分去除第二金屬層。
[0105] 圖7A示出根據一些實施例的使用圖3中所示方法的步驟304、306、308、312、314、 318、320和333作為後柵極製作工藝的部分在集成電路400a上形成的金屬柵極PFET和金 屬柵極NFET。以上已經參照圖4A和5A描述圖7A中所示集成電路400a的許多單元。為了 簡潔，這裡未重複這樣的單元的描述。
[0106] 在圖7A的實施例中，金屬柵極NFET405的柵極406包括（在圖3的方法的步驟 306中沉積的）電介質層320、（在步驟314中沉積的）第二金屬層422和（在步驟320中 沉積的）第三金屬層423。第二金屬層422可以作為柵極406的功函數層工作。第三金屬 層423可以作為柵極406的金屬部分工作。在一些實施例中，柵極406可以向溝道409施 加拉伸性應力。在一些實施例中，柵極406可以包括柵極覆蓋層411，或者可以由柵極覆蓋 層411完全地或者部分地覆蓋。
[0107] 在圖7A的實施例中，金屬柵極PFET407的柵極408包括（在圖3的方法的步驟 306中沉積的）電介質層420、（在步驟308中沉積的）第一金屬層421和（在步驟320中 沉積的第三金屬層423)。第一金屬層421可以作為功函數層工作，並且第三金屬層423可 以作為柵極408的金屬部分工作。在一些實施例中，柵極408可以向溝道410施加壓縮性 應力。在一些實施例中，柵極408可以包括柵極覆蓋層412或者由柵極覆蓋層412完全地 或者部分地覆蓋。
[0108] 圖7B示出根據一些實施例的使用圖3中所示方法的步驟306、308、312、314、318、 320、333和336作為先柵極工藝的部分在集成電路400b上形成的金屬柵極PFET和金屬柵 極NFET。以上已經參照圖4B和7A描述圖7B中所示集成電路400b的單元。為了簡潔，這 裡未重複這樣的單元的描述。
[0109] 因此，圖7A和7B的每個集成電路（400a，400b)包括具有拉伸性地應變的溝道的 金屬柵極NFET和具有壓縮性地應變的溝道的金屬柵極PFET。在一些實施例中，金屬柵極 NFET和PFET的柵極共同地包括三種或者更少金屬材料。例如在一些實施例中，金屬柵極 NFET的柵極包括第二金屬層422,金屬柵極PFET的柵極包括第一金屬層421，並且兩個FET 的柵極包括第三金屬層423。也在一些實施例中，金屬柵極NFET和PFET的柵極共享金屬材 料（例如第三金屬層423)。在一些實施例中，可以在集成電路製作工藝的相同處理步驟中 在集成電路上沉積NFET和PFET的柵極共享的金屬材料。
[0110] VI.形成半導體器件的方法的另一實施例
[0111] 在一些實施例中，圖3的方法可以用來在集成電路上並且作為後柵極工藝或者先 柵極工藝的部分形成具有壓縮性地應變的溝道的金屬柵極PFET和具有拉伸性地應變的溝 道的金屬柵極NFET，其中金屬柵極具有相同功函數層和不同金屬層。在一些實施例中，形成 這樣的金屬柵極PFET和金屬柵極NFET可以包括圖3中所示方法的步驟306、308、324、328、 330、332 和 333。
[0112] 以上參照圖3的方法在第III節中描述適合於在形成這樣的金屬柵極PFET和金 屬柵極NFET時使用的步驟306、308和333的實施例。為了簡潔，這裡未重複這些步驟的描 述。
[0113] 在步驟324,在集成電路的與PFET和NFET對應的部分之上沉積第二金屬層。可以 使用本領域普通技術人員已知的或者另外適合於沉積金屬材料的任何技術來沉積第二金 屬層。在一些實施例中，第二金屬層可以作為金屬柵極的金屬部分工作。第二金屬層可以 例如包括鋁（A1)、鎢（W)和/或銅（Cu)。
[0114] 在步驟328,從集成電路的與PFET或者NFET對應的部分去除第二金屬層。可以使 用本領域普通技術人員已知的或者另外適合於從集成電路選擇性地去除金屬材料的任何 技術（包括但不限於光刻圖案化、幹蝕刻、溼蝕刻、反應離子蝕刻、各向同性蝕刻、各向異性 蝕刻等）從集成電路的選擇的部分去除第二金屬層。
[0115] 在步驟330,在集成電路的與PFET和NFET對應的部分之上沉積第三金屬層。可以 使用本領域普通技術人員已知的或者另外適合於沉積金屬材料的任何技術來沉積第三金 屬層。在一些實施例中，第三金屬層可以作為金屬柵極的金屬層工作。第二金屬層可以例 如包括鋁（A1)、鎢（W)和/或銅（Cu)。
[0116] 在步驟332,從集成電路的與PFET或者NFET對應的部分去除第三金屬層，從而第 二金屬層保留於集成電路的與PFET或者NFET之一對應的部分之上，並且第三金屬層保留 於集成電路的與PFET或者NFET中的另一個對應的部分之上。可以使用本領域普通技術人 員已知的或者另外適合於從集成電路選擇性地去除金屬材料的任何技術（包括但不限於 光刻圖案化、幹蝕刻、溼蝕刻、反應離子蝕刻、各向同性蝕刻、各向異性蝕刻等）從集成電路 的選擇的部分去除第三金屬層。
[0117] 圖8A示出根據一些實施例的使用圖3中所示方法的步驟304、306、308、323、328、 330、332和333作為後柵極製作工藝的部分在集成電路400a上形成的金屬柵極PFET和金 屬柵極NFET。以上已經參照圖4A和5A描述圖8A中所示集成電路400a的許多單元。為了 簡潔，這裡未重複這樣的單元的描述。
[0118] 在圖8A的實施例中，金屬柵極NFET405的柵極406包括（在圖3的方法的步驟 306中沉積的）電介質層420、（在步驟308中沉積的）第一金屬層421和（在步驟330中 沉積的）第三金屬層423。第一金屬層421可以作為功函數層工作，並且第三金屬層423可 以作為柵極406的金屬部分工作。在一些實施例中，柵極406可以向溝道409施加拉伸性 應力。在一些實施例中，柵極406包括柵極覆蓋層411，或者可以由柵極覆蓋層411完全地 或者部分地覆蓋。
[0119] 在圖8A的實施例中，金屬柵極PFET407的柵極408包括（在圖3的方法的步驟 306中沉積的）電介質層420、（在步驟308中沉積的）第一金屬層421和（在步驟324中 沉積的）第二金屬層422。第一金屬層421可以作為功函數層工作，並且第二金屬層422可 以作為柵極408的金屬部分工作。在一些實施例中，柵極408可以向溝道410施加壓縮性 應力。在一些實施例中，柵極408可以包括柵極覆蓋層412,或者可以由柵極覆蓋層412完 全地或者部分地覆蓋。
[0120] 圖8B示出根據一些實施例的使用圖3中所示方法的步驟306、308、324、328、330、 332、 333和336作為先柵極工藝的部分在集成電路400b上形成的金屬柵極PFET和金屬柵 極NFET。以上已經參照圖4B和8A描述圖8B中所示集成電路400d的單元。為了簡化，這 裡未重複這樣的單元的描述。
[0121] 因此，圖8A和8B的每個集成電路（400a，400b)包括具有拉伸性地應變的溝道 的金屬柵極NFET和具有壓縮性地應變的溝道的金屬柵極PFET。在一些實施例中，金屬柵 極NFET和PFET的柵極共同地包括三種或者更少金屬材料。例如在一些實施例中，金屬柵 極NFET的柵極包括第三金屬層423 (金屬材料），金屬柵極PFET的柵極包括第二金屬層 422 (另一金屬材料），並且兩個FET的柵極包括第一金屬層421 (第三金屬材料）。也在一 些實施例中，金屬柵極NFET和PFET的柵極共享金屬材料（例如第一金屬層421)。在一些 實施例中，可以在集成電路製作工藝的相同處理步驟中在集成電路上沉積NFET和PFET的 柵極共享的金屬材料。
[0122] VII.形成半導體器件的方法的另一實施例
[0123] 在一些實施例中，圖3的方法可以用來在集成電路上並且作為後柵極工藝或者先 柵極工藝的部分形成具有壓縮性地應變的溝道的金屬柵極PFET和具有拉伸性地應變的溝 道的金屬柵極NFET，其中金屬柵極具有相同功函數層和相同金屬層。在一些實施例中，形 成這樣的金屬柵極PFET和金屬柵極NFET可以包括圖3中所示方法的步驟306、308、324和 333。
[0124] 以上在圖3的方法的第VI節中描述適合於在形成這樣的金屬柵極PFET和金屬柵 極NFET時使用的步驟306、308、324和333的實施例。為了簡潔，這裡未重複這些步驟的描 述。
[0125] 圖9A示出根據一些實施例的使用圖3中所示方法的步驟304、306、308、324和333 作為後柵極製作工藝的部分在集成電路400a上形成的金屬柵極PFET和金屬柵極NFET。以 上已經參照圖4A和5A描述圖9A中所示集成電路400a的許多單元。為了簡潔，這裡未重 復這樣的單元的描述。
[0126] 在圖9A的實施例中，金屬柵極NFET405的柵極406包括（在圖3的方法的步驟 306中沉積的）電介質層420、（在步驟308中沉積的）第一金屬層421和（在步驟324中 沉積的）第二金屬層422。第一金屬層421可以作為功函數工作，並且第二金屬層422可以 作為柵極406的金屬部分工作。在一些實施例中，柵極406可以向溝道409施加拉伸性應 力。在一些實施例中，柵極406可以包括柵極覆蓋層411，或者可以由柵極覆蓋層411完全 地或者部分地覆蓋。
[0127] 在圖9A的實施例中，金屬柵極PFET407的柵極408包括（在圖3的方法的步驟 306中沉積的）電介質層420、（在步驟308中沉積的）第一金屬層421和（在步驟324中 沉積的第二金屬層422)。第一金屬層421可以作為功函數層工作，並且第二金屬層422可 以作為柵極408的金屬部分工作。在一些實施例中，柵極408可以向溝道410施加壓縮性 應力。在一些實施例中，柵極408可以包括柵極覆蓋層412,或者可以由柵極覆蓋層412完 全地或者部分地覆蓋。
[0128] 圖9B示出根據一些實施例的使用圖3中所示方法的步驟306、308、324、333和336 作為先柵極工藝的部分在集成電路400b上形成的金屬柵極PFET和金屬柵極NFET。以上已 經參照圖4B和9A描述圖9B中所示集成電路400b的單元。為了簡潔，這裡未重複這樣的 單元的描述。
[0129] 因此，圖9A和9B的每個集成電路（400a，400b)包括具有拉伸性地應變的溝道的 金屬柵極NFET和具有壓縮性地應變的溝道的金屬柵極PFET。在一些實施例中，金屬柵極 NFET和PFET的柵極共同地包括三種或者更少金屬材料。例如在一些實施例中，NFET和PFET 的柵極共同地包括第一金屬層421 (金屬材料）和第二金屬層422 (第二金屬材料）。此外， 在一些實施例中，金屬柵極NFET和PFET的柵極共享金屬材料（例如第一金屬層421和/ 或第二金屬層422)。在一些實施例中，可以在集成電路製作工藝的相同處理步驟中在集成 電路上沉積NFET和PFET的柵極共享的金屬材料。
[0130] 如以上示例所示，圖3的方法的實施例可以包括圖3中所示步驟的子集。一些實 施例可以包括圖3中所示單個步驟。在該方法的包括圖3中所示方法中的步驟中的兩個或 者更多步驟的實施例中，未必以圖3中所示順序執行步驟。例如在一些實施例中，可以在步 驟314和318之前執行步驟320和323。
[0131] 雖然前文公開內容引用NFET和PFET作為半導體器件的示例，但是未在這方面限 制實施例。這裡描述的技術可以用來增強電荷載流子在本領域普通技術人員已知的或者 另外適合於與遷移率增強的電荷載流子的任何半導體器件、包括但不限於任何電子設備、 MEMS(微機電系統）器件、光電子設備等中的遷移率。
[0132] 在一些實施例中，使用以12kW DC供電的陰極通過陰極電弧沉積而沉積的包括具 有400埃（A )厚度的TiN的功函數層可以作為用於金屬柵極PFET的功函數層良好工作 並且提供在功函數層的應力與密度之間的良好平衡。
[0133] 在任何電子設備、包括但不限於微處理器、移動電子設備、行動電話、智慧型電話、平 板計算機、膝上計算機、桌面計算機或者伺服器中包括在本公開內容中描述的實施例。
[0134] 不應解釋這裡用來描述結構單元的定位關係的術語，諸如"在......之上"、 "在......之下"、"在......旁邊"和"與......相鄰"為要求結構單元相互接觸或者直 接有關（例如不應解釋"在......之上"意味著"直接在......之上"或者在描述結構A 為"在"結構B "之上"時要求無其它結構居間於結構A與結構B之間），即使在圖中所示結 構單元的一些或者所有實施例示出結構單元相互接觸和/或定位而無任何結構居間於它 們之間。
[0135] 這裡所用措詞和術語也用於描述而不應視為限制。這裡使用"包括"或者"具有"、 "包含"、"涉及到"及其變化意味著涵蓋隨後列舉的項目及其等效項目以及附加項目。
[0136] 已經這樣描述本發明的至少一個示例實施例，各種變更、修改和改進將容易為本 領域技術人員所想到。這樣的變更、修改和改進旨在於在本發明的精神實質和範圍內。因 而前文描述僅為距離而未旨在於作為限制。僅如在所附權利要求及其等效含義中定義的那 樣限制本發明。
【權利要求】
1. 一種集成電路，包括： 第一類型的第一半導體器件，包括第一柵極和第一應變的溝道，所述第一柵極包括第 一金屬材料，所述第一應變的溝道是以第一方式應變的；以及 第二類型的第二半導體器件，包括第二柵極和第二應變的溝道，所述第二柵極包括第 二金屬材料，所述第二應變的溝道是以第二方式應變的， 其中所述第一柵極和所述第二柵極共同地包括三種或者更少的金屬材料。
2. 根據權利要求1所述的集成電路，其中在所述第一半導體器件的所述第一柵極中和 在所述第二半導體器件的所述第二柵極中包括相同金屬材料。
3. 根據權利要求1所述的集成電路，其中向所述第一應變的溝道施加的應力的量值 和/或定向至少部分依賴於所述第一柵極的單元的性質。
4. 根據權利要求3所述的集成電路，其中： 所述第一半導體器件和所述第二半導體器件分別是P溝道電晶體和η溝道電晶體； 以所述第一方式應變所述第一應變的溝道包括壓縮性地應變所述第一應變的溝道；並 且 以所述第二方式應變所述第二應變的溝道包括拉伸性地應變的所述第二應變的溝道。
5. 根據權利要求4所述的集成電路，其中： 所述第一柵極向所述第一半導體器件的所述第一應變的溝道施加壓縮性應力；並且 所述第二柵極向所述第二半導體器件的所述第二應變的溝道施加拉伸性應力。
6. 根據權利要求5所述的集成電路，其中壓縮性地應變所述第一應變的溝道包括在水 平方向和/或堅直方向上壓縮性地應變所述第一應變的溝道。
7. 根據權利要求5所述的集成電路，其中拉伸性地應變所述第二應變的溝道包括在水 平方向和/或堅直方向上拉伸性地應變所述第二應變的溝道。
8. 根據權利要求5所述的集成電路，其中向所述第一半導體器件的所述第一應變的溝 道施加的所述壓縮性應力的量值不多於lOOMPa。
9. 根據權利要求5所述的集成電路，其中向所述第一半導體器件的所述第一應變的溝 道施加的所述壓縮性應力的量值在lOOMPa與300MPa之間。
10. 根據權利要求5所述的集成電路，其中向所述第一半導體器件的所述第一應變的 溝道施加的所述壓縮性應力的量值在300MPa與500MPa之間。
11. 根據權利要求5所述的集成電路，其中向所述第一半導體器件的所述第一應變的 溝道施加的所述壓縮性應力的量值至少為500MPa。
12. 根據權利要求5所述的集成電路，其中所述第一半導體器件的所述第一金屬材料 包括鋁（A1)、鎢（W)和/或銅（Cu)。
13. 根據權利要求3所述的集成電路，其中： 所述第一半導體器件包括：在所述第一應變的溝道上方的第一電介質層和在所述第一 應變的溝道上方的功函數層； 所述第一金屬材料在所述功函數層上方； 所述第二半導體器件包括在所述第二應變的溝道上方的第二電介質層； 所述第二金屬材料在所述第二電介質層上方；並且 所述功函數層是所述第一柵極的所述單元。
14. 根據權利要求13所述的集成電路，其中所述第一金屬材料和所述第二金屬材料是 相同金屬材料。
15. 根據權利要求13所述的集成電路，其中所述功函數層具有在4. OeV與4. 5eV之間 或者在4. 5eV與5. OeV之間的帶隙。
16. 根據權利要求13所述的集成電路，其中所述功函數層包括金屬碳化物和/或金屬 氮化物。
17. 根據權利要求13所述的集成電路，其中所述功函數層包括氮化鈦（TiN)、碳化鈦 (TiC)、氮化鑭（LaN)、碳化鑭（LaC)、氮化鉭（TaN)和/或碳化鉭（TaC)。
18. 根據權利要求13所述的集成電路，其中所述功函數層的厚度不多於100埃。
19. 根據權利要求13所述的集成電路，其中所述功函數層的厚度在100與300埃之間。
20. 根據權利要求13所述的集成電路，其中所述功函數層的厚度至少為300埃。
21. 根據權利要求13所述的集成電路，其中通過物理氣相沉積（PVD)沉積所述功函數 層。
22. 根據權利要求13所述的集成電路，其中所述第一電介質層的介電常數高於二氧化 矽（Si02)的介電常數。
23. 根據權利要求13所述的集成電路，其中所述第一電介質層包括氧化鉿（Hf02)。
24. 根據權利要求13所述的集成電路，其中： 所述第二半導體器件還包括在所述第二應變的溝道上方的第二功函數層；並且 所述第二金屬材料在所述第二功函數層上方。
25. 根據權利要求24所述的集成電路，其中所述功函數層和所述第二功函數層是相同 材料。
26. 根據權利要求25所述的集成電路，其中所述第一金屬材料和所述第二金屬材料是 相同金屬材料。
27. 根據權利要求1所述的集成電路，其中所述集成電路是絕緣體上矽（SOI)器件、體 器件、直接在絕緣體上的應變的矽（SSD0I)器件或者在絕緣體上的應變的異質結構（H0I) 器件。
28. -種電子設備，包括根據權利要求1所述的集成電路，其中所述電子設備是微處理 器、移動電子設備、行動電話、智慧型電話、平板計算機、膝上型計算機、桌面計算機或者服務 器。
29. -種集成電路，包括： 第一類型的第一半導體器件，包括第一柵極和第一應變的溝道，所述第一柵極包括第 一金屬材料，所述第一應變的溝道是以第一方式應變的；以及 第二類型的第二半導體器件，包括第二柵極和第二應變的溝道，所述第二柵極包括第 二金屬材料，所述第二應變的溝道是以第二方式應變的， 其中在所述第一半導體器件的所述第一柵極中和在所述第二半導體器件的所述第二 柵極中包括相同金屬材料。
30. 根據權利要求29所述的集成電路，其中所述第一柵極和所述第二柵極共同地包括 三種或者更少金屬材料。
31. -種集成電路，包括： 第一類型的第一半導體器件，包括第一柵極和第一溝道，所述第一柵極包括第一金屬 材料；以及 第二類型的第二半導體器件，包括第二柵極和第二溝道，所述第二柵極包括第二金屬 材料， 用於使用所述第一柵極和所述第二柵極以分別增加電荷載流子在所述第一半導體器 件和所述第二半導體器件的溝道中的遷移率的裝置， 其中所述第一柵極和所述第二柵極共同地包括三種或者更少金屬材料。
32. 根據權利要求31所述的集成電路，其中在所述第一半導體器件的所述第一柵極中 和在所述第二半導體器件的所述第二柵極中包括相同金屬材料。
33. 根據權利要求31所述的集成電路，其中使用所述第一柵極以增加電荷載流子在所 述第一半導體器件的所述第一溝道中的所述遷移率包括使用所述第一柵極以壓縮性地應 變所述第一半導體器件的所述第一溝道。
34. 根據權利要求31所述的集成電路，其中使用所述第二柵極以增加電荷載流子在所 述第二半導體器件的所述第二溝道中的所述遷移率包括使用所述第二柵極以拉伸性地應 變所述第二半導體器件的所述第二溝道。
35. 根據權利要求31所述的集成電路，其中所述第一半導體器件的所述第一柵極還包 括功函數層。
36. 根據權利要求35所述的集成電路，其中所述第二半導體器件的所述第二柵極還包 括第二功函數層。
37. 根據權利要求36所述的集成電路，其中所述功函數層和所述第二功函數層是相同 材料。
38. -種集成電路，包括： 第一類型的第一半導體器件，包括第一柵極和第一溝道，所述第一柵極包括第一金屬 材料；以及 第二類型的第二半導體器件，包括第二柵極和第二溝道，所述第二柵極包括第二金屬 材料， 用於使用所述第一柵極和所述第二柵極以分別增加電荷載流子在所述第一半導體器 件和所述第二半導體器件的溝道中的遷移率的裝置， 其中在所述第一半導體器件的所述第一柵極中和在所述第二半導體器件的所述第二 柵極中包括相同金屬材料。
39. 根據權利要求38所述的集成電路，其中所述第一柵極和所述第二柵極共同地包括 三種或者更少金屬材料。
40. -種在集成電路上形成半導體器件的方法，所述半導體器件中的第一半導體器件 具有第一柵極和第一應變的溝道，所述半導體器件中的第二半導體器件具有第二柵極和第 二應變的溝道，所述方法包括： 分別在所述集成電路的與所述第一柵極和所述第二柵極對應的第一區域和第二區域 中沉積第一金屬層；並且 分別在所述集成電路的與所述第一柵極和所述第二柵極對應的所述第一區域和所述 第二區域中沉積第二金屬層， 其中所述第一柵極和所述第二柵極共同地包括三種或者更少金屬材料，其中所述第一 應變的溝道是以第一方式應變的，並且其中所述第二應變的溝道是以第二方式應變的。
41. 根據權利要求40所述的方法，還包括： 在沉積所述第二金屬層之前，從所述集成電路的與所述第二柵極對應的所述第二區域 去除所述第一金屬層。
42. 根據權利要求41所述的方法，其中： 所述第一金屬層形成所述第一柵極的功函數層，並且 所述第二金屬層形成所述第一柵極和所述第二柵極的金屬部分。
43. 根據權利要求41所述的方法，還包括： 從所述集成電路的與所述第一柵極對應的所述第一區域去除所述第二金屬層；並且 分別在所述集成電路的與所述第一柵極和所述第二柵極對應的所述第一區域和所述 第二區域中沉積第三金屬層。
44. 根據權利要求43所述的方法，其中： 所述第一金屬層形成所述第一柵極的第一功函數層， 所述第二金屬層形成所述第二柵極的第二功函數層，並且 所述第三金屬層形成所述第一柵極和所述第二柵極的金屬部分。
45. 根據權利要求43所述的方法，還包括： 從所述集成電路的與所述第二柵極對應的所述第二區域去除所述第三金屬層。
46. 根據權利要求45所述的方法，其中： 所述第一金屬層形成所述第一柵極的第一功函數層， 所述第二金屬層形成所述第二柵極的金屬部分，並且 所述第三金屬層形成所述第一柵極的金屬部分。
47. 根據權利要求40所述的方法，還包括： 從所述集成電路的與所述第二柵極對應的所述第二區域去除所述第二金屬層； 分別在所述集成電路的與所述第一柵極和所述第二柵極對應的所述第一區域和所述 第二區域中沉積第三金屬層；並且 從所述集成電路的與所述第一柵極對應的所述第一區域去除所述第三金屬層。
48. 根據權利要求47所述的方法，其中： 所述第一金屬層形成所述第一柵極和所述第二柵極的功函數層， 所述第二金屬層形成所述第一柵極的第一金屬部分，並且 所述第三金屬層形成所述第二柵極的第二金屬部分。
49. 根據權利要求40所述的方法，其中： 所述第一金屬層形成所述第一柵極和所述第二柵極的功函數層，並且 所述第二金屬層形成所述第一柵極和所述第二柵極的金屬部分。
50. 根據權利要求40所述的方法，其中沉積所述第一金屬層包括通過物理氣相沉積 (PVD)沉積所述第一金屬層。
51. 根據權利要求50所述的方法，其中通過物理氣相沉積來沉積所述第一金屬層包括 通過陰極電弧沉積來沉積所述第一金屬層。
52. 根據權利要求51所述的方法，其中向用於所述陰極電弧沉積的陰極供應的功率不 多於3kW。
53. 根據權利要求51所述的方法，其中向用於所述陰極電弧沉積的陰極供應的功率在 3kW與9kW之間。
54. 根據權利要求51所述的方法，其中向用於所述陰極電弧沉積的陰極供應的功率在 9kW與19kW之間。
55. 根據權利要求51所述的方法，其中向用於所述陰極電弧沉積的陰極供應的功率大 於 19kW。
56. 根據權利要求40所述的方法，還包括：在沉積所述第一金屬層和所述第二金屬層 之前， 在與所述第一柵極和所述第二柵極對應的所述第一區域和所述第二區域中形成虛設 柵極； 形成所述第一半導體器件和所述第二半導體器件的源極擴散和漏極擴散； 退火所述集成電路；並且 去除所述虛設柵極。
57. 根據權利要求40所述的方法，還包括：在沉積所述第一金屬層和所述第二金屬層 之後， 形成所述第一半導體器件和所述第二半導體器件的源極擴散和漏極擴散；並且 退火所述集成電路。
58. 根據權利要求40所述的方法，還包括：在沉積所述第一金屬層和所述第二金屬層 之前， 在所述集成電路的與所述第一柵極和所述第二柵極對應的第一區域和所述第二區域 中沉積電介質層。
59. 根據權利要求58所述的方法，其中所述電介質層的介電常數高於二氧化娃（Si02) 的介電常數。
60. 根據權利要求40所述的方法，其中： 所述第一半導體器件是P溝道電晶體；並且 所述第二半導體器件是η溝道電晶體。
61. 根據權利要求60所述的方法，其中： 以所述第一方式應變所述第一溝道包括壓縮性地應變所述第一溝道；並且 以所述第二方式應變所述第二溝道包括拉伸性地應變所述第二溝道。
62. 根據權利要求61所述的方法，其中： 所述第一柵極向所述第一溝道施加壓縮性應力；並且 所述第二柵極向所述第二溝道施加拉伸性應力。
63. 根據權利要求40所述的方法，其中分別在所述集成電路的與所述第一柵極和所述 第二柵極對應的所述第一區域和所述第二區域中沉積所述第一金屬層包括：在集成電路制 作工藝的相同處理步驟期間在所述第一區域和所述第二區域中沉積所述第一金屬層。
64. -種在集成電路上形成半導體器件的方法，所述半導體器件中的第一半導體器件 具有第一柵極和第一應變的溝道，所述半導體器件中的第二半導體器件具有第二柵極和第 二應變的溝道，所述方法包括： 分別在所述集成電路的與所述第一柵極和所述第二柵極對應的第一區域和第二區域 中沉積第一金屬層；並且 在所述集成電路的分別與所述第一柵極和所述第二柵極對應的所述第一區域和所述 第二區域中沉積第二金屬層， 其中在所述第一半導體器件的所述第一柵極中和在所述第二半導體器件的所述第二 柵極中包括相同金屬材料，其中以第一方式應變所述第一溝道，並且其中以第二方式應變 所述第二溝道。
65.根據權利要求64所述的方法，其中在所述集成電路的與所述第一柵極和所述第二 柵極對應的所述第一區域和所述第二區域中共同地沉積不多於三種的金屬。
【文檔編號】H01L27/088GK104103637SQ201310669330
【公開日】2014年10月15日 申請日期:2013年12月10日 優先權日:2013年4月3日
【發明者】J·H·張, 牛成玉, 楊珩 申請人:意法半導體公司