低失真可編程電容陣列的製作方法
2023-06-26 04:28:46
低失真可編程電容陣列的製作方法
【專利摘要】在一個示例實施例中，提供了通過利用控制電路來打開和關閉MOSFET開關陣列用於輸入端（Vin）低失真和最小化線性度劣化的可編程電容陣列。控制電路響應於Din控制信號而打開MOSFET以在輸入端加載電容，並關閉以從輸入端去除電容。當意圖加載具有輸入的電容時，MOSFET被持續打開。當意圖從輸入端（Vin）去除或卸載電容時，MOSFET主要是關閉的，但是，當輸入端的電容負載對系統可以容忍（即無所謂）時，MOSFET還是周期性地接通短暫的一段時間，從而確保由於可編程電容器陣列系統最小化Vin的線性退化。
【專利說明】低失真可編程電容陣列
[0001]優先權數據
[0002]本申請請求於2013年3月14日提交的臨時專利申請序列號61/784295的優先權，該申請通過弓I用將其整體併入本文。
【技術領域】
[0003]本發明總體上涉及電容陣列，更具體地涉及用於實現低失真可編程電容器陣列的裝置、方法以及系統。
【背景技術】
[0004]可編程電容器陣列通常被配置為具有每個串聯連接到電容陣列之一的開關陣列，所述電容陣列依次連接到輸入。陣列的每個開關可以打開以在陣列的輸入端加載電容器或關閉以輸入端移除電容器。當可編程電容器陣列的開關使用開關設備(諸如，例如MOSFET電晶體)實現時，雖在離線狀態下，開關設備的非線形可導致在陣列輸入端的輸入信號失真或惡化。因此，其中開關設備對輸入信號的非線性影響被減小或最小化的可編程電容器陣列將提供優勢。
【專利附圖】
【附圖說明】
[0005]圖1A示出根據本公開的示例實施例的可編程電容器的電路；
[0006]圖1B示出了圖1A的示例實施例中的示例信號波形；
[0007]圖2A示出了根據圖1A的示例實施例的可編程電容器的可能實現的電路；
[0008]圖2B示出了圖2A的示例實施例的示例信號波形；
[0009]圖3示出了根據本公開的另一實施例實施為可編程電容器陣列的一部分的圖1A的可編程電容器；
[0010]圖4示出根據本公開的另一示例實施例的差分系統中實現的圖1A的可編程電容器；
[0011]圖5A示出根據本公開的又一示例實施例的開關電容採樣並保持電路中實施的圖1A的可編程電容器；
[0012]圖5B示出圖5A的示例實施例的信號波形；
[0013]圖6A示出根據本公開的又一示例實施例的可編程電容器；
[0014]圖6B示出圖6A的示例實施例的信號波形
【具體實施方式】
[0015]本發明一般地涉及低失真可編程電容器陣列的裝置、系統、電路和方法。在一個示例實施例中，可編程電容器陣列通過利用控制電路來控制MOSFET開關提供低失真並最小化Vin信號對陣列輸入的線性劣化。MOSFET開關的漏極被耦合到電容，該電容耦合到陣列的輸入端。控制電路響應於Din信號而打開MOSFET以在輸入端加載電容，並關閉以從輸入端去除電容。當意圖加載具有輸入的電容時，MOSFET被連續地打開。當意圖從輸入端(Vin)去除或卸載電容時，MOSFET主要是關閉的，但是，當輸入端的電容負載對系統可以容忍(SP無所謂)時，MOSFET還是周期性地接通短暫的一段時間。這最小化輸入端的該線性退化。否貝丨J，如果MOSFET持續關閉，輸入的線性度會降低。
[0016]在稱為「開關電容器電路』的一類電路中，時間期間[當在輸入端加載電容不重要]普遍使用。換句話說，當該電容已經由關閉MOSFET的Din信號從輸入端(Vin)去除時，控制電路響應於時鐘打開和關閉M0SFET。在該示例實施例中，時鐘可定期充電MOSFET的漏極電壓VD到MOSFET源極的電壓VS。當MOSFET由時鐘信號打開和關閉時，VD接近VS。這可以防止以高頻Vin打開MOSFET並最小化線性劣化。在該示例性實施例的實施方式中，控制電路可以通過利用邏輯以在MOSFET的柵極輸入產生控制信號來實現。DIN信號和時鐘可以被輸入到該邏輯。該實施例可經配置以允許所述控制電路在合適時間通過打開和關閉MOSFET周期性地縮短MOSFET的漏節點到其源電壓。如本公開中所使用的，Vin表示對陣列輸入端的任何輸入信號。在可替換方案中，時鐘可以非周期方式提供開關。如本公開所使用的，Din是指可用於控制可編程電容陣列的開關設備開關的任何輸入信號。控制電路表示經配置以接收至少一個輸入信號(例如，Din信號)並用於向開關設備提供控制信號的任何電路或邏輯。
[0017]根據本公開的另一示例性實施例，MOSFET可以是NMOS電晶體，以及邏輯電路可在低或高邏輯電平生成控制信號，以響應於第一輸入信號和時鐘提供MOSFET的柵極上的電壓VG。MOSFET的源極可以耦合到處於電壓VS的電壓源和MOSFET的背柵可被耦合到處於電壓VPW的電壓源。本實施例的電路和參數可經配置以使得當控制信號為低電平以及電晶體關閉時，柵極VG的電壓小於(VD，VS)，以及背柵電壓VPW小於(VD和VS)。這可以防止實施例的可編程電容器陣列中MOSFET的P-阱或P-襯底二極體的打開。
[0018]根據本公開的進一步示例實施例，低失真可編程電容器可在多個低失真電容陣列中實現。
[0019]根據本公開的進一步示例實施例，低失真可編程電容器可在差分系統或差分系統中多個低失真可編程電容器陣列中實現。
[0020]根據本公開的又一示例實施例，低失真可編程電容器也可以由開關電容採樣並保持系統中實現，或者在一個或多個採樣並保持系統中的多個低失真可編程電容器的陣列中實現。
[0021]根據本公開的又一示例實施例，通過設置使用DPW1 二極體的可編程電容器的NMOS電晶體的漏極電壓VD提供低失真而實施電路，所述DPW1 二極體存在於NMOS背柵(P講)和NMOS漏極VD之間。在本實施例中，控制信號被輸入到背柵，近似當NMOS電晶體已由施加到其柵極的第一輸入信號關閉時，所述背柵設置VD和VS。
[0022]雖然本公開的示例實施例的特定實施例可被描述為包括NMOS器件作為MOSFET開關，但可以理解:通過對電壓和信號參數的適當修改，PMOS器件可用於可編程電容器陣列的所公開實施例的替代實施例中，用於代替NMOS設備。
[0023]在本公開的一個示例實施例中，提哦在可編程電容器的輸入信號具有具有低失真並最小化線性退化的和可編程電容器陣列。現在參照圖la，其中示出根據本公開的示例實施例的可編程電容器陣列100。圖1a的電路包括電晶體NM0S1、電容器Cl (具有值C)，以及包括邏輯110的控制電路。電容器Cl耦合節點nx到接收輸入信號Vin的輸入112。該信號Vin可具有電壓值和轉換率的任何範圍。NMOSl的漏極端子104可耦合到節點nx並處於電壓電勢VD。NMOSl還具有可被耦合到電壓電位VS的源極端子106，耦合到邏輯110並處於電壓電勢VG的柵極端子102，和耦合到處於電壓電位VPW的節點的背柵端子108。邏輯110可提供處於高(vhigh)或低(vlow)邏輯電平的控制信號，以響應於Din信號和時鐘(CLK)提供在NMOSl的柵極的電壓VG。二極體DPW表示NMOSl的p-阱或P-襯底內部二極體。Cp表示NMOSl的內部寄生電容。在圖1A的實施例中，電晶體NMOSl可被打開以加載輸入端Vin與Cl，或電晶體NMOSl可被關閉以卸載輸入端Vin與Cl。這兩個選項代表可編程電容器Cl的兩個狀態。當NMOSl如果打開時，沒有大的線性降解效果。然而，如果NMOSl關閉，當NMOSl只永久關閉在靜止狀態時，Vin的線性度可顯著降解。為了避免這種情況，在其中輸入信號Vin上電容Cl的負載不會影響該系統的短暫時間，電晶體NMOSl可被打開以設定漏極電壓VD為所需狀態。在此「停機時間」，VD被短路到VS並因此取決於多種因素，例如驅動VS的電路阻抗、NMOSl的阻抗、Cp、C與Vin網絡的阻抗、在多個時鐘周期段上VD接近VS。只要時鐘速率足夠快以提供對VD的漏電流，VD將在平均值上接近VS。
[0024]本公開的實施例可以避免不具有本實施例特徵實施的當前可編程電容器陣列中出現的問題。例如，可編程電容器陣列可使用類似於圖1A配置的NMOS晶體和電容器實現，但沒有諸如邏輯110或其它電路的任何控制電路。在這種情況下，NMOS電晶體上柵極的單一信號(諸如，Din)可用於打開NMOS電晶體以在輸入端加載電容和關閉NMOS電晶體以從輸入端去除電容。當NMOS電晶體打開時，可編程電容器系統(包括電容器和NMOS電晶體)不降低輸入電壓信號的線性度。這是因為:當NMOS電晶體處於開啟時，節點nx被連接到NMOS電晶體的源極上的節點並不與信號Vin移動。然而，當NMOS電晶體關閉時，衰減Vin信號出現在節點nx，這將由於NMOS電晶體的影響使得Vin信號顯著線性退化。如果電路驅動Vin的具有有限阻抗，諸如，例如50或75歐姆，這可能會發生。線性退化起因於如下事實:NM0S電晶體NMOSl和P阱(如果該過程是三阱工藝)或P-基板內部二極體DPW可不希望地對於一定輸入信號打開。當NMOS電晶體處於關閉狀態(即VG低)時，節點nx是浮動的，並通過洩漏DPW定義。因此，nx穩定接近電壓VPW。也就是說，當NMOS關閉時，VG=VS=VPW=Vd=OV。當輸入信號Vin迅速移動時，nx與它一起移動，這將導致nx低於地電位(即0V)，使兩個NMOS電晶體NMOSl和DPW都打開，從而顯著降低了 Vin的線性度。這是因為有效負載電容變是Vin的非線性函數，使得非線性的高頻電流通過電容器Cl。在本公開的示例性實施例中避免了該問題。
[0025]在圖1A的實施例中，當NMOSl關閉以及漏極節點電壓VD (在節點nx)是浮置時，避免在高頻Vin的NMOSl打開。同時可以避免在高頻Vin的NMOSl的DPW(p阱或p襯底二極體)打開。本實施例經配置，以便在Vin的電壓值與轉換率的期望範圍內避免打開。為了實現避免在高頻的NMOSl打開和DPW打開，NMOSl的源極和漏極(雖然在關閉狀態)可標定偏置夠大於NMOSl的柵門的電位，以及NMOS P-阱(也稱為P襯底或背阱)應反向偏置。也就是說，關係VG (當低時)〈(VD，VS)和VPW〈(VD，VS)需要保持。VG (當低時)和VPW應低於VD和VS到什麼程度取決於幾個因素，如Vin的最大峰-峰值信號擺幅和C (Cl的電容)至Cp的比例。這可以通過失真模擬或計算來確定。
[0026]現在參照圖1B,在其中示出圖1A的示例實施例的所示示例信號。圖1B示出了輸入信號(Din和CLK)和在電路100的邏輯部分110的輸出端提供VG的輸出控制信號的時序圖。圖1B示出了 Din和CLK如何可用來產生控制信號VG。當Din為低電平時，其設置VG為高電平，以及NMOSl被接通並在陣列100的輸入端加載Cl。當Din為高電平和CLK為高電平時，電平Cl從輸入中刪除，所述電容器是浮動的。當Din為高電平時，CLK信號然後可以用來打開和關閉NMOSI。根據該實施例，生成CLK的時鐘用於在CLK的「關閉時間」期間實現節點VD (即，短接節點VD到VS)的定期充電。關閉時間被定義為當CLK為邏輯電平低並等於vlow。在本實施例中，當CLK為高電平以及Din為高電平時，電容器Cl被浮懸並通過NMOSl關閉而從輸入中去除。當Din為低時，NMOSl打開並加載輸入端Vin與電容Cl。當NMOSl打開時，不存在失真的問題，因為節點性病不漂浮，因此當CLK為低時，VG的性能(如圖1B的120所示)不重要-VG可以較高，其使用較少功率，或VG可切換為低。
[0027]現在參照圖2A，其中是根據圖1A的示例實施例的可編程電容器的電路的可能實施方式。圖2A的實施例類似於圖1A，區別在於:對相應部件，參考數字100-112用標號200-212代替。圖2A示出圖1A的電路，邏輯110實施為使用NAND門210的控制電路，該NAND門210響應於Din和時鐘(CLK)輸入而提供控制信號來驅動VG。圖2A還示出了 NAND門210上的電壓源vhigh和vlow，以及電壓源提供VS的電位.5伏和VPW的-1.5伏的電壓。
[0028]現在參照圖2B,其中示出圖2A的示例實施例的示例信號波形。如圖2B所示,NAND門210操作以輸出控制信號，用於提供信號VG。圖2A的操作和為圖1A所描述的一樣。圖2A還示出了可用於在NAND柵極210上實施實施例為vhigh=l.8V, v1w=OV以及電壓源VS=0.5V，和VPW=-L 5V的一些電壓的示例。圖2A所示的電壓源可以使用某種形式的片上或片外參考電壓、電荷泵和/或電壓緩衝器或任何其他類型的電壓源實施。圖2A的實施提供了類似於圖1A的優勢:最小化見於可編程電容器的輸入端Vin的線性度退化。
[0029]現在參照圖3，根據本公開的另一示例實施例，其中示出利用圖1A的實施例的可編程陣列中的多個電容。圖1A的可編程電容器100的實施例可用於創建圖3所示的可編程電容器陣列300。在圖3中，每個單獨結構301A、301B、301C...301N可類似圖1A實施並分別耦合到電容CO、Cl、C2...Cn，分別提供了這些實施例的優點。此外，圖1A的實施例可以用作如圖4所示的差分系統400的一部分，其包括電晶體匪50、匪51和匪56，以及電容器C41和C42。在本實施例中，匪50具有耦合到C41的漏極404，耦合到電位VS的節點的源極406，耦合到電勢VG的節點的柵極402，以及耦合到電勢VPW的節點的背柵408。匪51具有耦合至C42的漏極414，耦合到電位VS的節點的源極416，耦合到電勢VG的節點的柵極412，以及耦合到電勢VPW的節點的背柵418。匪56具有耦合到C42的漏極424，耦合到C41的源極426，耦合到電勢VG的節點的柵極422，以及耦合到電勢VPW的節點的背柵428。C41被耦合到接收輸入信號Vin -的輸入端412，以及C42被耦合到接收輸入信號Vin+的輸入端442。在圖4中，例如與圖1A的NMOSI所述的電壓VG—樣，實施並類似地控制輸出控制信號的控制邏輯，該控制信號提供對匪50、匪51、匪56的柵極上的電壓VG。圖4的實施例還可以結合圖3中所示的實施例中，以在具有降低的線性度退化的差分系統中建立可編程電容器陣列。
[0030]現在參照圖5A，其中示出根據本發明的再一示例實施例的開關電容採樣並保持電路中實施的圖1A的可編程電容。取樣並保持系統500類似於圖1A的實施例，具有另外的運算放大器(opamp) 520,每個標籤它們的控制輸入信號qip、ql、q2的開關和電容器CF、CSAMPLE。採樣並保持系統500的其餘組件可被示為類似於圖1A的實施例實施，不同之處在於:邏輯110由邏輯501表示，以及附圖標記100-112由標記500-512取代。為簡單起見，取樣並保持系統500示出單端，但可以在替代實施例可以實現為差分系統。此外，可編程電容器C5可以在替代實施例中被實現為可編程電容器陣列C0...Cn。圖5B示出圖5A的實施例的輸入波形以及在NM0S5的柵極提供VG的產生的控制信號。
[0031]再次參照圖5A，當ql和qlp是高電平時，輸入端Vin由電容CSAMPLE跟蹤。在此跟蹤期間，可編程電容器C5可經配置以加載輸入端Vin (即，NM0S5打開，和Din為低電平)或不加載輸入端Vin (B卩，NM0S5關閉，和Din為高電平)。當qlp變低時，通過凍結經過的電荷而對電容CSAMPLE進行採樣。在qlp變為低電平之後的預定時間，ql也變低，從Vin斷開C5和CSAMPLE。在這段時間內，當ql為低電平時，C5的狀態不會影響Vin，以及該時間段(「停機時間」)可用來充電節點504，NM0S5的漏極為VS。如圖5B的邏輯波形所示，當Din為高電平以及ql為高電平時，圖5A中的邏輯501使VG為低電平，然而，當ql變為低電平時，即使Din為高電平，VG被強制為高電平，使得在ql為低電平的「關閉時間」期間504充電到VS。在取樣並保持操作中，當q2變為高電平時，CSAMPLE上的電荷被轉移到反饋電容器CF，用於在運算放大器(op amp) 520的幫助進行進一步的處理。請注意:當Din為低電平時，目標是通過打開NM0S5加載輸入端Vin與C5，因為沒有線性退化的關注，如當NM0S5關閉以及C5是浮動的情況下，VG的信號可以如圖5B所示保持高位。圖5B中VG的波形的陰影區域表示「不關心」區域，其中VG可以低或高，而不會影響系統的性能。
[0032]圖1A-5A的示例實施例包括經實施以使用CLK和Din而控制MOSFET開關的柵極電壓VG的邏輯電路，用於當即使Din為高電平，但CLK為低電平(它被認為是「停機時間」時間)時短路VD到VS。這確保當VG是低電平時，nx (或VD)被設置為適當電壓，大約等於VS0現在參照圖6A，其中根據本公開的又一示例實施例示出了可編程電容器。圖6A的電路包括電晶體NM0S6、電容器C6 (具有值C)以及包括邏輯2601的控制電路。電容器C6耦合節點nx到接收輸入信號Vin三維輸入端612。NM0S6具有被耦合到節點N並處於電壓電勢VD的漏極端子604。NM0S6也具有耦合到由電壓VSRC設置的電壓電勢VS的源極端子606，處於電壓電勢VG的背柵端608，以及處於電壓電視VPW的柵極端子602。邏輯2601提供高(Vhigh2)或低(vlow2)邏輯電平的控制信號，以在匪S06的背柵608提供電壓VPW。二極體DPffl和DPW2表示NM0S6的p阱或p襯底內部二極體。在圖6A的實施例中，VD通過使用內部DPWl 二極體設置，該內部DPWl 二極體存在於NM0S6背柵608 (B卩，p阱節點)和處於VD的NM0S6漏極604之間。在圖6A中，NM0S6的柵極602由信號Din通過包括逆變器614的輸入電路驅動，逆變器614提供VG並控制nx是否懸空(當Din為高電平時)或連接到VSRC(當Din為低電平時)。該VPW信號可以使用邏輯2電路601創建並輸出到NM0S6的背柵608上。邏輯2601由兩個輸入端-CLK和Dinx控制。Dinx等同於Din，但具有分別由Vhigh2和vlow2設置的高、低電壓電平。vlow2被選擇，以使得當VPW=vlow2時二極體DPW1和DPW2關閉(即反向偏置)，以及Vhigh2被選擇，以使當VPW=Vhigh2時二極體DPWl接通並充分上拉nx至lj「Vhigh2-Vw—DPW」。這裡，Voopw是通常是0.7V左右但隨著設備處理改變的近似二極體導通電壓。當Din和Dinx為低電平時，脈衝VPW為高電平並不重要，VPW可以保持低電平，因為NMOS電晶體在這種情況下打開以及節點nx的電潛約等於VSRC。當Din和Dinx是低電平時，以VPW波形上的「不關心」虛線框620的形式，這一觀察表明在圖6B所示的時序波形中。
[0033]對於邏輯2電路601的一個替代實施例可以使用elk的逆轉版本(即clkB)作為輸入。在該實施方式中，不需要使用Dinx作為邏輯2電路601的輸入。使用「當Din和Dinx為低電平時VPW可保持低電平以節省電力」的事實的邏輯2601的另一個可能的替換實施例使用「Dinx AND NOT (CLK)」= 「Dinx和CLKB」或任何其它等效的組合邏輯以產生VG的邏輯進行實現。請注意:圖6A所示的電路可使用諸如P阱中NM0S6的NMOS設備或η阱中PMOS設備進行實施。另外，在圖6Α中，vhigh、vlow、vhigh2、vlow2和VSRC是電壓源,其通常使用某種形式的片上或片外參考電壓、電荷泵實現，並可以是電壓緩衝器或任何其他類型的電壓源。具有實施電路的多個可替換方式以產生vhigh、vlow、Vhigh2、vlow2和VSRC。VSRC和NM0S6源606之間圖6A的電阻器618是可選的電流限制元件，當VPW等於Vhigh2時，它將限制通過DPW2的電流。
[0034]上述各實施例的討論中，開關和電晶體被認為當控制信號是高電平時打開，以及當控制信號是低電平時關閉，例如對於NMOS電晶體的情況。然而，應該指出:使用備用開關和備用驅動級是實施開關的統一可變的選擇。即，PMOS電晶體可以取代具有補充門驅動電路的NMOS電晶體，使用控制信號的兩極，NMOS和PMOS電晶體可以並行使用。
[0035]在一個示例實施例中，圖的任何數量的數字電路可以在相關電子設備的主板或集成電路上實現。該集成電路可以是任何類型的應用。主板可以是裝載電子設備的內部電子系統的各種組件並進一步對其它外圍設備提供接口普通的電路板。更具體地，主板可提供系統的其它部件可通過其電氣通信的電氣連接。任何合適的處理器(包括數位訊號處理器、微處理器、晶片組支持等)、存儲器元件等可以根據特定配置需求、處理需求、計算設計等適當地耦合到主板。其他部件(諸如，外部存儲、附加的傳感器、用於音頻/視頻顯示的控制器和外圍設備)可以通過電纜或集成到主板本身連接到主板，作為插入式卡。
[0036]需要注意:本文所提供的眾多實例、交互可以以兩個、三個、四個或更多個電部件來描述。然而，本公開為清楚起見，並僅作為示例。應當理解:該系統可以任何合適方式進行合併。沿著類似的設計替換方案，任何示出的組件、模塊和附圖的元件可以以各種可能配置組合，所有這些在本說明書的範圍之內是清楚的。在某些情況下，通過僅參考數量有限電氣元件描述給定流程組的一個或多個功能是更容易的。應當理解:附圖的電路及其教導都是容易擴展的並可容納大量部件，以及更複雜/精密的安排和配置。因此，當潛在應用到多個其它體系時，提供的實施例不應該限制或抑制電路的廣泛教導的範圍。
[0037]注意:在本說明書中，包含在「 一個實施例」、「示例實施例」、「實施例」、「另一實施例」、「 一些實施例」、「各種實施例」、「另一實施方案」、「替代實施例」等中對各種特徵(例如，元件、結構、模塊、組件、步驟、操作、特性等)的引用用於表示在本發明的一個或多個實施例中包括的任何該特徵，但可或不可必然組合在相同實施例中。
[0038]在某些上下文中，本文所討論的特徵和實施例可以適用於醫療系統、科學儀器、無線和有線通信、雷達、工業過程控制、音頻和視頻設備、電流檢測、儀器(可以是高度精確的)和其他數字處理的系統。
[0039]此外，上面所討論的一些實施例可提供在數位訊號處理技術中，用於醫療成像、病人監護、醫療儀器和家庭醫療保健。這可包括肺顯示器、加速度計、心臟速率監視器、心臟起搏器等。其他應用可以涉及汽車技術的安全系統(例如，穩定控制系統、駕駛輔助系統、制動系統、信息娛樂系統和任何形式的內部應用)。此外，動力總成系統(例如，在混合動力和電動汽車)可以使用在電池監測，控制系統，報告控制，維護活動等中的高精度的數據轉換產品O
[0040]在另一些示例方案中，本發明的教導可以適用於工業市場，包括幫助提高生產力、能源效率和可靠性的過程控制系統。在消費類應用中，上面討論的信號處理電路的教導可用於圖像處理、自動對焦和圖像穩定(例如，用於數位相機，可攜式攝像機等)。其他消費應用可以包括用於家庭影院系統、DVD刻錄機和高畫質電視的音頻和視頻處理器。然而，其他消費應用可以涉及先進的觸控螢幕控制器(例如，對於任何類型的可攜式媒體設備)。因此，這些技術可以很容易成成為智慧型手機、平板電腦、安防系統、個人電腦、遊戲技術、虛擬實境、模擬訓練等的一部分，。
[0041]許多其它的改變、替換、變化、改變和修改對於本領域技術人員可以確定，旨在於所有這樣的改變、替換、變化、改變和修改落入所附權利要求書的範圍內。為了協助美國專利和商標局(USPTO)以及此外在本申請上提出的任何專利的任何讀者解釋所附權利要求， 申請人:謹指出: 申請人:(a)不打算任何所附的權利要求援引美國法典第35 (6)第6段第112條，因為它存在於申請日，除非單詞「用於…的裝置」或「用於…的步驟」在特定權利要求中專門使用；以及(b)不打算在本說明書的任何陳述限制以沒有體現所附權利要求的任何方式而限制本公開。
【權利要求】
1.用於最小化輸入信號的線性度退化的低失真可編程電容器，所述電容器在由時鐘輸入定義的時間段內有效，並包括: Vin輸入，用於接收在選定範圍具有電壓值和變化率的Vin信號； 電容器，連接在Vin的輸入端和第一節點之間； 具有柵極的電晶體，漏極耦合到所述第一節點，源極耦合到處於電壓VS的電晶體，耦合到處於電壓VPW的第三節點的背柵端子，在所述第一和第三節點之間的內部寄生PN二極體，所述電晶體經配置以響應於在所述柵極上的VG信號打開並加載Vin輸入與電容器並關閉以從Vin的輸入去除電容器的加載，以及 具有Din輸入端和時鐘輸入端的控制電路，所述控制電路經配置以當DIN輸入處於第一狀態時提供VG信號以打開所述電晶體，並且當所述DIN輸入處於第二狀態時提供VG信號，以響應時鐘輸入的信號接通和切斷所述電晶體， 其中，VS、VPW和VG的電壓電平經選擇，使得當VG信號關閉所述電晶體時，電晶體的電晶體和內部寄生PN 二極體在Vin的電壓值與轉換率的選定範圍保持關閉。
2.根據權利要求1所述的低失真可編程電容器，其中，所述電容器包括第一電容器，電晶體包括第一電晶體，以及所述低失真可編程電容器進一步包括: 一個或多個第二電容，每個具有第一和第二端，所述第一端耦合到Vin的輸入端； 一個或多個第二電晶體，每個具有耦合到所述一個或多個第二電容的第二端子的漏極，耦合到所述第二節點的源極，耦合到所述第三節點的背柵，以及耦合到控制電路以接收VG信號的柵極。
3.根據權利要求1所述的低失真可編程電容器，其中所述電容器包括通過第一開關耦合到所述輸入的端子。
4.根據權利要求3所述的低失真可編程電容器，還包括耦合到所述電容器的端子的採樣和保持電路。
5.根據權利要求4所述的低失真可編程電容器，其中電容器包括第一電容器，以及所述採樣和保持電路包括: 具有耦合到地電位的正輸入端、負輸入端和輸出端的運算放大器； 第二電容器，耦合在所述第一電容器的端子和所述運算放大器的負輸入端之間:第三電容器，耦合在所述運算放大器的負輸入端與輸出端之間；和第二、第三和第四開關，分別耦合第一電容器的端子，所述運算放大器的負輸入端與運算放大器的輸出端與地電位。
6.根據權利要求1所述的低失真可編程電容器，其中所述電容器包括第一電容器，以及所述電晶體包括第一電晶體，所述低失真可編程電容器具有差分系統，包括: 用於接收Vin負信號的Vin負輸入端； 第二電容器，耦合在Vin負輸入端和第四節點之間； 第二電晶體，具有耦合至所述第四節點的漏極，耦合到所述第二節點的源極，耦合到所述第三節點的背柵端子，和耦合到所述控制電路以接收該VG信號的漏極。
7.根據權利要求6所述的低失真可編程電容器，還包括第三電晶體，具有耦合到第一節點的漏極，耦合到所述第四節點的源極，耦合到所述第三節點的背柵，以及耦合到所述控制電路以接收VG信號的柵極。
8.根據權利要求7所述的低失真可編程電容，其中所述第一和第二電容器分別通過第一和第二開關被稱合到Vin輸入和Vin負輸入端。
9.根據權利要求8所述的低失真可編程電容，還包括耦合到所述第一和第二電容器的採樣和保持電路的差分實現。
10.用於最小化輸入信號的線性度退化的低失真可編程電容器，所述電容器在由時鐘輸入定義的時間段內有效，並包括: Vin輸入，用於接收在選定範圍具有電壓值和變化率的Vin信號； 輸入電路，經配置以接收Din信號並響應於Din信號提供VG信號； 電容器，稱合在Vin輸入端和第一節點之間； 電晶體，具有耦合到所述第一節點的漏極，耦合到處於電壓VS的第二節點的源極，耦合到輸入電路用於接收VG信號的柵極、耦合到第三節點的背柵，分別在所述第一節點和第一和第二節點之間的第二內部寄生PN 二極體，所述電晶體經配置以響應於VG信號打開並加載Vin輸入與電容器並關閉以從Vin輸入去除電容器的加載，以及 具有時鐘輸入的控制電路，所述控制電路經配置以提供第三節點上的VPW信號，其中VS、VPff和VG的電壓電平經選擇，以使得當VG信號關閉電晶體時，電晶體和電晶體的所述第一和第二內部寄生PN結二極體在Vin的電壓值和轉換率的所選範圍保持關閉。
11.根據權利要求10所述的低失真可編程電容器，其中所述控制電路具有Dinx輸入，用於接收和Din信號具有實 質上相同時序信號的Dinx信號。
12.根據權利要求10所述的低失真可編程電容器，其中輸入電路和控制電路經配置以:提供第一和第二電壓電平的VG和第三和第四電壓電平的VPW，其中所述第一和第二電壓電平不同於所述第三和第四電壓電平。
13.根據權利要求10所述的低失真可編程電容器，還包括: 耦合在所述第二節點和供給VS的電壓源VSRC之間的組件，其中當VPW由適當的控制電路驅動時，所述組件限制通過第二內部寄生PN 二極體的電流。
14.一種操作低失真可編程電容器用於最小化輸入線性退化的方法，包括: 在輸入端接收Vin信號，該Vin信號具有選定範圍的電壓和轉換率，其中，所述輸入通過電容器耦合到電晶體的漏極； 提供電壓VS到源極以及電壓VPW到電晶體的背柵； 提供VG信號到電晶體的柵極以打開所述電晶體，並響應於處理第一狀態的Din信號加載輸入端的電容； 提供VG信號到電晶體的柵極以當Din信號處於第二狀態時響應於時鐘信號打開和關閉所述電晶體，其中，所述VS、VPff和VG上的電壓電平被選擇，以使得，當VG信號關閉所述電晶體時，電晶體和電晶體的背柵和漏極之間的電晶體的內部寄生PN二極體在Vin信號的電壓值和轉換率的所選範圍保持關閉。
15.根據權利要求14所述的方法，其中所述輸入包括第一輸入，所述電晶體包括第一電晶體，電容器包括第一電容器，並且所述接收包括接收在第一輸入端的Vin正信號，所述方法還包括: 在第二輸入端接收Vin負信號，所述Vin負信號具有選擇範圍的電壓和轉換率，其中，所述第二輸入端通過第二電容器耦合到第二電晶體的漏極；提供電壓VS到源極和電壓VPW到第二電晶體的背柵； 提供VG信號到所述第二電晶體的柵極，以打開第二電晶體並響應於處於第一狀態的Din信號而在所述第二輸入端加載所述第二電容；和 提供VG信號到第二電晶體的柵極，以當Din信號處於第二狀態時響應於所述時鐘信號打開和關閉所述第二電晶體，其中，所述VS、VPW和VG上的電壓電平經選擇，使得當VG信號關閉所述第二電晶體時，第二電晶體和所述第二電晶體的背柵和漏極之間的第二電晶體的內部寄生PN 二極體在Vin負信號的電壓值和轉換率的所選範圍保持關閉。
16.根據權利要求14所述的方法，還包括提供耦合到所述電容器的採樣和保持電路，用於提供採樣和保持輸出信號Vout。
17.根據權利要求14所述的方法，還包括使用低失真可編程電容器以改變所述採樣和保持電路的輸入負載和跟蹤帶寬。
18.根據權利要求14所述的方法，其中所述電晶體包括第一電晶體的方法，該電容器包括第一電容器，並且其中所述方法還包括: 提供具有通過第二電容器耦合到所述輸入的漏極至少一個第二電晶體，根據權利要求14的電晶體的操作，操作每個第一電晶體和每個至少一個第二電晶體，以提供可編程電容器陣列。
19.根據權利要求18所述的方法，還包括提供其耦合到第一和至少第二電容器的端子的採樣和保持電路 ，用於提供採樣和保持輸出信號Vout。
20.根據權利要求19所述的方法，還包括:使用可編程電容器陣列，以改變採樣和保持電路的輸入負載和跟蹤帶寬。
【文檔編號】H03K19/0944GK104052461SQ201410095276
【公開日】2014年9月17日 申請日期:2014年3月14日 優先權日:2013年3月14日
【發明者】S·德瓦拉簡, L·A·辛格 申請人:美國亞德諾半導體公司