平坦化處理方法
2023-06-11 06:54:41
平坦化處理方法
【專利摘要】本申請公開了一種平坦化處理方法。一示例方法可以包括：在材料層中對於濺射的負載條件較高的區域中形成溝槽；以及對材料層進行濺射，以使材料層平坦。
【專利說明】平坦化處理方法
【技術領域】
[0001]本公開涉及半導體領域，更具體地，涉及一種平坦化處理方法。
【背景技術】
[0002]在半導體工藝中，經常用到平坦化工藝，例如化學機械拋光(CMP)，以獲得相對平坦的表面。然而，在通過CMP對材料層進行平坦化的情況下，如果需要研磨掉相對較厚的部分，則難以控制CMP後材料層的表面平坦度，例如控制到幾個納米之內。
[0003]另一方面，如果要對覆蓋特徵、特別是非均勻分布特徵的材料層進行平坦化，那麼材料層由於特徵的存在而可能出現非均勻分布的凹凸起伏，因此可能導致平坦化不能一致地執行。
【發明內容】
[0004]本公開的目的至少部分地在於提供一種平坦化處理方法。
[0005]根據本公開的一個方面，提供了一種對襯底上形成的材料層進行平坦化的方法，包括:在材料層中對於濺射的負載條件較高的區域中形成溝槽；以及對材料層進行濺射，以使材料層平坦。
【專利附圖】
【附圖說明】
[0006]通過以下參照附圖對本公開實施例的描述，本公開的上述以及其他目的、特徵和優點將更為清楚，在附圖中:
[0007]圖1-17示出了製造半導體器件的示例流程，其中利用了根據本公開實施例的平坦化處理方法。
【具體實施方式】
[0008]以下，將參照附圖來描述本公開的實施例。但是應該理解，這些描述只是示例性的，而並非要限制本公開的範圍。此外，在以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆本公開的概念。
[0009]在附圖中示出了根據本公開實施例的各種結構示意圖。這些圖並非是按比例繪製的，其中為了清楚表達的目的，放大了某些細節，並且可能省略了某些細節。圖中所示出的各種區域、層的形狀以及它們之間的相對大小、位置關係僅是示例性的，實際中可能由於製造公差或技術限制而有所偏差，並且本領域技術人員根據實際所需可以另外設計具有不同形狀、大小、相對位置的區域/層。
[0010]在本公開的上下文中，當將一層/元件稱作位於另一層/元件「上」時，該層/元件可以直接位於該另一層/元件上，或者它們之間可以存在居中層/元件。另外，如果在一種朝向中一層/元件位於另一層/元件「上」，那麼當調轉朝向時，該層/元件可以位於該另一層/元件「下」。[0011]根據本公開的示例,可以通過派射(sputtering),例如Ar或N等離子體派射,來對材料層進行平坦化處理。通過這種濺射平坦化處理，而非常規的CMP平坦化處理，可以實現更加平坦的材料層表面。這種材料層可以包括半導體製造工藝中使用的多種材料層，例如，包括但不限於絕緣體材料層、半導體材料層和導電材料層。
[0012]另外，在進行濺射時，可能存在負載效應(loading effect) 0所謂「負載相應」，是指濺射所針對的材料層上存在的圖案以及圖案的密度(或者說，材料層的形貌)等將會影響濺射後材料層的厚度和/或形貌等。因此，為了獲得較為平坦的表面，優選地在濺射時考慮負載效應。
[0013]例如，如果材料層由於之下存在(凸出的)特徵而存在凸起，那麼相對於其他沒有凸起的部分而言，存在凸起的部分需要經受「更多」的濺射，才能與其他部分保持平坦。在此，所謂「更多」的濺射，例如是指在相同的濺射參數(如，濺射功率和/或氣壓)情況下，需要進行更長時間的濺射；或者，在相同濺射時間的情況下，濺射強度的更大(如，濺射功率和/或氣壓更大)；等等。也就是說，對於濺射而言，這種凸起對應的負載條件(loadingcondition)更大。
[0014]另一方面，如果材料層由於之下存在(凹入的)特徵而存在凹陷，那麼相對於其他沒有凹陷的部分而言，存在凹陷的部分需要經受「更少」的濺射，才能與其他部分保持平坦。也就是說，對於濺射而言，這種凹陷對應的負載條件更小。
[0015]另外，如果存在多個非均勻分布的特徵，那麼材料層可能由於特徵而具有非均勻分布的凸起和/或凹陷，因此導致負載條件在襯底上發生變化。例如，對於凸起而言，其分布密度較高區域的負載條件要高於分布密度較低區域的負載條件；而對於凹陷而言，其分布密度較高區域的負載條件要低於分布密度較低區域的負載條件。非均勻分布的負載條件可能不利於濺射均勻地進行。
[0016]根據本公開的示例，在通過濺射對材料層進行平坦化的處理中，可以結合光刻，以便能夠實現選擇性平坦化。例如，在進行濺射之前，可以在材料層中負載條件較高的區域(例如，凸起)中形成溝槽，以降低其負載條件，從而整個材料層上負載條件的分布均勻性可以得到改善。這樣，之後的濺射可以在襯底上大致均勻地進行，從而有助於獲得平坦的表面。
[0017]另外，如果襯底上形成有非均勻分布的多個特徵(從而導致材料層存在例如多個非均勻分布的凸起)，那麼在特徵分布較密的區域(凸起分布較密的區域，即負載條件較高的區域)形成的溝槽數可以多於特徵分布較疏的區域(凸起分布較疏的區域，即負載條件較較低的區域)形成的溝槽數。這樣，可以使得這兩種區域上的負載條件更加接近，即負載條件的均勻性改善。根據一示例，特徵分布較疏的區域形成的溝槽數甚至可以為零。
[0018]上述特徵可以包括能夠在襯底上形成的各種特徵，例如，包括但不限於襯底上的凸出特徵如柵、鰭等，和/或襯底上的凹入特徵如替代柵工藝中去除犧牲柵而形成的柵槽
坐寸ο
[0019]上述溝槽例如可以通過掩模，對材料層進行構圖而實現。由於材料層上負載條件的分布與之下的特徵相關，因此這種掩模可以根據用來形成特徵的掩模進行設計。根據一示例，可以利用與用來形成特徵的掩模相同或相反的掩模，通過正性或者負性光刻膠，來形成與特徵的圖案相同或互補的溝槽圖案。[0020]本公開可以各種形式呈現，以下將描述其應用於鰭式場效應電晶體(FinFET)的
一些示例。
[0021]如圖1所示，提供襯底1000。該襯底1000可以是各種形式的襯底，例如但不限於體半導體材料襯底如體Si襯底、絕緣體上半導體(SOI)襯底、SiGe襯底等。在以下的描述中，為方便說明，以體Si襯底為例進行描述。
[0022]可以對襯底1000進行構圖，以形成鰭。例如，這可以如下進行。具體地，在襯底1000上按設計形成構圖的光刻膠(未示出)，然後以構圖的光刻膠為掩模，刻蝕例如反應離子刻蝕(RIE)襯底1000，從而形成鰭1002。之後，可以去除光刻膠。在圖1所示的示例中，根據設計需要，鰭1002在區域100-1中的分布密度較高，而在區域100-2中的分布密度較低。
[0023]這裡需要指出的是，通過刻蝕所形成的(鰭之間的)溝槽的形狀不一定是圖1中所示的規則矩形形狀，可以是例如從上到下逐漸變小的錐臺形。另外，所形成的鰭的位置和數目不限於圖1所示的示例。
[0024]另外，鰭不限於通過直接對襯底進行構圖來形成。例如，可以在襯底上外延生長另外的半導體層，對該另外的半導體層進行構圖來形成鰭。如果該另外的半導體層與襯底之間具有足夠的刻蝕選擇性，則在對鰭進行構圖時，可以使構圖基本上停止於襯底，從而實現對鰭高度的較精確控制。
[0025]在通過上述處理形成鰭之後，可以在襯底上形成隔離層。
[0026]具體地，如圖1所示，可以在襯底上例如通過澱積形成電介質層1004，以覆蓋形成的鰭1002。例如，電介質層1004可以包括氧化物(如，氧化矽)。由於鰭1002的存在，電介質層1004上存在凸起B。相應地，凸起B在區域100-1中的分布密度較高，而在區域100-2中的分布密度較低。為此，需要對電介質層1004進行平坦化。根據本公開的優選實施例，通過濺射來進行平坦化處理。
[0027]為了使得濺射能夠在襯底上均勻地進行，首先可以對電介質層1004進行構圖。具體地，如圖2所示，可以在電介質層1004上塗覆光刻膠1006，並通過掩模進行曝光、顯影等操作對光刻膠1006進行構圖。在對光刻膠1006進行構圖時考慮隨後進行的濺射的負載條件。具體地，在圖2所示的示例中，將光刻膠1006構圖為在區域100-1中的凸起之上具有開口，而在區域100-2中沒有開口。例如，可以根據用來形成鰭1002的掩模(確定鰭1002的位置和形狀等，並因此部分地確定電介質層1004的起伏特性)，來設計用來對光刻膠1006進行曝光的掩模。
[0028]隨後，如圖3所示，利用構圖的光刻膠1006為掩模，對電介質層1004進行構圖，例如反應離子刻蝕(RIE)，以在其中形成溝槽G。
[0029]在此，可以控制對電介質層1004的構圖，使得大致停止於電介質層1004的最低頂面附近，例如最低頂面的上下約50nm之間的範圍處。電介質層1004的最低頂面例如可以根據澱積的電介質層1004的厚度確定。另外，可以根據RIE的刻蝕速度等工藝參數，來確定對電介質層1004構圖的停止點。之後，可以去除光刻膠1006。
[0030]這樣，區域100-1上的負載條件得以降低，並因此可以接近或者甚至等於區域100-2上的負載條件，這有利於隨後的濺射均勻地進行。
[0031]這裡需要指出的是，儘管在圖3的示例中，僅在區域100-1中的凸起上形成了溝槽G，但是本公開不限於此。例如，在區域100-2中的凸起上同樣也可以形成溝槽G，只要能夠降低兩個區域之間負載條件的非均勻性。
[0032]接下來，如圖4所示，可以對電介質層1004進行濺射，來對電介質層1004進行平坦化處理。濺射可以使用等離子體，如Ar或N等離子體。在此，例如可以根據等離子體濺射對電介質層1004的切削速度，控制濺射參數例如濺射功率和氣壓等，來確定進行等離子體濺射的時間，使得等離子體濺射能夠執行一定的時間段，充分平滑電介質層1004的表面。由於如上所述，由於溝槽G襯底上負載條件的均勻性得以改善，因此濺射可以大致均勻地執行，並因此可以實現更加平坦的表面。
[0033]圖5示出了通過濺射進行平坦化之後的結果。儘管在圖5中示出了微觀上的起伏，但是事實上電介質層1004的頂面具有充分的平坦度，其起伏可以控制在例如幾個納米之內。在圖5所示的示例中，等離子體濺射可以在到達鰭1002的頂面之前結束，以避免對鰭1002造成過多的損傷。根據本公開的另一實施例，還可以根據需要，對通過濺射平坦化後的電介質層1004進行少許CMP。
[0034]在電介質層1004的表面通過等離子體濺射而變得充分平滑之後，如圖6所示，可以對電介質層1004進行回蝕(例如，RIE)，以露出鰭1002的一部分，該露出的部分隨後可以用作最終器件的真正鰭。剩餘的電介質層1004構成隔離層。由於回蝕之前電介質層1004的表面通過濺射而變得平滑，所以回蝕之後隔離層1004的表面在襯底上基本上保持一致。
[0035]為改善器件性能，根據本公開的一示例，還可以如圖6中的箭頭所示，通過注入來形成穿通阻擋部(參見圖7所示的1008)。例如，對於η型器件而言，可以注入P型雜質，如B、BF2或In ;對於P型器件，可以注入η型雜質，如As或P。離子注入可以垂直於襯底表面。控制離子注入的參數，使得穿通阻擋部形成於鰭位於隔離層1004表面之下的部分中，並且具有期望的摻雜濃度。應當注意，由於鰭的形狀因子，一部分摻雜劑(離子或元素)可能從鰭的露出部分散射出去，從而有利於在深度方向上形成陡峭的摻雜分布。可以進行退火，以激活注入的雜質。這種穿通阻擋部有助於減小源漏洩漏。
[0036]隨後，可以在隔離層1004上形成橫跨鰭的柵堆疊。例如，這可以如下進行。具體地，如圖7所示，例如通過澱積，形成柵介質層1010。例如，柵介質層1010可以包括氧化物，厚度為約0.8-1.5nm。在圖7所示的示例中，僅示出了 「Π」形的柵介質層1010。但是，柵介質層1010也可以包括在隔離層1004的頂面上延伸的部分。然後，例如通過澱積，形成柵導體層1012。例如，柵導體層1012可以包括多晶矽，厚度為約30-200nm。柵導體層1012可以填充鰭之間的間隙。由於鰭的存在，柵導體層1012上也存在凸起。相應地，凸起在區域100-1中的分布密度較高，而在區域100-2中的分布密度較低。
[0037]在此，同樣可以利用根據本公開的技術來對柵導體層1012進行平坦化。具體地，如圖8所示，在柵導體層1012上形成構圖的光刻膠1014。該光刻膠1014例如可以與上述光刻膠1006類似地構圖(參見以上結合圖2的說明)，從而在區域100-1中的凸起之上具有開口，而在區域100-2中沒有開口。
[0038]隨後，如圖9所示，利用構圖的光刻膠1014為掩模，對柵導體層1012進行構圖，例如RIE，以在其中形成溝槽G。在此，可以控制對柵導體層1012的構圖，使得大致停止於柵導體層1012的最低頂面附近，例如最低頂面的上下約50nm之間的範圍處。柵導體層1012的最低頂面例如可以根據澱積的柵導體層1012的厚度確定。另外，可以根據RIE的刻蝕速度等工藝參數，來確定對柵導體層1012構圖的停止點。之後，可以去除光刻膠1014。
[0039]如圖9所示，在區域100-1，凸起由於溝槽G而被去除了一部分，從而該區域中的負載條件降低，並因此可以接近乃至大致等於區域100-2中的負載條件，這有利於隨後的濺射均勻地進行。
[0040]這裡需要指出的是，儘管在圖9的示例中，僅在區域100-1中的凸起上形成了溝槽G，但是本公開不限於此。例如，在區域100-2中的凸起上同樣也可以形成溝槽G，只要能夠降低兩個區域之間負載條件的非均勻性。
[0041]接下來，如圖10所示，可以對柵導體層1012進行濺射，來對柵導體層1012進行平坦化處理。同樣，濺射可以使用等離子體，如Ar或N等離子體。在此，例如可以根據等離子體濺射對柵導體層1012的切削速度，控制濺射參數例如濺射功率和氣壓等，來確定進行等離子體濺射的時間，使得等離子體濺射能夠執行一定的時間段，充分平滑柵導體層1012的表面。由於如上所述，由於溝槽G襯底上負載條件的均勻性得以改善，因此濺射可以大致均勻地執行，並因此可以實現更加平坦的表面。
[0042]圖11示出了通過濺射進行平坦化之後的結果。儘管在圖11中示出了微觀上的起伏，但是事實上柵導體層1012的頂面具有充分的平坦度，其起伏可以控制在例如幾個納米之內。根據本公開的另一實施例，還可以根據需要，對通過濺射平坦化後的柵導體層1012進行少許CMP。
[0043]之後，如圖12 (圖12是頂視圖，以上圖1-11是沿AA'線的截面圖)所示，對柵導體層1012進行構圖，以形成柵堆疊。在圖12的示例中，柵導體層1012被構圖為與鰭相交的條形。根據另一實施例，還可以構圖後的柵導體層1012為掩模，進一步對柵介質層1010進行構圖。
[0044]在形成構圖的柵導體之後，例如可以柵導體為掩模，進行暈圈(halo)注入和延伸區(extension)注入。
[0045]接下來，如圖13 (圖13(b)示出了沿圖13(a)中BB'線的截面圖)所示，可以在柵導體層1012的側壁上形成側牆1014。例如，可以通過澱積形成厚度約為5-20nm的氮化物(如，氮化矽)，然後對氮化物進行RIE，來形成側牆1014。本領域技術人員知道多種方式來形成這種側牆，在此不再贅述。在鰭之間的溝槽為從上到下逐漸變小的錐臺形時(由於刻蝕的特性，通常為這樣的情況)，側牆1014基本上不會形成於鰭的側壁上。
[0046]在形成側牆之後，可以柵導體及側牆為掩模，進行源/漏(S/D)注入。隨後，可以通過退火，激活注入的離子，以形成源/漏區，得到FinFET。
[0047]在上述實施例中，在形成鰭之後，直接形成了柵堆疊。本公開不限於此。例如，替代柵工藝同樣適用於本公開。另外，還可以應用應變源/漏技術。
[0048]根據本公開的另一實施例，在圖7中形成的柵介質層1010和柵導體層1012為犧牲柵介質層和犧牲柵導體層。接下來，可以同樣按以上結合圖8-13描述的方法來處理。
[0049]然後，如圖14所示，首先選擇性去除(例如，RIE)暴露在外的犧牲柵介質層1010。在犧牲柵介質層1010和隔離層1004均包括氧化物的情況下，由於犧牲柵介質層1010較薄，因此對犧牲柵介質層1010的RIE基本上不會影響隔離層1004。在以上形成犧牲柵堆疊的過程中，以犧牲柵導體為掩模進一步構圖犧牲柵介質層的情況下，不再需要該操作。
[0050]然後，可以選擇性去除(例如，RIE)由於犧牲柵介質層1010的去除而露出的鰭1002的部分。對鰭1002該部分的刻蝕可以進行至露出穿通阻擋部1008。由於犧牲柵堆疊(犧牲柵介質層、犧牲柵導體和側牆)的存在，鰭1002可以留於犧牲柵堆疊下方。
[0051]接下來，如圖15所示，例如可以通過外延，在露出的鰭部分上形成半導體層1016。隨後可以在該半導體層1016中形成源/漏區。根據本公開的一實施例，可以在生長半導體層1016的同時,對其進行原位摻雜。例如，對於η型器件,可以進行η型原位摻雜；而對於P型器件，可以進行P型原位摻雜。另外，為了進一步提升性能，半導體層1016可以包括不同於鰭1002的材料，以便能夠向鰭1002(其中將形成器件的溝道)施加應力。例如，在鰭1002包括Si的情況下，對於η型器件，半導體層1016可以包括S1:C(C的原子百分比例如為約0.2-2% )，以施加拉應力；對於P型器件，半導體層1016可以包括SiGe (例如，Ge的原子百分比為約15-75% )，以施加壓應力。
[0052]在犧牲柵導體層1012包括多晶矽的情況下，半導體層1016的生長可能也會發生在犧牲柵導體層1012的頂面上。這在附圖中並未示出。
[0053]接下來，如圖16所示，例如通過澱積，形成另一電介質層1018。該電介質層1018例如可以包括氧化物。隨後，對該電介質層1018進行平坦化處理例如CMP。該CMP可以停止於側牆1014，從而露出犧牲柵導體1012。
[0054]隨後，如圖17所示，例如通過TMAH溶液，選擇性去除犧牲柵導體1012，從而在側牆1014內側形成了空隙。根據另一示例，還可以進一步去除犧牲柵介質層1010。然後，通過在空隙中形成柵介質層1020和柵導體層1022，形成最終的柵堆疊。柵介質層1020可以包括高K柵介質例如HfO2，厚度為約l-5nm。柵導體層1022可以包括金屬柵導體。優選地，在柵介質層1020和柵導體層1022之間還可以形成功函數調節層(未示出)。
[0055]這裡需要指出的是，儘管在上述實施例中描述了本公開的技術應用於FinFET的製造，但是本公開不限於此。本公開的技術可以適用於各種需要進行平坦化處理的應用中。
[0056]在以上的描述中，對於各層的構圖、刻蝕等技術細節並沒有做出詳細的說明。但是本領域技術人員應當理解，可以通過各種技術手段，來形成所需形狀的層、區域等。另外，為了形成同一結構，本領域技術人員還可以設計出與以上描述的方法並不完全相同的方法。另外，儘管在以上分別描述了各實施例，但是這並不意味著各個實施例中的措施不能有利地結合使用。
[0057]以上對本公開的實施例進行了描述。但是，這些實施例僅僅是為了說明的目的，而並非為了限制本公開的範圍。本公開的範圍由所附權利要求及其等價物限定。不脫離本公開的範圍，本領域技術人員可以做出多種替代和修改，這些替代和修改都應落在本公開的範圍之內。
【權利要求】
1.一種對襯底上形成的材料層進行平坦化的方法，包括: 在材料層中對於濺射的負載條件較高的區域中形成溝槽；以及 對材料層進行濺射，以使材料層平坦。
2.根據權利要求1所述的方法，其中， 所述襯底上形成有特徵，所述材料層形成於襯底上覆蓋所述特徵，以及 所述材料層中由於之下的特徵而存在的凸起部分對應於所述負載條件較高的區域。
3.根據權利要求2所述的方法，其中，所述襯底上形成有非均勻分布的多個特徵，並且特徵分布較密的區域形成的溝槽數多於特徵分布較疏的區域形成的溝槽數。
4.根據權利要求3所述的方法，其中，特徵分布較疏的區域形成的溝槽數為零。
5.根據權利要求2所述的方法，其中，根據用來形成所述特徵的掩模，來設計用來形成溝槽的掩模。
6.根據權利要求1所述的方法，其中，利用Ar或N等離子體進行濺射。
7.根據權利要求2所述的方法，其中，所述特徵包括鰭，所述材料層包括電介質。
8.根據權利要求7所述的方法，其中，在濺射之後，該方法還包括: 進一步回蝕材料層，以露出鰭。
9.根據權利要求8所述的方法，其中，在進一步回蝕之後，該方法還包括:進行離子注入，以在鰭位於進一步回蝕後的材料層的表面下方的部分中形成穿通阻擋層。
10.根據權利要求9所述的方法，其中，在離子注入之後，該方法還包括: 在材料層上形成橫跨鰭的犧牲柵堆疊； 以犧牲柵堆疊為掩模，選擇性刻蝕鰭，直至露出穿通阻擋層； 在鰭的露出部分上形成半導體層，用以形成源/漏區；以及 形成柵堆疊替代犧牲柵堆疊。
11.根據權利要求2所述的方法，其中，所述特徵包括鰭，所述材料層包括柵導體層，所述柵導體層介由柵介質層覆蓋鰭。
12.根據權利要求10所述的方法，其中， 形成犧牲柵堆疊包括: 在材料層上形成犧牲柵介質層； 在犧牲柵介質層上形成犧牲柵導體層； 對犧牲柵導體層進行平坦化，並構圖；以及 在構圖後的犧牲柵導體的側壁上形成側牆， 其中，對犧牲柵導體層進行平坦化包括: 在犧牲柵導體層中對於濺射的負載條件較高的區域中形成溝槽；以及 對犧牲柵導體層進行濺射，以使犧牲柵導體層平坦。
13.根據權利要求12所述的方法，其中，犧牲柵導體層中由於之下的鰭而存在的凸起部分對應於負載條件較高的區域。
14.根據權利要求13所述的方法，其中，所述襯底上形成有非均勻分布的多個鰭，並且鰭分布較密的區域在犧牲柵導體層中形成的溝槽數多於鰭分布較疏的區域在犧牲柵導體層中形成的溝槽數。
15.根據權利要求14所述的方法，其中，鰭分布較疏的區域在犧牲柵導體層中形成的溝槽數為零 。
【文檔編號】H01L21/321GK103854965SQ201210505359
【公開日】2014年6月11日 申請日期:2012年11月30日 優先權日:2012年11月30日
【發明者】朱慧瓏, 羅軍, 李春龍, 鄧堅, 趙超 申請人:中國科學院微電子研究所