基於贗通孔刻蝕停止層技術的sram單元結構及其製備方法
2023-06-03 08:53:36
專利名稱：基於贗通孔刻蝕停止層技術的sram單元結構及其製備方法
技術領域：
本發明涉及一種贗通孔刻蝕停止層技術，尤其涉及一種基於贗通孔刻蝕停止層技術的靜態隨機存取存儲器(SRAM，Static Random Access Memory)單元結構及其製備方法。
背景技術：
靜態隨機存取存儲器(SRAM，Static Random Access Memory)是在Logic電路中非常通用的一種嵌入式存儲器，由於其高密度模式，集成電路的量率很大程度上受制於嵌入式存儲器性能。目前，最常見的靜態隨機存取存儲器單元是6T結構。圖1是現有技術中6T結構的靜態隨機存取存儲器單元，請參見圖1，其中PU是上拉電晶體(Pull Up PM0S)，PD是下拉電晶體(Pull Down NM0S)，PG是通道電晶體(Passing Gate NM0S)，考量6T靜態隨機存取存儲器單元穩定性的關鍵指標是靜態噪聲冗餘(S匪， Static Noise Margin)，它可以從6T靜態隨機存取存儲器單元的輸入輸出電壓曲線，即通常稱為蝴蝶曲線中得到，圖2是靜態噪聲冗餘的曲線示意圖，請參見圖2，其系統性能評估一般要求彡10%Vcc.
隨著半導體器件的縮小，應力對半導體器件的性能的影響越來越大，其中，壓應力膜 (Compressive liner)能夠提高PMOS器件的空穴遷移率，也就是說壓應力膜(Compressive liner)能夠有效提高PMOS器件的性能，反之，壓應力將會降低PMOS器件的空穴遷移率，也就降低了 PMOS器件的性能。而對於NMOS器件來說，張應力膜(Tensile liner)能夠提高NMOS器件的電子遷移率，也就是說張應力膜(Tensile liner)能夠有效提高NMOS器件的性能，反之，壓應力膜 (Compressive liner)將會降低NMOS器件的電子遷移率，也就降低了 NMOS器件的性能。圖2是靜態噪聲冗餘的曲線示意圖，請參見圖2，隨著集成電路器件特徵尺寸越來越小，工作電壓也越來越小，靜態噪聲冗餘對靜態隨機存取存儲器單元工作穩定性越來越重要。對於靜態噪聲冗餘影響最大的是β值，圖3是β值的曲線示意圖，β值對於靜態噪聲冗餘的影響可參見圖3所示，而現有通孔刻蝕停止層(CESL，Contact etch stop layer)工藝中由於下拉電晶體和通道電晶體同為NMOS器件，覆蓋的同為張應力膜 (Tensile liner)，所以對於β值並無影響，並未通過引用應力的方法來提高靜態隨機存取存儲器單元的性能。
發明內容
本發明公開了一種基於贗通孔刻蝕停止層(CESL，Contact etch stop layer)技術的靜態隨機存取存儲器(SRAM，Static Random Access Memory)單元結構及其製備方法， 用以解決現有通孔刻蝕停止層(CESL，Contact etch stop layer)技術針對靜態隨機存取存儲器的靜態噪聲冗餘(S匪，Matic Noise Margin)無貢獻的問題。
本發明的上述目的是通過以下技術方案實現的
一種基於贗通孔刻蝕停止層技術的靜態隨機存取存儲器單元結構及其製備方法，其中，在靜態隨機存取存儲器的生產工藝中，在靜態隨機存取存儲器單元所包含的下拉電晶體上覆蓋張應力膜，而在靜態隨機存取存儲器單元所包含的上拉電晶體和通道電晶體上覆蓋壓應力膜。如上所述的基於贗通孔刻蝕停止層技術的靜態隨機存取存儲器單元結構及其製備方法，其中，所述靜態隨機存取存儲器單元的各半導體器件的柵極的側壁上圍繞有側壁隔離層，並且所述下拉電晶體上覆蓋的張應力膜還覆蓋在隔離層上，其中，隔離層圍繞在側壁隔離層的外圍，所述上拉電晶體和所述通道電晶體上覆蓋的壓應力膜還覆蓋在隔離層上，其中，隔離層圍繞在側壁隔離層的外圍。如上所述的基於贗通孔刻蝕停止層技術的靜態隨機存取存儲器單元結構及其製備方法，其中，所述靜態隨機存取存儲器單元的各半導體器件的柵極的側壁圍繞有側壁隔離層，並且所述下拉電晶體上覆蓋的張應力膜直接覆蓋在側壁隔離層上，所述上拉電晶體和所述通道電晶體上覆蓋的壓應力膜直接覆蓋在側壁隔離層上。如上所述的基於贗通孔刻蝕停止層技術的靜態隨機存取存儲器單元結構及其製備方法，其中，所述下拉電晶體和所述通道電晶體為NMOS器件，所述上拉電晶體為PMOS器件。如上所述的基於贗通孔刻蝕停止層技術的靜態隨機存取存儲器單元結構及其製備方法，其中，所述靜態隨機存取存儲器的性能與其單元靜態噪聲冗餘相關，所述單元靜態噪聲冗餘與所述下拉電晶體的工作電流和所述通道電晶體的工作電流的比值相關，所述下拉電晶體的工作電流和所述通道電晶體的工作電流的比值升高，則單元靜態噪聲冗餘升高，則靜態隨機存取存儲器的性能提升，否則，靜態隨機存取存儲器的性能不會提升。如上所述的基於贗通孔刻蝕停止層技術的靜態隨機存取存儲器單元結構及其製備方法，其中，在下拉電晶體上覆蓋有張應力膜增大了下拉電晶體的工作電流的值，而在通道電晶體上覆蓋有壓應力膜減小了通道電晶體的工作電流的值，從而下拉電晶體的工作電流和所述通道電晶體的工作電流的比值升高，單元靜態噪聲冗餘升高，從而提升了靜態隨機存取存儲器的性能。如上所述的基於贗通孔刻蝕停止層技術的靜態隨機存取存儲器單元結構及其製備方法，其中，所述上拉電晶體上覆蓋有壓應力膜，使得上拉電晶體的工作電流增加。綜上所述，由於採用了上述技術方案，本發明基於贗通孔刻蝕停止層(CESL， Contact etch stop layer)技術的靜態隨機存取存儲器單元結構及其製備方法通過在下拉電晶體(NM0S器件)上覆蓋張應力膜(Tensile liner)，且在通道電晶體(NMOS器件)上覆蓋壓應力膜(Compressive liner)，使得β值增加，進而有效增大了靜態噪聲冗餘(S匪， Static Noise Margin)，從而實現改善靜態隨機存取存儲器單元的穩定性的目的。
圖1是現有技術中單元是6T結構的靜態隨機存取存儲器單元； 圖2是靜態噪聲冗餘的曲線示意圖3是β值的曲線示意圖；圖4是現有技術中基於通孔刻蝕停止層技術的靜態隨機存取存儲器單元各半導體器件的結構示意圖5是本發明基於贗通孔刻蝕停止層技術的靜態隨機存取存儲器單元各半導體器件的結構及其製備方法的結構示意圖。圖6是本發明基於贗通孔刻蝕停止層技術的靜態隨機存取存儲器單元各半導體器件的結構及其製備方法的無壓力接近技術的結構示意圖。
具體實施例方式下面結合附圖對本發明的具體實施方式
做進一步的說明
圖5是本發明基於贗通孔刻蝕停止層(CESL，Contact etch stop layer)技術的靜態隨機存取存儲器單元各半導體器件的結構及其製備方法的結構示意圖，請參見圖5，一種基於贗通孔刻蝕停止層技術的靜態隨機存取存儲器單元結構及其製備方法，其中，在靜態隨機存取存儲器單元的生產工藝中，在所述下拉電晶體(Pull Down NM0S)上覆蓋張應力膜(Tensile liner)，而在所述上拉電晶體(Pull Up PM0S)和通道電晶體(Passing Gate NM0S)上覆蓋壓應力膜(Compressive liner)，現有技術僅僅是從提高器件性能的角度出發，在下拉電晶體(NM0S器件)和通道電晶體(NM0S器件)上覆蓋張應力膜(Tensile 1 iner)，在上拉電晶體(PMOS器件)上覆蓋壓應力膜(Compressive 1 iner)，使得下拉電晶體、上拉電晶體、通道電晶體的工作電流Ion均上升，進而達到提高下拉電晶體、上拉電晶體和通道電晶體的性能的目的，而忽略了 β值對於靜態噪聲冗餘(S匪，Matic Noise Margin)的重要性；
圖2是靜態噪聲冗餘的曲線示意圖，參見圖2可以看出，靜態噪聲冗餘(S匪，Matic Noise Margin)的值增加可以改善靜態隨機存取存儲器單元的穩定性，其中，圖3是β值的曲線示意圖，參見圖3可以看出，β值的改變將會對靜態噪聲冗餘(SNM，Static Noise Margin)的值產生很大的影響，進而對靜態隨機存取存儲器單元的穩定性產生很大的影響， β值的值取決於下拉電晶體的工作電流與通道電晶體的工作電流的比值；
圖4是現有技術中基於通孔刻蝕停止層(CESL，Contact etch stop layer)技術的靜態隨機存取存儲器單元各半導體器件的結構示意圖；請參見圖4，現有技術同時增加了下拉電晶體與通道電晶體的工作電流的值，實際上並沒有對靜態隨機存儲器單元的穩定性做出貢獻；
圖5是本發明基於贗通孔刻蝕停止層技術的靜態隨機存取存儲器單元各半導體器件
的結構及其製備方法的結構示意圖，請參見圖5，所述靜態隨機存取存儲器的性能與其單元
靜態噪聲冗餘相關，所述單元靜態噪聲冗餘與所述下拉電晶體的工作電流Ion和所述通道
電晶體的工作電流Ion的比值相關，該比值即為β值，其中
P . PD Ion P ratio =——=—— PGJon
從上述公式中可以看出，所述下拉電晶體的工作電流Ion和所述通道電晶體的工作電流Ion的比值升高，則單元靜態噪聲冗餘升高，則靜態隨機存取存儲器的性能提升，否則， 靜態隨機存取存儲器的性能不會提升。圖5是本發明基於贗通孔刻蝕停止層技術的靜態隨機存取存儲器單元各半導體器件的結構及其製備方法的有壓力接近技術的結構示意圖，本發明中的所述半導體器件的柵極的側壁圍繞有側壁隔離層，並且所述下拉電晶體上覆蓋的張應力膜直接覆蓋在側壁隔離層上，所述上拉電晶體和所述通道電晶體上覆蓋的壓應力膜直接覆蓋在側壁隔離層上， 上述技術方案實際上是一種有應力接近技術(SPT，Stress Proximity Technique)的贗通孑L亥丨J蝕停止層技術(CESL, Contact etch stop layer)。圖6是本發明基於贗通孔刻蝕停止層技術的靜態隨機存取存儲器單元各半導體器件的結構及其製備方法的無壓力接近技術的結構示意圖，本發明中的所述半導體器件的柵極的側壁上圍繞有側壁隔離層，並且所述下拉電晶體上覆蓋的張應力膜還覆蓋在隔離層上，其中，隔離層圍繞在側壁隔離層的外圍，所述上拉電晶體和所述通道電晶體上覆蓋的壓應力膜還覆蓋在隔離層上，其中，隔離層圍繞在側壁隔離層的外圍，上述技術方案實際上是一種無應力接近技術(SPT，Stress Proximity Technique)的贗通孔刻蝕停止層技術 (CESL, Contact etch stop layer)。本發明中的所述下拉電晶體和所述通道電晶體為NMOS器件，所述上拉電晶體為 PMOS器件，張應力膜(Tens i 1 e 1 iner )能夠增加NMOS器件的工作電流I on，但是會降低PMOS 器件的工作電流Ion，反之，壓應力膜(Compressive liner)能夠降低NMOS器件的工作電流 Ion,但是會增加PMOS器件的工作電流Ion。本發明中的所述靜態隨機存取存儲器的β值為所述下拉電晶體的工作電流Ion和所述通道電晶體的工作電流Ion的比值，故在下拉電晶體上覆蓋有張應力膜 (Tensile liner)增大了下拉電晶體的工作電流Ion值，而在通道電晶體上覆蓋有壓應力膜 (Compressive liner)減小了通道電晶體的工作電流Ion的值，進而增加了 β值，從而改善了靜態隨機存取存儲器的性能。綜上所述，由於採用了上述技術方案，本發明基於贗通孔刻蝕停止層(CESL， Contact etch stop layer)技術的半導體器件結構及其製備方法通過在下拉電晶體(NM0S 器件)上覆蓋張應力膜(Tensile liner)，且在通道電晶體(NM0S器件)上覆蓋壓應力膜 (Compressive liner)，使得β值增加，進而有效增大了靜態噪聲冗餘(S匪，Static Noise Margin),從而實現改善靜態隨機存取存儲器單元的穩定性的目的。以上對本發明的具體實施例進行了詳細描述，但其只是作為範例，本發明並不限制於以上描述的具體實施例。對於本領域技術人員而言，任何對本發明進行的等同修改和替代也都在本發明的範疇之中。因此，在不脫離本發明的精神和範圍下所作的均等變換和修改，都應涵蓋在本發明的範圍內。
權利要求
1.一種基於贗通孔刻蝕停止層技術的SRAM單元結構及其製備方法，其特徵在於，在 SRAM的生產工藝中，在SRAM單元所包含的下拉電晶體上覆蓋張應力膜，而在SRAM單元所包含的上拉電晶體和通道電晶體上覆蓋壓應力膜。
2.根據權利要求1所述的基於贗通孔刻蝕停止層技術的SRAM單元結構及其製備方法， 其特徵在於，所述SRAM單元各半導體器件的柵極的側壁上圍繞有側壁隔離層，並且所述下拉電晶體上覆蓋的張應力膜還覆蓋在隔離層上，其中，所述隔離層圍繞在側壁隔離層的外圍，所述上拉電晶體和所述通道電晶體上覆蓋的壓應力膜還覆蓋在隔離層上，其中，所述隔離層圍繞在側壁隔離層的外圍。
3.根據權利要求1所述的基於贗通孔刻蝕停止層技術的SRAM單元結構及其製備方法， 其特徵在於，所述SRAM單元各半導體器件的柵極的側壁圍繞有側壁隔離層，並且所述下拉電晶體上覆蓋的張應力膜直接覆蓋在側壁隔離層上，所述上拉電晶體和所述通道電晶體上覆蓋的壓應力膜直接覆蓋在側壁隔離層上。
4.根據權利要求1所述的基於贗通孔刻蝕停止層技術的SRAM單元結構及其製備方法， 其特徵在於，所述下拉電晶體和所述通道電晶體為NMOS器件，所述上拉電晶體為PMOS器件。
5.根據權利要求4所述的基於贗通孔刻蝕停止層技術的SRAM單元結構及其製備方法， 其特徵在於，所述SRAM單元的性能與其單元靜態噪聲冗餘相關，所述單元靜態噪聲冗餘與所述下拉電晶體的工作電流和所述通道電晶體的工作電流的比值相關，所述下拉電晶體的工作電流和所述通道電晶體的工作電流的比值升高，則單元靜態噪聲冗餘升高，則SRAM單元的性能提升，否則，SRAM單元的性能不會提升。
6.根據權利要求5所述的基於贗通孔刻蝕停止層技術的SRAM單元結構及其製備方法， 其特徵在於，在下拉電晶體上覆蓋有張應力膜增大了下拉電晶體的工作電流的值，而在通道電晶體上覆蓋有壓應力膜減小了通道電晶體的工作電流的值，從而提升了 SRAM單元的性能。
7.根據權利要求1所述的基於贗通孔刻蝕停止層技術的SRAM單元結構及其製備方法， 其特徵在於，所述上拉電晶體上覆蓋有壓應力膜，使得上拉電晶體的工作電流增加。
全文摘要
本發明公開了一種基於贗通孔刻蝕停止層(CESL，Contactetchstoplayer)技術的靜態隨機存取存儲器(SRAM，StaticRandomAccessMemory)單元結構及其製備方法，其中，在SRAM的生產工藝中，在SRAM所包含的下拉電晶體上覆蓋張應力膜(Tensileliner)，而在SRAM所包含的上拉電晶體和通道電晶體上覆蓋壓應力膜(Compressiveliner)。本發明基於贗CESL技術的靜態隨機存取存儲器單元結構及其製備方法通過在下拉電晶體(NMOS器件)上覆蓋張應力膜(Tensileliner)，且在通道電晶體(NMOS器件)上覆蓋壓應力膜(Compressiveliner)，使得β值增加，進而有效增大了靜態噪聲冗餘(SNM，StaticNoiseMargin)，從而實現改善SRAM單元的穩定性的目的。
文檔編號H01L27/11GK102420231SQ20111011038
公開日2012年4月18日 申請日期2011年4月29日 優先權日2011年4月29日
發明者謝欣雲, 邱慈雲, 陳玉文, 黃曉櫓 申請人:上海華力微電子有限公司