分層分塊非規則低密度校驗碼解碼器及解碼方法
2023-07-01 04:21:16
專利名稱：分層分塊非規則低密度校驗碼解碼器及解碼方法
技術領域：
本發明涉及一種通信技術領域的解碼器及解碼方法，具體是一種分層分塊非規則低密度校驗碼解碼器及解碼方法。
背景技術：
低密度校驗碼(LowDensity Parity Check Codes, LDPC Codes)是 1963 年 Gallager首先提出的一種編碼技術，具有接近香農極限的性能，已經成為編碼領域的一個研究熱點，被廣泛地應用到各種無線通信領域標準中，包括我國的數位電視地面傳輸標準、 歐洲第二代衛星數字視頻廣播標準、IEEE 802. IlruIEEE 802. 16e等。目前的無線通信中， 高數據速率的通信越來越受到人們的重視，因此結構簡單，吞吐量高的LDPC解碼器一直是 LDPC碼的研究重點。另外，在實際應用中，根據傳遞信息的不同以及不同的信道狀況，需要使用不同碼長和碼率的碼進行傳輸。因此能夠支持一定規模碼長來獲取足夠的糾錯能力的 LDPC解碼器結構也是在解碼器結構設計中需要考慮的重點之一。為了支持大碼長，通常資源消耗是很大的，由於目前技術限制，FPGA資源有限，資源耗費小的LDPC碼解碼器也是重要研究內容。LDPC碼解碼器的結構有三種形式串行結構、全並行結構和部分並行結構。部分並行結構LDPC解碼器因為其適中的複雜度和硬體資源消耗而廣泛應用。另外，對於LDPC 解碼器來說，不同的算法，例如置信傳播算法、最小和算法、帶修正最小和算法、分層置信傳播算法、分層帶修正最小和算法等，將會影響LDPC解碼器的結構，同時影響解碼器的各個方面，包括吞吐量，性能，資源使用等。經對現有技術的文獻檢索發現，專利申請號為200710044708的中國專利，專利名稱為「分層的低密度校驗碼解碼器及解碼處理方法」，提給出了一種基於修正最小和算法的低密度校驗碼解碼器，該解碼器主要由處理模塊、外信息存儲單元、第二存儲單元以及第一交織網絡、第二交織網絡組成。該解碼器需要兩個交織網絡，由於交織網絡的結構特點，使得該解碼器會消耗比較多的硬體資源。而專利申請號為200810200033的中國專利，專利名稱為「分層的非規則低密度校驗碼解碼器及解碼處理方法」，對前一個專利進一步改進，去掉一個交織網絡，增加了迭代終止模塊。這兩個解碼器系統都有交織網絡，耗費巨大資源， 而且不可避免存在流水衝突，需要插入空閒流水等待周期，大大影響了解碼吞吐率，此外這兩個解碼器的LE資源消耗與QC-LDPC的擴展因子成正比，對於較大擴展因子的較大碼長的 QC-LDPC在一般的FPGA容納不下。
發明內容
本發明針對現有技術的不足，提出了一個分層分塊非規則低密度校驗碼解碼器及解碼方法，改進的解碼器結構不需要交織網絡，節省了硬體資源消耗，有很小資源消耗，也不存在流水衝突問題，有較好吞吐率性能，可以支持很大擴展因子的QC-LDPC碼，支持所有的QC-LDPC碼解碼，支持多種擴展因子並存的解碼，補充了前兩個解碼器的不足。本發明是通過以下技術方案實現的本發明涉及一種分層分塊非規則低密度校驗碼解碼器，包括外信息存儲單元、循環移位寄存器、解碼處理模塊，其中
外信息存儲單元將上次迭代的校驗節點傳遞給信息節點的軟值即校驗更新值輸出給解碼處理模塊，並存儲解碼處理模塊傳輸過來的本次迭代中的檢驗更新值；
循環移位寄存器總共有N個，N為碼字母矩陣的列數，將信息節點的後驗概率似然比傳遞給解碼處理模塊，並存儲解碼處理模塊傳輸過來的信息節點的後驗概率似然比更新值；
解碼處理模塊將本次迭代中由校驗節點傳遞給信息節點的校驗更新值傳遞給外信息存儲單元，由比特節點處理單元和校驗節點處理單元共同完成，並且將信息節點的後驗概率似然比更新值傳遞給循環移位寄存器，由比特節點處理單元和信息比特處理單元共同完成。所述的外信息存儲單元使用memory來實現，memory個數為校驗節點個數，數據位寬為外信息的數據位寬兩倍加上行重比特，存儲最大、最小值及最小值位置，存儲深度為母矩陣擴展因子。所述的循環移位寄存器個數共有比特節點個數，每個循環移位寄存器輸入輸出抽頭個數為比特節點對應於母矩陣的列重。所述的解碼處理模塊，包括第一 2選1選擇器、比特節點處理單元、校驗節點處理單元、信息比特處理單元，其中
第一 2選1選擇器，對輸入的數據進行選擇，在信道信息和從循環移位寄存器中讀出的信息節點後驗概率似然比之間進行選擇，並將選擇的結果輸出給比特節點處理單元；
比特節點處理單元，對母矩陣每行都有對應行重的個數，計算信息節點的比特更新值， 傳遞給校驗節點處理單元和信息比特處理單元；
校驗節點處理單元，個數為Μ, M為碼字母矩陣行數，根據接收到的比特節點處理單元送來的信息節點的比特更新值，計算本次迭代的校驗更新值，並傳遞給信息比特處理單元和外信息存儲單元；
信息比特處理單元根據比特節點處理單元傳來的比特更新值以及校驗節點處理單元傳來的本次迭代的校驗更新值來計算信息節點後驗概率似然比更新值，輸出給循環移位寄存器。所述的比特節點處理單元，包括減法器、第一補碼轉換器和第一截位運算器，其中
減法器將第一信息節點後驗概率似然比和外信息存儲單元讀出的上一次迭代的校驗更新值相減，得到信息節點的信息更新值，傳遞給第一補碼轉換器；
第一補碼轉換器將信息節點的信息更新值轉換為符號位-絕對值形式的數字，並傳輸給第一截位運算器；
第一截位運算器對第一補碼轉換器的輸出數據進行截位操作，將位寬變為原先預定的信息節點信息的位寬，以避免在累加的過程中可能會出現數據位寬變大的情況，即得到信息節點的比特更新值。所述的校驗節點處理單元，包括最小次小查找模塊、乘法器、第二截位運算器和第二補碼轉換器，其中
最小次小查找模塊從比特節點處理單元傳輸過來的信息找出最小值和次小值，以便進一步乘性修正處理，保存到外信息存儲單元，
乘法器將最小次小查找模塊的輸出乘以一個常數，乘法器的輸出再通過第二截位運算器，將校驗更新值的位寬約束在一定範圍內，之後再經過第二補碼轉換器，得到最終本次迭代的校驗更新值。所述最小次小查找模塊由許多四輸入二輸出小單元組成和二輸入二輸出小單元， 其中
二輸入二輸出小單元輸入兩個節點信息，輸出為按大小排列好的的原樣數據，作用是對兩個數進行排序，由選擇器構成；
四輸入二輸出小單元四個輸入是兩個二輸入二輸出或另兩個四輸入二輸出的四個輸出，作用是把已經排好大小的兩組輸入數據裡面選出四個裡的最小與次小值； 所述的信息比特處理單元，包括緩存器、第三補碼轉換器、加法器，其中 緩存器用於存放比特節點處理單元傳輸過來的信息節點的比特更新值，其長度等於與當前校驗節點相連的信息節點的個數(即等於校驗矩陣對應當前校驗節點的行重)；
第三補碼轉換器接收校驗節點處理單元中的緩存器傳輸過來數據，將符號-絕對值形式的數據轉換為補碼形式；
加法器將第三補碼轉換器的輸出和校驗節點處理單元傳輸過來的本次迭代的校驗更新值相加，得到信息節點後驗概率似然比更新值，傳遞給解碼循環移位寄存器。本發明涉及一種分層分塊非規則低密度校驗碼解碼方法，包括以下步驟 步驟一，獲得解碼器的輸入數據(信道值)；
步驟二，選擇器對信息節點後驗概率似然比的輸入數據進行選擇，如果在解碼過程中該信息節點第一次參與解碼，則選擇剛輸入信道信息的移位寄存器作為信息節點後驗概率似然比，否則從另外一個循環移位寄存器中讀出的數據作為當前迭代的信息節點後驗概率似然比傳遞給解碼處理模塊；
步驟三，從外信息存儲單元讀取上一次迭代中校驗節點傳遞給信息節點的軟值即校驗更新值，傳遞給解碼處理模塊；
步驟四，比特節點處理單元讀取出信息節點後驗概率似然比和外信息存儲單元讀取的上一次迭代的校驗更新值，得到信息節點的比特更新值，傳遞給校驗節點處理單元；
步驟五，校驗節點處理單元根據傳遞給當前校驗節點的所有信息節點的比特更新值， 計算本次迭代的校驗更新值，這個校驗更新值存入外信息存儲單元；
步驟六，利用第四步計算得到的信息節點的比特更新值和第五步計算得到的本次迭代的校驗更新值，計算信息節點的後驗概率似然比更新值，然後存入移位寄存器。本發明具有如下有益效果
(1)本發明解碼器適用於所有的QC類LDPC碼，只要是分塊的LDPC碼字都支持解碼；
(2)本發明解碼器沒有流水競爭衝突，它利用循環移位寄存器替代memory，消除了流水衝突，不需要插入流水衝突空閒等待周期，有較好吞吐率性能，工作時序也相對簡單；
(3)本發明解碼器不需要耗費龐大資源的交織網絡，節省了很多硬體資源，整個解碼器資源消耗相對較小；
(4)本發明支持解碼並行度可以靈活變化，可以方便的在硬體資源和吞吐率選擇一個折中，對於不需要靈活性但需要極小資源或極高吞吐率的應用需求有很好適用性。
圖1是本發明中準循環擴展方法構造的QC-LDPC碼的H矩陣的結構示意圖； 圖2是本發明中的校驗矩陣的結構示意圖及分層方法示意圖3是本發明循環移位寄存器示意圖(以4個抽頭為例)； 圖4是本發明最大最小值查找模塊結構框圖(以7輸入為例)； 圖5是本發明解碼器的系統結構框圖； 圖6是本發明解碼器的系統各部分網絡連接示意圖。圖7是本發明解碼器的解碼核心處理模塊框圖。
具體實施例方式下面結合附圖對本發明的實施例作詳細說明本實施例在以本發明技術方案為前提下進行實施，給出了詳細的實施方式和具體的操作過程，但本發明的保護範圍不限於下述的實施例。如圖1所示，是現有使用並行度為k的解碼器所採用的準循環LDPC碼的母矩陣及其擴展方法。需要構造的碼字的大小為m*n，則相應的母矩陣的大小為(m/k)* (n/k)，母矩陣中的每一個元素擴展為一個k*k的矩陣。母矩陣中的0擴展成一個k*k的零矩陣；母矩陣中的1擴展成一個k*k的單元矩陣的循環移位形式，圖中，左側是母矩陣示意圖，右側是母矩陣中某非零元素擴展示意圖。構造好母矩陣後還需要對母矩陣進行變換，用本發明的解碼器解碼來解碼可以更好的性能。變換方法如下，從母矩陣第二行開始，如果第η行非-1元素與廣(η-1)行的同一列非-1元素有重複，整行所有非-1元素都加1，直到所有非-1元素與廣(η-1)行的同一列非-1元素都沒有重複為止，最後變換後的母矩陣每一列的非-1元素都不一樣。如圖2所示，圖示是本發明解碼器使用的迭代方法的分層方法，說明書背景技術中提到的兩個專利使用的分層方法如圖左邊所示，把母矩陣每一行擴展的k行作為一層， 總共層數為母矩陣行數，然而本發明解碼器分層方法則如圖右邊所示，母矩陣每行擴展後只取k行中的一行，總共母矩陣行數作為一層，層數為擴展因子k，例如所有擴展後的第一行為第一層，第二行為第二層……。如圖3所示，是本發明解碼器所涉及的循環移位寄存器結構，循環移位寄存器由多段進行拼接連接成環形，段個數為母矩陣列重，每一段輸出傳遞給比特節點處理單元，從信息比特處理單元傳遞輸入。如圖4所示，是本發明解碼器所涉及的最小次小值查找模塊結構，示例為7輸入的模塊，先兩兩一對分組排序，然後連接4選2模塊從兩組排好序的4個數選出最小和次小值。如圖5所示，為本發明解碼器一實施例結構圖，該分層分塊非規則低密度校驗碼解碼器，包括解碼處理模塊、外信息存儲單元、η個循環移位寄存器三個大模塊，其中解碼處理模塊可以分為比特節點處理單元、校驗節點處理單元和信息比特處理單元三個部分。如圖6所示，本本發明解碼器一實施例幾個模塊之間連接網絡圖，其中循環移位寄存器為桌球，個數有η個(η母矩陣列數)，校驗節點有m個(m為母矩陣行數)，每一比特節點處理單元和信息比特處理單元都有行重個加或減節點。所述的解碼處理模塊裡，外信息存儲單元將上次迭代的校驗節點傳遞給信息節點的軟值即校驗更新值輸出給解碼處理模塊。循環移位寄存器將信息節點的後驗概率似然比的更新值傳遞給解碼處理模塊。解碼處理模塊將本次迭代中由校驗節點傳遞給信息節點的校驗更新值傳遞給外信息存儲單元，將信息節點的後驗概率似然比更新值傳遞給循環移位寄存器。如圖7所示，所述解碼處理模塊的解碼核心處理模塊框圖，包括第一 2選1選擇器501、比特節點處理單元502、校驗節點處理單元509、信息比特處理單元512，其中第一 2選1選擇模塊501對輸入的數據進行選擇，並將選擇的結果輸出給比特節點處理單元。比特節點處理單元計算信息節點的比特更新值，傳遞給校驗節點處理單元和信息比特處理單元。校驗節點處理單元根據接收到的比特節點處理單元送來的信息節點的比特更新值，計算本次迭代的校驗更新值，並傳遞給信息比特處理單元和外信息存儲單元509。信息比特處理單元根據比特節點處理單元傳來的比特更新值以及校驗節點處理單元傳來的本次迭代的校驗更新值來計算信息節點後驗概率似然比更新值，輸出給循環移位寄存器515。所述解碼處理模塊，其執行流程如下 (1) 選擇輸入數據
第一 2選1選擇器501對輸入的數據進行選擇。如果在解碼過程中該信息節點第一次參與解碼，則選擇剛存儲信道信息的循環移位寄存器514或515，否則選擇另外一個循環移位寄存器514或515中讀出的信息節點後驗概率似然比。第一 2選1選擇器501的輸出 IlrSum傳遞給比特節點處理單元。(2) 計算信息節點的比特更新值
如圖5所示，比特節點處理單元包括減法器502、第一補碼轉化器503和第一截位運算器504，從外信息存儲單元讀出的上一次迭代的校驗更新值llr2Msg01d傳遞給減法器502， 減法器502將第一 2選1選擇器501的輸出IlrSum和校驗更新值llr2Msg01d相減，得到信息節點的信息更新值IlrNewTmp,校驗更新值讀取是根據位置標誌選擇最小還是次小值。 IlrNewTmp傳遞給第一補碼轉換器503，將補碼形式的數字轉換成符號位-絕對值形式的數字llrNewUnsigned。由於累加的過程中可能會出現數據位寬變大的情況，因此需要將第一補碼轉換器503的輸出送入到第一截位運算器504，將位寬改稱原先預定的大小。第一截位運算器504出來的比特更新值llr2Check送入校驗節點處理單元。( 3 ) 計算校驗節點傳遞給信息節點的校驗更新值
如圖5所示，校驗節點信息更新模塊包括最小次小值查找模塊和修正模塊。最小次小值查找模塊由一些比較器組成，結構如圖4，修正模塊為乘性修正使用3個加法器構成。校驗節點處理單元的操作又分為如下幾步
①計算與當前校驗節點相連的所有信息節點的比特更新值的最小值和次小值。(本實施例採用LMMSA算法，所以需要計算與當前校驗節點相連的比特更新值中的最小值和次小值。)
直接使用一個由許多個比較器互相連接而成的最小次小模塊505 —次性找出最小和次小值並用行重比特來記錄該選擇最小還是次小。②乘性修正最小次小模塊505輸出直接輸入到乘法器506中進行乘性修正，即將其乘以一個係數 alpha,經過乘法器之後的輸出送入第二截位運算器507。Alpha值通過LDPC碼通用仿真平臺掃描係數alpha仿真得到，係數alpha為0. 8附近性能最好，實現時可以在0. 8附近取個值，而不重新仿真。③截位運算
從乘法器506出來的信息的位寬比校驗更新值的位寬大，所以在進入第二補碼轉換器 508之前，需要對該值進行的位寬進行調整，由第二截位運算器507調整為校驗更新值的位
覓ο④數字格式轉換
將第二截位運算器507的輸出送入第二補碼轉換器508，將符號位-絕對值形式的數字轉換為補碼形式的數字llr2Msg。⑤計算校驗節點傳遞給信息節點的更新值
根據位置比特標誌選擇最小還是次小作為校驗節點傳遞給信息節點的更新值。最後，本次迭代的校驗更新值，存入外信息存儲單元401。(3)計算信息節點後驗概率似然比更新值
如圖5所示，信息節點後驗概率似然比更新模塊包括緩存器510、第三補碼轉換器511 和加法器512。緩存器510把比特更新值llr2Check緩存延遲幾個周期，從緩存器510出來的數據Q進入第三補碼轉換器511中，由符號-絕對值形狀轉化為補碼形式1 IrNew,送入加法器512。加法器512的另一個輸入是校驗更新值llr2Msg，兩個值相減，得到信息節點後驗概率似然比更新值llrSumNew。llrSumNew的符號位就即為硬判結果，同時存入桌球的循環移位寄存器514或515。當採用本實施例系統對一個碼長為8064、碼率為1/2的非規則低密度校驗碼，現在要對這個碼進行解碼，擴展因子96，層數為96，即子矩陣的個數為96。該非規則低密度校驗碼的特點是所有行重為7。具體的解碼過程包括以下步驟
步驟一，接收信道信息，信道信息將會被順序的分割成8064/96=84個子模塊，對應84 個循環移位寄存器，桌球的循環移位寄存器將有一個被用於移位存儲信道信息，另一個用於迭代解碼使用，然後交換作用，桌球使用。步驟二，第一 2選1選擇模塊501會選擇用於迭代解碼的循環移位寄存器，將選擇結果IlrSum送入解碼處理模塊；
步驟三，從外信息存儲單元509讀出的上一次迭代的校驗更新值IlrfMsgOld和信息節點後驗概率似然比llrSum，相減作為Ilr信息，進行補碼轉換和截位，取得絕對值和符號； 步驟四，在處理過程中，解碼處理模塊首先得到信息節點的比特更新值llr2Check。根據信息節點的比特更新值llr2Check得到本次迭代校驗節點傳遞給信息節點的校驗更新值IlrfMsg並存入外信息存儲單元509。接著，解碼處理模塊根據信息節點的比特更新值 llr2Check和本次迭代校驗節點傳遞給信息節點的校驗更新值llr2Msg得到信息節點後驗概率似然比更新值IlrSumNew,存入循環移位寄存器。如此完成了一次迭代之後進入下一次迭代。依次類推，直到迭代結束。進入解碼處理模塊的上一次迭代的校驗更新值IlrfMsgOld和信息節點後驗概率似然比1 IrSum作為減法器502的兩個輸入相減，得到信息節點的信息更新值1 lrNewTmp。將IlrNewTmp傳遞給第一補碼轉換器503，將補碼形式的數字轉換成符號位-絕對值形式的數字llrNewUnsigned。第一補碼轉換器503的輸出送入到第一截位運算器504。第一截位運算器504出來的數據llr2Check按順序存放進緩存器510中。同時，比特更新值llr2Check 傳遞給最小次小值模塊。步驟五，校驗節點處理單元中，最小次小模塊505從對應
同一行的7個llr2Check選出最小和次小值，輸入到乘法器506中進行乘性修正，即乘以 0.8125，從乘法器506出來的信息的位寬比校驗節點的更新值的位寬大，所以在進入第二補碼轉換器508之前，需要對該值進行的位寬進行調整，由第二截位運算器507調整為校驗節點的位寬。將第二截位運算器507的輸出送入第二補碼轉換器508，將符號位-絕對值形式的數字轉換為補碼形式的數字llr2Msg，從第二補碼轉化器508出來的信息llr2Msg即位校驗節點的更新值，存入外信息存儲單元509。步驟六，從緩存器510出來的Q進入第三補碼轉換器511中，由符號-絕對值形狀轉化為補碼形式llrNew，送入加法器512。加法器512的另一個輸入是校驗更新值llr2Msg， 兩個值相減，得到信息節點後驗概率似然比更新值llrSumNew。llrSumNew的符號位就即為硬判結果，之後存入循環移位寄存器。步驟七，下一次循環或迭代結束。在本實施例中，沒有流水競爭衝突，它利用循環移位寄存器替代memory，消除了流水衝突，不需要插入流水衝突空閒等待周期，有較好吞吐率性能，工作時序也相對簡單；不需要耗費龐大資源的交織網絡，節省了很多硬體資源，整個解碼器資源消耗相對較小。儘管本發明的內容已經通過上述優選實施例作了詳細介紹，但應當認識到上述的描述不應被認為是對本發明的限制。在本領域技術人員閱讀了上述內容後，對於本發明的多種修改和替代都將是顯而易見的。因此，本發明的保護範圍應由所附的權利要求來限定。
權利要求
1.一種分層分塊非規則低密度校驗碼解碼器，包括解碼處理模塊、外信息存儲單元、 循環移位寄存器，其特徵在於，使用循環移位寄存器來存儲信息節點的後驗概率似然比，使用最小次小值查找模塊一次性輸出最小和次小值，解碼迭代過程用分層方法，分層方法採用母矩陣擴展的k行裡各取一行作為一層，每一層解碼數量為一個母矩陣，層數為準循環擴展因子；其中外信息存儲單元將上次迭代的校驗節點傳遞給信息節點的軟值即校驗更新值輸出給解碼處理模塊，並存儲解碼處理模塊傳輸過來的本次迭代中的檢驗更新值；循環移位寄存器將信息節點的後驗概率似然比傳遞給解碼處理模塊，並存儲解碼處理模塊傳輸過來的信息節點的後驗概率似然比更新值；解碼處理模塊將本次迭代中由校驗節點傳遞給信息節點的校驗更新值傳遞給外信息存儲單元，將信息節點的後驗概率似然比更新值經解碼處理模塊交織網絡傳遞給循環移位寄存器。
2.根據權利要求1所述的分層分塊非規則低密度校驗碼解碼器，其特徵是，所述的解碼處理模塊，包括第一 2選1選擇器、比特節點處理單元、校驗節點處理單元、信息比特處理單元，其中第一 2選1選擇器在信道信息和從循環移位寄存器中讀出的信息節點後驗概率似然比之間進行選擇，並將選擇的結果輸出給比特節點處理單元；比特節點處理單元計算信息節點的比特更新值，傳遞給校驗節點處理單元和信息比特處理單元；校驗節點處理單元根據接收到的比特節點處理單元送來的信息節點的比特更新值，計算本次迭代的校驗更新值，並傳遞給信息比特處理單元和外信息存儲單元；信息比特處理單元根據比特節點處理單元傳來的比特更新值以及校驗節點處理單元傳來的本次迭代的校驗更新值來計算信息節點後驗概率似然比更新值，並經解碼處理模塊交織網絡輸出給循環移位寄存器。
3.根據權利要求2所述的分層分塊非規則低密度校驗碼解碼器，其特徵是，所述的比特節點處理單元，包括減法器、第一補碼轉換器和第一截位運算器，其中減法器將第一信息節點後驗概率似然比和外信息存儲單元讀出的上一次迭代的校驗更新值相減，得到信息節點的信息更新值，傳遞給第一補碼轉換器；第一補碼轉換器將信息節點的信息更新值轉換為符號位-絕對值形式的數字，並傳輸給第一截位運算器；第一截位運算器對第一補碼轉換器的輸出數據進行截位操作，將位寬變為原先預定的信息節點信息的位寬，以避免在累加的過程中可能會出現數據位寬變大的情況，即得到信息節點的比特更新值。
4.根據權利要求2所述的分層分塊非規則低密度校驗碼解碼器，其特徵是，所述的校驗節點處理單元，包括最小次小查找模塊、乘法器、第二截位運算器和第二補碼轉換器，其中最小次小查找模塊從比特節點處理單元傳輸過來的信息找出最小值和次小值，以便進一步乘性修正處理，保存到外信息存儲單元；乘法器將最小次小查找模塊的輸出乘以一個常數，該常數通過軟體仿真得到，乘法器的輸出再通過第二截位運算器，將校驗更新值的位寬約束在一定範圍內，之後再經過第二補碼轉換器，得到最終本次迭代的校驗更新值。
5.根據權利要求4所述的分層分塊非規則低密度校驗碼解碼器，其特徵是，所述最小次小查找模塊由許多四輸入二輸出小單元組成和二輸入二輸出小單元；所述二輸入二輸出小單元輸入兩個節點信息，輸出為按大小排列好的的原樣數據，作用是對兩個數進行排序，由選擇器構成；所述四輸入二輸出小單元四個輸入是兩個二輸入二輸出或另兩個個四輸入二輸出的四個輸出，作用是把已經排好大小的兩組輸入數據裡面選出四個裡的最小與次小值。
6.根據權利要求2所述的分層分塊非規則低密度校驗碼解碼器，其特徵是，所述的信息比特處理單元，包括緩存器、第三補碼轉換器、加法器，其中緩存器用於存放比特節點處理單元傳輸過來的信息節點的比特更新值，其長度等於與當前校驗節點相連的信息節點的個數，即等於校驗矩陣對應當前校驗節點的行重；第三補碼轉換器接收校驗節點處理單元中的緩存器傳輸過來數據，將符號-絕對值形式的數據轉換為補碼形式；加法器將第三補碼轉換器的輸出和校驗節點處理單元傳輸過來的本次迭代的校驗更新值相加，得到信息節點後驗概率似然比更新值，傳遞給解碼循環移位寄存器。
7.根據權利要求1所述的分層分塊非規則低密度校驗碼解碼器，其特徵是，所述的外信息存儲單元使用memory來實現，memory個數為校驗節點個數，數據位寬為外信息的數據位寬兩倍加上行重比特，存儲最大、最小值及最小值位置，存儲深度為母矩陣擴展因子；所述的循環移位寄存器個數共有比特節點個數，每個循環移位寄存器輸入輸出抽頭個數為比特節點對應於母矩陣的列重。
8.根據權利要求1所述的一種分層分塊非規則低密度校驗碼解碼方法，其特徵在於， 包括以下步驟步驟一，獲得解碼器的輸入數據即信道值；步驟二，選擇器對信息節點後驗概率似然比的輸入數據進行選擇，如果在解碼過程中該信息節點第一次參與解碼，則選擇剛輸入信道信息的移位寄存器作為信息節點後驗概率似然比，否則從另外一個循環移位寄存器中讀出的數據作為當前迭代的信息節點後驗概率似然比傳遞給解碼處理模塊；步驟三，從外信息存儲單元讀取上一次迭代中校驗節點傳遞給信息節點的軟值即校驗更新值，傳遞給解碼處理模塊；步驟四，比特節點處理單元讀取出信息節點後驗概率似然比和外信息存儲單元讀取的上一次迭代的校驗更新值，得到信息節點的比特更新值，傳遞給校驗節點處理單元；步驟五，校驗節點處理單元根據傳遞給當前校驗節點的所有信息節點的比特更新值， 計算本次迭代的校驗更新值，這個校驗更新值存入外信息存儲單元；步驟六，利用第四步計算得到的信息節點的比特更新值和第五步計算得到的本次迭代的校驗更新值，計算信息節點的後驗概率似然比更新值，然後存入移位寄存器。
9.根據權利要求8所述的一種分層分塊非規則低密度校驗碼解碼方法，其特徵是，所述解碼迭代過程用分層方法，分層方法採用母矩陣擴展的k行裡各取一行作為一層，每一層解碼數量為一個母矩陣，層數為準循環擴展因子，不需要交織網絡，不存在流水衝突。
10.根據權利要求8所述的分層分塊非規則低密度校驗碼解碼處理方法，其特徵是，所述循環移位寄存器存儲信息節點的後驗概率似然比，每一次每一層解碼迭代中，循環移位寄存器內容移位一次，一個移位寄存器環的幾段連接處既輸出前一段數據又輸入下一段數據。
全文摘要
本發明公開一種通信技術領域的分層分塊非規則低密度校驗碼解碼器及解碼方法，其中外信息存儲單元將上次迭代的校驗節點傳遞給信息節點的軟值輸出給解碼處理模塊。循環移位寄存器將信息節點的後驗概率似然比更新值傳遞給解碼處理模塊。解碼處理模塊將本次迭代中校驗更新值傳遞給外信息存儲單元，同時將信息節點的後驗概率似然比更新值經解碼處理模塊交織網絡傳遞給循環移位寄存器。本發明適用於所有的QC類LDPC碼解碼，只要是分塊的LDPC碼字都支持解碼；沒有流水競爭衝突，有較好吞吐率性能，工作時序也相對簡單；不需要耗費龐大資源的交織網絡，節省了很多硬體資源，整個解碼器資源消耗相對較小。支持解碼並行度可以靈活變化。
文檔編號H04L1/00GK102281125SQ20111021539
公開日2011年12月14日 申請日期2011年7月29日 優先權日2011年7月29日
發明者俞暉, 崔靖, 徐友雲, 楊藝賓, 王軼翔 申請人:上海交通大學