用於拖時率和阻抗補償緩衝器電路的方法和裝置的製作方法

2023-06-12 16:51:31 2

專利名稱：用於拖時率和阻抗補償緩衝器電路的方法和裝置的製作方法
技術領域：
本發明一般涉及到集成電路技術，特別是涉及到集成電路緩衝器。
已有技術描述為了獲得高性能的新型集成電路，經常需要採用諸如輸入/輸出緩衝器這樣的高速緩衝器電路。輸入/輸出緩衝器的一般用途是用於總線與集成電路的接口。連接到總線上的輸入/輸出緩衝器往往需要驅動外部的負載，而這種負載比其他集成電路驅動器的內部負載要大得多。
隨著集成電路技術的持續發展，集成電路的工作頻率也相應地提高了。電路設計人員所面臨的一個主要難題是如何設計出能夠符合新型CPU核心速度的速度性能的總線。持續提高總線速度使其符合CPU核心速度之所以有困難是因為連接到總線上的輸入/輸出緩衝器需要時常在各種不同的操作狀態下工作。例如，緩衝器的性能會隨著過程，電壓和溫度的改變而發生明顯的變化。隨著這些條件的變化，連接到總線上的輸入/輸出緩衝器的噪聲和響應特性會受到影響。為了穩定地工作，集成電路設計人員往往需要限制諸如輸入/輸出緩衝器這樣的緩衝器電路的工作速度，使其適應可能的條件變化。
採用阻抗補償的輸入/輸出緩衝器是集成電路設計人員所使用的用來適應條件變化的一種現有技術解決方案。阻抗補償的輸入/輸出緩衝器所提供的機制可以在很寬的工作條件下維持輸入/輸出緩衝器的最佳性能。阻抗補償可以改變輸入/輸出緩衝器的輸出阻抗，使其符合連接到輸入/輸出緩衝器的線路上的線路阻抗。這樣就能相應地調節集成電路緩衝器的輸出阻抗，從而隨著過程、電壓和溫度條件的改變而降低噪聲並且提高電路的性能。
緩衝器電路的拖時率是受到過程、電壓和溫度等條件變化影響的另一個主要特性。隨著外部端接的總線在集成電路系統中越來越廣泛的應用，緩衝器的拖時率特性在高速的應用中變成了更加重要的因素。實際上，過程、電壓和溫度的變化可能會造成拖時率的相應的變化以及緩衝器阻抗的變化。
顯而易見，緩衝器電路的阻抗和拖時率與集成電路的各種用途是有關的，因而並不僅限於輸入/輸出緩衝器。例如，出現在集成電路電源設備中的電源迴響或是同步切換噪聲也可能造成緩衝器電路的拖時率變化，因而也是一種變化的條件。
這樣就需要有一種方法和裝置能夠用來調節緩衝器電路的拖時率和阻抗，以便對集成電路中諸如過程、電壓和溫度等調節的變化進行補償。這種方法和裝置應該便於在集成電路中實現、佔用的面積最小，並且在各種操作調節下發揮集成電路的最佳性能。
發明概述本發明提出了用來補償一種補償式緩衝器電路的阻抗和拖時率的方法和裝置。在一個實施例中，補償式緩衝器電路包括一個前置驅動電路，它包括一個拖時率補償電路。用前置驅動電路接收一個數據信號，並且用拖時率補償電路接收一個拖時率控制信號，從而控制拖時率補償電路的一個可變電阻。上述的補償式緩衝器電路還包括一個驅動電路，在其中包括一個阻抗補償電路。將驅動電路連接到前置驅動電路，用來接收數據信號，並且用阻抗補償電路接收一個阻抗控制信號。將驅動電路連接到一個輸出節點上輸出數據信號。從以下的詳細說明，附圖和權利要求書中可以更加清楚地了解到本發明的其他特徵和優點。
附圖簡述本發明是利用非限制性的實施例和附圖來解釋的。


圖1是按照本發明技術方案的一種拖時率和阻抗補償式輸入/輸出緩衝器的框圖。
圖2表示按照本發明技術方案的阻抗補償電路的一個實施例的簡化示意圖。
圖3是按照本發明技術方案的拖時率補償電路一個實施例的簡化框圖。
圖4是按照本發明技術方案的拖時率和阻抗補償式緩衝器的一個實施例的示意圖。
圖5是按照本發明技術方案的拖時率和阻抗補償式緩衝器的另一個實施例的示意圖。
詳細描述本發明提出了用來調節緩衝器電路拖時率和阻抗的一種方法和裝置，用來補償隨著諸如過程、電壓和溫度等條件而出現的變化。在以下的說明中，為了能夠更加透徹地理解本發明而提供了大量的細節。然而，顯而易見，本領域的技術人員並不一定要採用這些具體的細節來實現本發明。在其他的例子中，為了避免對本發明造成混淆，沒有描述那些公知材料或方法的細節。
如上所述，阻抗匹配和拖時率控制是高速和高性能緩衝器的重要特徵。由於諸如過程、電壓和溫度等條件的變化，緩衝器的阻抗和拖時率會發生明顯的變化，從而影響到沒有補償的緩衝器的速度和性能。本發明提供了一種組合的拖時率和阻抗補償的緩衝器，它可以接收拖時率和阻抗控制信號，對拖時率和阻抗進行調節，使其符合需要的拖時率和連接到緩衝器上的外部總線/線路的阻抗，它可以裝在同一個晶片上，或者是放在晶片外面，例如採用不同的封裝、電路板等等。
圖1是按照本發明技術方案的一種補償式緩衝電路101的框圖。如圖1所示，緩衝器電路101包括接收數據信號117的前置驅動電路103。驅動電路105接收來自前置驅動電路103的數據然後在插頭119處輸出該數據。
包括在前置驅動電路103中的是拖時率補償電路107如圖1所示，用拖時率補償電路107接收拖時率控制信號111，用來控制插頭119上的數據輸出拖時率。同樣如圖1所示，驅動電路105包括阻抗補償電路109。用阻抗補償電路109接收阻抗控制信號113，用來控制插頭119上的數據輸出阻抗。
在本發明的一個實施例中，在連接到總線(未示出)上的一個輸入/輸出緩衝器的輸出部分採用了補償式緩衝電路101。如圖1所示，用一個補償單元115產生拖時率控制信號111和阻抗控制信號113。補償單元115採用公知的技術來產生用於補償過程、電壓和溫度變化的拖時率控制信號111和阻抗控制信號113，從而相應地調節緩衝器101的拖時率和阻抗。在另一個實施例中，拖時率控制信號111和阻抗控制信號113各自包括由補償單元115按照公知技術產生的多個數位訊號。在又一個實施例中，阻抗補償電路109被用來通過前置驅動電路103接收阻抗控制信號113。
圖2是阻抗補償電路209一個實施例的簡化示意圖，按照本發明的技術方案，它可以用來代替圖1的阻抗補償電路109。如圖2所示，阻抗補償電路209包括並聯連接在插頭219和地之間的多個n-溝道電晶體223A-C。同樣阻抗補償電路209還包括並聯連接在插頭219和Vcc之間的多個p-溝道電晶體221A-C。p-溝道電晶體221A-C接收的阻抗控制信號是P-IMP信號213A-C，，用P-IMP0到P-IMPN表示。同樣，n-溝道電晶體223A-C接收的阻抗控制信號是N-IMP信號213D-F，，用N-IMP0到N-IMPN表示。p-溝道電晶體221A-C和n-溝道電晶體223A-C按照阻抗控制信號223A-F的設定用公知的技術接收數據217。在一個實施例中，邏輯與門225A-F被連接到相應的p-溝道電晶體221A-C或是n-溝道電晶體223A-C用來確定是否在對應p-溝道電晶體221A-C或是n-溝道電晶體223A-C的柵極上接收到數據217。
在工作中，如果需要降低從插頭219到地的阻抗，就可以用阻抗控制信號213D-F導通更多的n-溝道電晶體223A-C。與此相反，如果需要增大從插頭219到地的阻抗，就可以用阻抗控制信號213D-F關斷更多的n-溝道電晶體223A-C。同樣，如果需要降低從插頭219到Vcc的阻抗，就可以用阻抗控制信號213A-C導通更多的p-溝道電晶體221A-C。與此相反，如果需要增大從插頭219到Vcc的阻抗，就可以用阻抗控制信號213A-C關斷更多的p-溝道電晶體221A-C。按照阻抗控制信號213A-F的設定就可以相應地調節阻抗補償電路209的輸出阻抗。這樣就能調節驅動電路105的輸出阻抗，使其符合連接到插頭219上的總線的線路阻抗。
顯而易見，具有本發明的補償電路209的驅動電路105構成了一個通過插頭219連接到總線上的源端驅動器或是稱作推-挽驅動器。按照本發明的描述，具有阻抗補償電路209的驅動器105的特徵在於驅動器105的源阻抗特性能夠與連接到插頭219上的總線的線路阻抗相匹配。
在一個實施例中，p-溝道電晶體221A-C和n-溝道電晶體223A-C的電阻不是相等的。具體地說，p-溝道電晶體221A-C的電阻和n-溝道電晶體223A-C的電阻可以用二進位加權方式加權到不同的加權值，以便用公知的技術為插頭219到Vcc或是到地的阻抗提供更寬的控制範圍。
在另一個實施例中，可以讓一或多個p-溝道電晶體221A-C和n-溝道電晶體223A-C永遠是導通的。本實施例為插頭219和Vcc以及地之間可能出現的電阻範圍提供了更高的解析度。在採用阻抗補償電路209時，如果用公知的技術來保證對應的P-IMP或是N-IMP信號一直保持有效，就可以使一或多個p-溝道電晶體221A-C和n-溝道電晶體223A-C持續導通。
圖3是按照本發明技術方案可以包括在前置驅動電路103中的一個拖時率補償電路307一個實施例的簡化示意圖。如圖3所示，拖時率補償電路307被表示在虛線305的左邊。用拖時率補償電路307驅動一個負載，它包括一個用有效負載電容CLOAD327表示的驅動電路105(未示出)。顯而易見，CLOAD327的作用是在諸如過程、電壓和溫度條件的變化下維持相對穩定，因為電容相對於過程、電壓和溫度的變化比較小。
在本發明的一個實施例中，拖時率補償電路包括一個反相器，它包括連接在軌335和337之間的p-溝道電晶體333和n-溝道電晶體334。在圖示的實施例中，軌335是虛擬的Vcc，而軌337是虛擬的地。p-溝道電晶體333和n-溝道電晶體334的柵極被連接成用來接收數據317，並且輸出一個驅動CLOAD327的信號。
如圖3所示，拖時率補償電路307包括多個並聯連接在Vcc和軌335之間的p-溝道電晶體329A-C。用P-SKEW0到P-SLEWM信號311A-C表示的拖時率控制信號P-SLEW被連接到每個p-溝道電晶體329A-C的柵極。顯而易見，p-溝道電晶體329A-C可以按照P-SLEWM信號311A-C在軌335和Vcc之間形成可變的電阻。
拖時率補償電路307還包括多個並聯連接在軌337和地之間的n-溝道電晶體331A-C。圖中用N-SKEW0到N-SLEWM信號311D-F表示的拖時率控制信號N-SLEW被連接到每個n-溝道電晶體331A-C的柵極。顯而易見，n-溝道電晶體331A-C可以按照N-SLEWM信號311D-F在軌337和地之間形成可變的電阻。
在本發明的一個實施例中，拖時率控制信號P-SLEW和N-SLEW各自包括多個數位訊號，每個數位訊號控制一個對應的p-溝道或是n-溝道電晶體的柵極。在操作中，如果需要降低從軌335到Vcc的電阻，就可以用P-SLEW信號311A-C導通更多的p-溝道電晶體329A-C。如果需要增大從軌335到Vcc的電阻，就可以用P-SLEW信號311A-C關斷更多的p-溝道電晶體329A-C。同樣，如果需要降低來自軌337的電阻，就可以用N-SLEW信號311D-F導通更多的n-溝道電晶體331A-C。如果需要增大來自軌337的電阻，則可以用N-SLEW信號311D-F關斷更多的n-溝道電晶體331A-C。
隨著被導通或是關斷的p-溝道電晶體329A-C和n-溝道電晶體331A-C數量的變化，從CLOAD327到電源和/或地的電阻會相應地改變。這樣就能調節電阻-電容(RC)時間常數，從而確定反相器333輸出信號的上升和下降時間。因而也就可以相應地調節此處所述的緩衝器的拖時率，用來補償諸如過程、電壓和溫度等條件的變化。
在一個實施例中，p-溝道電晶體333的有關電阻比p-溝道電晶體329A-C的電阻要小。同樣，n-溝道電晶體334的有關電阻比n-溝道電晶體331A-C的電阻要小。因此，與從CLOAD327分別通過p-溝道電晶體329A-C和n-溝道電晶體331A-C到Vcc或是地的總的組合電阻相比，諸如過程、電壓和溫度等條件的變化在p-溝道電晶體333或n-溝道電晶體334中所引起的變化是比較微不足道的。另外，也可以用本發明的方案來補償電阻本身的這種變化。
圖4是按照本發明技術方案的一種拖時率和阻抗補償式緩衝器401的一個實施例的示意圖。在一個實施例中，緩衝器401被用作連接到外部端接總線(未示出)上的一個輸入/輸出緩衝器的輸出部分。如圖4所述，緩衝器401包括前置驅動電路403和驅動電路405。在圖示的實施例中，前置驅動電路403包括多個連接在軌435和437之間的反相器433A-C。與圖3所示的實施例相似，軌435是虛擬的電源，而軌437是虛擬的地。顯然可以看出，軌435和437是由多個反相器433A-C共用的。由於軌435和437是由反相器433A-C共用的，減少了緩衝器401中需要的器件總數，這樣就能縮小佔用的面積和緩衝器401所需要的功率。
緩衝器401中的拖時率補償電路是用並聯連接在軌435和Vcc之間的多個p-溝道電晶體429A-C和並聯連接在軌437和地之間的多個n-溝道電晶體431構成的。用P-SLEW0M411來控制多個p-溝道電晶體429A-C，並且用N-SLEW0M411來控制多個n-溝道電晶體431A-C。
在圖4的實施例中，輸入/緩衝器401接收一個用OEN 443表示的輸出有效信號。用OEN 443指示數據417有效的時刻。在OEN 443有效時對數據417採樣，在OEN 443無效時忽略數據417。在圖4所示的實施例中，有多個反相器433A-C分別接收數據417和OEN 443。
另外，如圖4所示，對應的多個反相器433A-C還需要各自接收一個對應的N-IMP0N439信號。多個反相器433A-C的p-溝道電晶體採用公知的技術通過邏輯445-C各自接收數據417，OEN 443和對應的N-IMP0N439信號，僅有在OEN 443和對應的N-IMP0N439信號都有效時才接收數據417。同樣，多個反相器433A-C的n-溝道電晶體採用公知的技術通過邏輯447A-C僅有在OEN 443和對應的N-IMP0N439信號都有效時才接收數據417。
如圖4所示，多個反相器433A-C各自具有一個輸出端連接到驅動電路405的阻抗補償電路中對應的多個n-溝道電晶體423A-C之一。正如上文中參照圖2所述的情況，驅動電路405的阻抗補償電路包括並聯連接在插頭419和地之間的多個n-溝道電晶體423A-C。阻抗補償電路還包括並聯連接在插頭419和Vcc之間的多個p-溝道電晶體421A-C。
如圖4所示，多個p-溝道電晶體421A-C各自被連接成按照公知的技術通過邏輯449A-C來接收數據417，OEN 443和對應的一個P-IMP0N413信號。在OEN 443和對應的一個P-IMP0N413信號都有效時，多個p-溝道電晶體421A-C就各自接收數據417。
在本發明的另一個實施例中可以注意到用來控制p-溝道電晶體429A-C的同樣的補償控制信號也可以用來控制p-溝道電晶體421A-C，而用來控制n-溝道電晶體431A-C的補償控制信號也可以用來控制n-溝道電晶體423A-C。在又一個實施例中，用來控制p-溝道電晶體429A-C的相同的補償控制信號也可以用來控制n-溝道電晶體431A-C，而用來控制p-溝道電晶體421A-C的補償控制信號也可以用來控制n-溝道電晶體423A-C。如果按照上述方式用相同的補償控制信號來控制各種電晶體，就可以節省電路的面積和功率。
值得注意的是，圖4中所示一個實施例的緩衝器401可以用來連接連接著插頭419的外部端接總線。實際上，按照公知的現有技術，一條外部端接總線往往包括一個拉起到VTERM或是VDD(未示出)的端接電阻，這樣就可以減少對需要連接到多個p-溝道電晶體421A-C的拖時率補償信號的需求。也就是說，通過控制信號經由多個n-溝道電晶體423A-C下拉到地的上升和下降時間，就可以按照本發明的方式實現拖時率控制。另外，本發明的阻抗控制方式是通過多個n-溝道電晶體423A-C和多個p-溝道電晶體421A-C來實現的。
圖5是拖時率和阻抗補償式緩衝器501的另一實施例的示意圖。在一個實施例中，緩衝器501被用於連接到並不是外部端接的一條總線(未示出)上的輸入/輸出緩衝器的輸出部分。緩衝器501包括前置驅動電路503和驅動電路505。與參照圖4描述的緩衝器401類似，緩衝器501的前置驅動電路503包括多個反相器533A-C，它們各自被連接到多個n-溝道電晶體523A-C當中對應的一個。n-溝道電晶體523A-C被並聯地連接在插頭519和地之間。與圖4的緩衝器401不同，圖5的前置驅動電路503包括另外的多個反相器533D-F，將它們各自的一個輸出端連接到對應的多個p-溝道電晶體521A-C之一的柵極上。p-溝道電晶體521A-C被並聯地連接在Vcc和插頭519之間。
另外，如圖5所示，多個反相器533A-C被連接在軌535和地之間。多個反相器533D-F被連接在Vcc和軌537之間。軌535被用來作為虛擬的Vcc，而軌537被用作虛擬的地。多個並聯連接的p-溝道電晶體529A-C可以被用來改變軌535和Vcc之間的電阻，而多個並聯連接的n-溝道電晶體531A-C可以被用來改變軌537和地之間的電阻。如圖5所示，用P-SLEW0M511來控制多個p-溝道電晶體529A-C，同時用N-SLEW0M541來控制多個n-溝道電晶體531A-C。
同樣如圖5中所示，有多個反相器533D-F被用來按照公知的技術通過邏輯545D-F和547D-F接收數據517，用OEN 543表示的輸出有效信號，以及一個對應的P-IMP0N信號513。因此，僅有在OEN 543和對應的一個P-IMP0N信號513同時有效時，反相器533D-F的p-溝道電晶體才會通過邏輯545D-F接收數據517。同樣，僅有在OEN 543和對應的一個P-IMP0N信號513同時有效時，反相器533D-F的n-溝道電晶體才會通過邏輯547D-F接收數據517。
因此，按照本發明的緩衝器501，在插頭519上產生的輸出信號從低邏輯電平上升到高邏輯電平的拖時率是通過控制被導通的並聯連接的n-溝道電晶體531A-C的數量來控制的。與此相反，輸出信號從高邏輯電平下降到低邏輯電平的拖時率是通過控制被導通的並聯連接的p-溝道電晶體529A-C的數量來控制的。緩衝器501中從插頭519到Vcc的輸出阻抗是通過控制被導通的並聯連接的p-溝道電晶體521A-C的數量來控制的，而緩衝器501中從插頭519到地的輸出阻抗是通過控制被導通的並聯連接的n-溝道電晶體523A-C的數量來控制的。在一個實施例中，p-溝道電晶體521A-C和n-溝道電晶體523A-C是二進位加權的。在另一個實施例中，p-溝道電晶體521A-C和n-溝道電晶體523A-C的權重是相等的。
圖4和5所示的實施例都採用了軌435，437，535和537，它們分別都是由前置驅動電路403和503中的多個反相器共用的。如上所述，前置驅動電路403和503分別被用來驅動在對應的驅動電路405和505中接到電源或是地的那些並聯連接的電晶體的柵極。通過共用上述的軌，可以注意到本發明的緩衝器中使用的器件數量被減少了。從另一個實施例中可以看出，為了改善線性度，可以為每一個反相器433A-C或是533A-F設置重疊的軌435，437，535和537。由此付出的代價則是要增大電路的面積和功率。
在上文中描述了一種在集成電路中用來調節緩衝器拖時率和阻抗的方法和裝置，可用於補償諸如過程、電壓和溫度等條件的變化。採用本發明的補償電路，諸如輸入/輸出緩衝器這樣的集成電路緩衝器所具有的輸出阻抗可以在很寬的範圍內與連接到輸入/輸出緩衝器上的線路的線路阻抗相匹配，它可以裝在同一個晶片上，或者是放在晶片外面。另外，本發明的緩衝器能夠在一定的條件範圍內調節緩衝器的拖時率。除此之外，本發明的緩衝器採用的器件數量比較少，這樣就能減少本發明的輸入/輸出緩衝器所需要的電路面積和消耗的功率。
在上文的詳細說明中是參照具體的解釋性實施例來描述本發明的方法和裝置的。然而，在不脫離本發明實質和範圍的條件下顯然還可以進行各種各樣的修改和變更。因此，說明書和附圖的作用僅僅是為了說明而不是限制。
權利要求
1.一種補償式緩衝器電路，其特徵是包括包括拖時率補償電路的一個前置驅動電路，用前置驅動電路接收一個數據信號，用拖時率補償電路接收一個拖時率控制信號，用來控制拖時率補償電路的可變電阻；以及包括阻抗補償電路的一個驅動電路，將驅動電路連接到前置驅動電路上接收數據信號，用阻抗補償電路接收一個阻抗控制信號，在驅動電路的輸出節點上輸出數據信號。
2.按照權利要求1的補償式緩衝器電路，其特徵是補償式緩衝器電路的輸出阻抗按照阻抗控制信號而變化。
3.按照權利要求1的補償式緩衝器電路，其特徵是驅動電路發送數據信號時的拖時率按照拖時率控制信號而變化。
4.按照權利要求1的補償式緩衝器電路，其特徵是進一步包括一個補償單元，該補償單元被用來產生拖時率控制信號和阻抗控制信號。
5.按照權利要求1的補償式緩衝器電路，其特徵是阻抗補償電路包括並聯連接在輸出節點和第一電位之間的第一組電晶體，這第一組電晶體按照阻抗控制信號來改變補償式緩衝器電路在輸出節點和第一電位之間的輸出阻抗；以及並聯連接在輸出節點和第二電位之間的第二組電晶體，這第二組電晶體按照阻抗控制信號來改變補償式緩衝器電路在輸出節點和第二電位之間的輸出阻抗。
6.按照權利要求5的補償式緩衝器電路，其特徵是前置驅動電路包括連接在第一和第二軌之間的第三組反相器電路，第三組反相器電路被用來各自接收數據信號，第三組反相器電路各自產生的輸出被連接到對應的一個第一組電晶體的柵極上。
7.按照權利要求6的補償式緩衝器電路，其特徵是拖時率補償電路包括並聯連接在第一軌和第一電位之間的第四組電晶體；以及並聯連接在第二軌和第二電位之間的第五組電晶體；其中的第四和第五組電晶體被連接到拖時率控制信號，讓第四和第五組電晶體按照拖時率控制信號來改變驅動電路發送數據信號時的拖時率。
8.按照權利要求5的補償式緩衝器電路，其特徵是前置驅動電路包括連接在第二軌和第一電位之間的第三組反相器電路，第三組反相器電路被用來各自接收數據信號，第三組反相器電路各自產生的輸出被連接到對應的一個第一組電晶體的柵極上；以及連接在第一軌和第二電位之間的第六組反相器電路，第六組反相器電路被用來各自接收數據信號，第六組反相器電路各自產生的輸出被連接到對應的一個第二組電晶體的柵極上。
9.按照權利要求8的補償式緩衝器電路，其特徵是拖時率補償電路包括並聯連接在第一軌和第一電位之間的第四組電晶體；以及並聯連接在第二軌和第二電位之間的第五組電晶體；其中的第四和第五組電晶體被連接到拖時率控制信號，讓第四和第五組電晶體按照拖時率控制信號來改變驅動電路發送數據信號時的拖時率。
10.按照權利要求5的補償式緩衝器電路，其特徵是前置驅動電路包括第三組反相器電路，第三組反相器電路被用來各自接收數據信號，第三組反相器電路各自產生的輸出被連接到對應的一個第一組電晶體的柵極上。
11.按照權利要求1的補償式緩衝器電路，其特徵是拖時率和阻抗控制信號是由一個補償單元產生的。
12.按照權利要求1的補償式緩衝器電路，其特徵是補償式緩衝器電路進一步被用來接收一個輸出有效信號，驅動電路按照這一輸出有效信號而輸出數據信號。
13.按照權利要求1的補償式緩衝器電路，其特徵是補償式緩衝器電路是一個補償式輸入/輸出緩衝器。
14.一種用來緩衝在集成電路的輸入/輸出節點上產生的數據信號的方法，其特徵是包括以下步驟用一個前置驅動電路接收數據信號；改變前置驅動電路的可變電阻，從而改變前置驅動電路和連接到前置驅動電路輸出端的驅動電路之間的電阻-電容(RC)時間常數，用來控制數據信號的拖時率；用驅動電路從前置驅動電路上接收數據信號；改變驅動電路的輸出阻抗，讓驅動電路的輸出阻抗與連接到輸出節點上的線路的線路阻抗相匹配。
15.按照權利要求14的方法，其特徵是還包括產生拖時率控制信號的附加步驟，在其中改變RC時間常數的步驟是按照拖時率控制信號來執行的。
16.按照權利要求14的方法，其特徵是還包括產生阻抗控制信號的附加步驟，在其中改變輸出阻抗的步驟是按照阻抗控制信號來執行的。
17.一種輸入/輸出緩衝器電路包括用來接收和發送數據信號的前置驅動裝置；包括在前置驅動裝置中的拖時率補償裝置，用於按照一個控制拖時率補償裝置的可變電阻的拖時率補償信號來控制數據信號的拖時率；連接到前置驅動裝置上用來接收和發送數據信號的驅動裝置；以及包括在驅動裝置中的阻抗補償裝置，用來按照一個阻抗控制信號控制輸入/輸出緩衝器電路的輸出阻抗。
18.按照權利要求17的輸入/輸出緩衝器電路，其特徵是進一步包括連接到拖時率補償裝置上用來產生拖時率補償信號的裝置；以及連接到阻抗補償裝置上用來產生阻抗控制信號的裝置。
全文摘要
在集成電路中用來調節緩衝器拖時率的一種方法及其裝置。在一個實施例中,集成電路緩衝器包括一個前置驅動電路(403),它包括一個連接到驅動電路(405)的拖時率補償電路,驅動電路(405)又包括一個阻抗補償電路。拖時率補償電路包括並聯連接到電源的p－溝道電晶體(429a…429c)和並聯連接到地的n一溝道電晶體(431a…431c),用來為包括在前置驅動電路中的反相器電路(443a…443c)的虛擬軌(rail)提供可變電阻。採用拖時率控制信號(N－SLEW)對拖時率補償電路進行數字控制。阻抗補償電路包括從緩衝器的一個輸出節點(419)上並聯連接到電源的p－溝通電晶體(421a…421c)和並聯連接到地的n－溝道電晶體(423a…423c)。從前置驅動電路的各個軌到電源和地的電阻是用拖時率控制信號來控制的,以便調節由緩衝器驅動的數據信號的拖時率。這些軌是由驅動電路的反相器共用的,以便減少緩衝器使用的器件數量,從而減少電路佔用的面積和供緩衝器使用的功率。
文檔編號H03K17/16GK1250557SQ98803420
公開日2000年4月12日 申請日期1998年3月20日 優先權日1997年3月24日
發明者A·依克巴哈, B·克萊韋蘭德 申請人:英特爾公司