半導體裝置與形成半導體裝置的方法與流程

2023-05-30 14:17:26 2

本揭露有關於一種半導體裝置及其製造方法，特別是關於一種用於具有改良的漏極和源極鄰近度的半導體裝置的製造方法。

背景技術：

半導體集成電路(integratedcircuit；ic)工業已經歷指數增長。ic材料及設計的技術進步已產生數代ic，其中每一代都具有比上一代更小及更複雜的電路。在ic進化過程中，功能密度(亦即單位晶片面積中的互連裝置數目)已大致上增大，同時幾何形狀尺寸(亦即可藉由使用製程而產生的最小組件(或線路))已縮小。此種按比例縮小的製程大致上藉由提高生產效率及降低關連成本而提供益處。此種按比例縮小亦已增大處理及製造ic的複雜度。

在一些ic設計中，隨著技術節點縮小而實施的一個進展是利用金屬柵電極替代典型的多晶矽柵電極，以改良裝置的效能同時特徵尺寸縮小。形成金屬柵極堆疊的一個製程被稱作替換柵極或「後柵極」製程，在此製程中，「最後」製造最終柵極堆疊，此允許後續製程數目減少，包括在形成柵極的後執行的高溫處理。所實施的另一進展是應變源極及漏極，以獲得增強的載流子遷移率。然而，實施此種ic製造流程存在問題，尤其是針對縮小比例的ic特徵的進階製程節點，如n20、n16及以上。

技術實現要素：

本揭露有關一種形成半導體裝置的方法，包含接收一基板，基板具有多個柵極結構；在這些柵極結構的側壁上形成間隔物；評估這些柵極結構的一間距差異；根據這些間距差異決定一蝕刻配方；藉由使用蝕刻配方對與這些柵極結構相關連的源極/漏極區域執行一蝕刻製程，從而形成具有各自深度的源極/漏極凹槽；及藉由使用一半導體材料來執行一磊晶生長以在這些源極/漏極凹槽中形成源極/漏極特徵。

本揭露有關一種形成半導體裝置的方法。方法包含接收一基板，基板具有多個柵極結構；在這些柵極結構的側壁上形成間隔物；根據一間距準則將這些柵極結構分類，從而將這些柵極結構分組如下：這些柵極結構的一第一子集，其間距小於間距準則；以及這些柵極結構的一第二子集，其間距大於間距準則；根據這些柵極結構的第一子集的一第一平均間距及這些柵極結構的第二子集的一第二平均間距，分別決定一第一蝕刻配方及一第二蝕刻配方；藉由使用第一蝕刻配方對與這些柵極結構的第一子集相關連的第一源極/漏極區域執行一第一蝕刻製程，從而形成第一凹槽；以及藉由使用第二蝕刻配方對與這些柵極結構的第二子集相關連的第二源極/漏極區域執行一第二蝕刻製程，從而形成第二凹槽。

本揭露有關一種半導體裝置包括半導體基板、數個第一柵極堆疊及數個第二柵極堆疊、數個第一源極/漏極特徵以及數個第二源極/漏極特徵。半導體基板具有一第一區域及一第二區域。第一柵極堆疊位於第一區域中，第二柵極堆疊位於第二區域中。第一柵極堆疊具有一第一間距及第二柵極堆疊具有一第二間距，第二間距大於第一間距。這些第一源極/漏極特徵分別與第一柵極堆疊相關連，形成第一場效應電晶體。第二源極/漏極特徵分別與第二柵極堆疊相關連，形成第二場效應電晶體。第一源極/漏極特徵具有一第一底表面，第二源極/漏極特徵具有位於第一底表面上方的一第二底表面。

以下結合附圖和具體實施例對本發明進行詳細描述，但不作為對本發明的限定。

附圖說明

本揭示最佳在閱讀附圖時根據下文的詳細描述來進行理解。應強調，依據工業中的標準實務，多個特徵並未按比例繪製，及僅用於繪示說明目的。實際上，多個特徵的尺寸可任意增大或縮小，以便使論述明晰。

圖1a、圖1b及圖1c繪示後柵極製程中可能發生的一些問題；

圖2繪示根據本揭示的多個態樣形成半導體裝置的一方法的方框圖；

圖3及圖4繪示，依據一些實施例，一半導體結構在根據圖2中方法的一製造階段的透視圖；

圖5a、圖6a、圖7a、圖8a、圖9a、圖10及圖11繪示，依據一些實施例，此半導體結構根據圖2中方法在多個製造階段的橫剖面視圖；

圖5b、圖6b、圖7b、圖8b及圖9b繪示，依據一些實施例，此半導體結構根據圖2中方法在多個製造階段的橫剖面視圖；

圖12繪示根據本揭示的多個態樣形成半導體裝置的一方法的方框圖；以及

圖13及圖14繪示，依據一些實施例，此半導體結構根據圖12中方法在多個製造階段的橫剖面視圖。

其中，附圖標記

10基板

12虛設柵極結構

14間隔物

16摻雜矽特徵

18虛線圓形

22最終柵極堆疊

26柵極

28柵極間隔物

30源極及漏極特徵

32通道

200方法

202步驟

204操作步驟

206操作步驟

208操作步驟

210操作步驟

212操作步驟

214步驟

216操作步驟

218子操作步驟

220子操作步驟

222操作步驟

224操作步驟

300半導體結構

302基板

302a第一區域

302b第二區域

304a、304b鰭狀有效區域

306淺溝槽隔離特徵

308a柵極結構

308b柵極結構

310第一源極/漏極區域、第二源極/漏極區域

312通道區域

322柵極介電質層

324柵電極層

326硬質遮罩層

328離子布植

340間隔物

352a第一凹槽

352b第二凹槽

360a應變源極/漏極特徵

360b應變源極/漏極特徵

370間層介電層

372a第一開口

372b第二開口

374界面層

376介電質層

378功函數金屬層

380充填層

382a最終柵極堆疊

382b最終柵極堆疊

400方法

402操作步驟

404子操作步驟

406子操作步驟

408子操作步驟

410子操作步驟

412子操作步驟

414子操作步驟

502第一圖案化遮罩層

504第二圖案化遮罩層

a線

a'線

b線

b'線

b1底表面

b2底表面

p1第一平均間距

p2第二平均間距

具體實施方式

以下揭示內容提供眾多不同的實施例或實例以用於實施本案提供的標的物的不同特徵。下文中描述組件及排列的特定實例以簡化本揭示。此此組件及排列當然僅為實例，及不意欲進行限制。例如，在下文的描述中，第一特徵在第二特徵上方或之上的形成可包括其中第一特徵與第二特徵以直接接觸方式形成的實施例，及亦可包括其中在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵無法直接接觸的實施例。此外，本揭示在多個實例中可重複元件符號及/或字母。此重複用於實現簡化與明晰的目的，及其自身並不規定所論述的多個實施例及/或配置之間的關係。

此外，本案中可使用諸如「下方(beneath)」、「以下(below)」、「下部(lower)」、「上方(above)」、「上部(upper)」等等的空間相對術語在以便於描述，以描述一個元件或特徵與另一或更多個元件或特徵的關係，如圖式中所示。空間相對術語意欲包含在使用或操作中的裝置除圖式中繪示的定向以外的不同定向。設備可經定向(旋轉90度或其他定向)，及本案中使用的空間相對描述詞同樣可相應地進行解釋。

本揭示大致上關於用於半導體裝置製造的方法，及更特定而言，為關於藉由使用後柵極製程而形成場效電晶體(fieldeffecttransistors；fets)的方法。在典型後柵極製程中，虛設柵極結構作為實際柵極堆疊的佔位器而形成於基板上方。隨後，柵極間隔物形成於虛設柵極結構的側壁上。隨後，基板在虛設柵極結構及間隔物鄰近處經蝕刻，由此在基板中形成凹槽。隨後，摻雜矽特徵在凹槽中磊晶生長。隨後，移除虛設柵極結構，從而保留被間隔物圍繞的開口。最終，包括金屬層的實際柵極堆疊形成於開口中。隨著半導體製程技術發展至更小領域，如16納米及以上，已發現上述製程具有一些問題，此等問題在圖1a至圖1c中繪示。例如，如圖1a所示，形成於基板10上方的虛設柵極結構12可具有底腳問題，此結構的下部部分比其上部部分更寬。因此，環繞虛設柵極結構12的間隔物14的下部部分傾斜，而並未以理想方式直線向上。當基板10經蝕刻以用於使摻雜矽特徵16生長，間隔物14底部可能向下變薄乃至穿透，如圖1a中的虛線圓形18所指示。發生此情況時，最終柵極堆疊22中的金屬元件可能插入摻雜矽特徵16中，如圖1b所示，從而導致裝置故障。圖1c繪示製造諸如鰭狀fet(fin-likefet；finfet)的fet時應變源極/漏極特徵具有的另一問題。請參看圖1c，柵極26及柵極間隔物28形成於有效區域(例如鰭狀有效區域)上，及源極及漏極特徵30自(鰭狀)有效區域中的兩個凹槽中磊晶生長而出。源極/漏極特徵30環繞柵極26及柵極間隔物28，及源極/漏極特徵30的下部部分延伸至基板10，從而界定橫跨在源極/漏極特徵30的間位於柵極26下層的通道32。在源極/漏極特徵30的形成期間，控制源極/漏極特徵30與通道32及柵極26的鄰近度存在問題。當源極/漏極特徵30過於接近通道32時，可在通道32中形成洩漏路徑，及導致洩漏問題。當源極/漏極特徵30過於接近柵極26時，可損害柵極間隔物28及導致從源極/漏極特徵到柵極26的短路。本揭示提供用於製造半導體裝置的一方法及藉由此方法製造的半導體結構，此方法克服上述問題及增強由此形成的裝置的品質。

請參看圖2，圖中繪示根據本揭示的多個態樣形成半導體裝置的一方法200。方法200是一實例，及並非意欲限制本揭示不超出權利要求範圍內明確敘述的內容以外。在方法200之前、期間，及/或之後可提供額外的操作，及所述一些操作可在此方法的額外實施例中被替換、消除，及/或代替。方法200在下文中結合圖3至圖11而描述，此等圖式是根據本揭示的多個態樣的半導體結構300的側視圖及橫剖面視圖。

如圖中將繪示，半導體結構300繪示基板的兩個區域中的兩個finfet。提供此圖示以用於簡化及易於理解，及並非一定將實施例限制為任何類型的裝置、任何數目的裝置、任何數目的區域，或任何配置的區域結構。例如，本揭露概念可應用於製造平面fet裝置。此外，半導體結構300可為在ic或ic的部分的處理期間製造的中間裝置，此裝置可包括靜態隨機存取記憶體(staticrandomaccessmemory；sram)及/或其他邏輯電路、諸如電阻器、電容器及電感器的被動組件，及諸如p型fet(p-typefet；pfet)、n型fet(n-typefet；pfet)、finfet、金氧半導體場效電晶體(metal-oxidesemiconductorfieldeffecttransistor；mosfet)、互補金氧半導體(complementarymetal-oxidesemiconductor；cmos)電晶體、雙極電晶體、高壓電晶體、高頻電晶體、其他記憶體單元，及上述各者的組合。

方法200從步驟202開始，即接收半導體結構300，此結構包括基板302，柵極結構形成於此基板上。請參看圖3，基板302是本實施例中的矽基板。或者，基板302可包括另一元素半導體，如鍺；包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦，及/或銻化銦的化合物半導體；包括sige、gaasp、alinas、algaas、gainas、gainp及/或gainasp的合金半導體；或上述各者的組合。在又一替代性實施例中，基板302是絕緣體上半導體(semiconductoroninsulator；soi)，如具有埋置式介電質層的半導體基板。

在本實施例中，基板302包括第一區域302a及第二區域302b。第一區域302a包括適合於形成fet的兩個鰭狀有效區域(或鰭)304a。第二區域302b包括適合於形成pfet裝置的兩個鰭狀有效區域(或鰭)304b。鰭狀有效區域(或鰭)304a/304b可藉由使用適合的程序製造而成，此程序包括微影術及蝕刻製程。在一些實施例中，鰭狀有效區域(或鰭)藉由一程序而形成，此程序包括形成淺溝槽隔離(shallowtrenchisolation；sti)特徵306；以及磊晶生長半導體材料以形成鰭狀有效區域(或鰭)。在一些實施例中，鰭狀有效區域(或鰭)藉由一程序而形成，此程序包括形成淺溝槽隔離(shallowtrenchisolation；sti)特徵306；以及使sti特徵306形成凹槽以形成鰭狀有效區域(或鰭)。在一些實例中，sti特徵的形成包括用以形成圖案化抗蝕劑層的微影術製程；蝕刻下層硬質遮罩以貫穿圖案化抗蝕劑層的開口；蝕刻基板以貫穿遮罩開口以在基板內形成溝槽；利用一或更多種介電材料充填溝槽；以及執行化學機械研磨(chemicalmechanicalpolishing；cmp)製程以形成sti特徵。微影術製程可包括在基板302上方形成光阻劑(抗蝕劑)層；曝露抗蝕劑層至一圖案，執行曝露後烘焙；以及使抗蝕劑層顯影以形成圖案化抗蝕劑層。在多個實例中，蝕刻製程可包括乾式蝕刻、溼式蝕刻、反應性離子蝕刻(reactiveionetching；rie)，及/或其他適合的製程。或者，鰭狀有效區域(或鰭)304a/304b可藉由兩次圖案化微影術(doublepatterninglithography；dpl)製程而形成。用以在基板302上形成鰭狀有效區域(或鰭)304a/304b的方法的許多其他實施例可為適合的。

鰭狀有效區域(或鰭)304a及304b藉由sti特徵306而隔開。sti特徵(或隔離結構)306可包括氧化矽、氮化矽、氮氧化矽、摻雜氟矽玻璃(fluoridedopedsilicateglass；fsg)、低介電常數介電材料、氣隙，及/或其他適合的絕緣材料。或者，sti特徵(或隔離結構)可包括其他隔離特徵及藉由其他適合的方法而形成。諸如場氧化物及/或其他適合結構的其他隔離結構亦有可能。sti特徵(或隔離結構)306可包括多層結構，例如具有一或更多個熱氧化襯墊層。

又請參看圖3，半導體結構300進一步在基板302上方包括多個第一柵極結構308a及多個第二柵極結構308b。特定而言，第一柵極結構308a處於第一區域302a中，與鰭狀有效區域(或鰭)304a接合；以及第二柵極結構308b處於第二區域302b中，與鰭狀有效區域(或鰭)304b接合。柵極結構308a/308b中每一者可包括柵極介電質層、柵電極層，及/或一或更多個額外層。在一實施例中，柵極結構308a/308b包括多晶矽。在本實施例中，柵極結構308a/308b是消耗性柵極結構，亦即，最終柵極堆疊的佔位器。第一柵極結構308a與第一場效電晶體相關連，及第二柵極結構308b與第二場效電晶體相關連。

與第二柵極結構308b相比較，第一柵極結構308a具有不同尺寸。例如，如若發生任何差異或分布(統稱為第一平均間距p1)，則第一柵極結構308a具有第一間距或第一平均間距，及第二柵極結構308b具有第二間距或第二平均間距(統稱為第二平均間距p2)。第一平均間距不同於第二平均間距。間距被定義為從一個柵極結構的位置到相鄰柵極結構的同一位置之間的距離。

半導體結構300的集成電路包括核心裝置及邏輯裝置。在一些實施例中，核心裝置可包括記憶體單元，如靜態隨機存取記憶體(staticrandomaccessmemory；sram)裝置，及邏輯裝置可包括輸入/輸出(input/output；i/o)裝置。核心裝置及邏輯裝置經設計以具有不同尺寸，特定而言，不同間距。在本實施例中，與第一柵極結構308a關連的第一場效電晶體包括核心裝置，及與第二柵極結構308b關連的第二場效電晶體包括邏輯裝置。在一些實例中，第一間距是90納米及第二間距是200納米。在一些實例中，第一間距小於100納米及第二間距大於100納米。

儘管圖3中繪示的半導體結構300包括多個第一柵極結構308a及多個第二柵極結構308b，但僅為更好地繪示說明起見，以下圖式繪示僅一個第一柵極結構308a及僅一個第二柵極結構308b。例如，圖4繪示半導體結構300但繪示第一柵極結構308a中的僅一者及第二柵極結構308b中的一者。

圖5a是結構300沿圖4的「a-a」線截取的橫剖面視圖。圖5b是結構300沿圖4的「b-b」線截取的橫剖面視圖，此圖在同一繪圖中繪示第一及第二區域302a/302b。請參看圖5a，在本實施例中，柵極結構308a/308b與各個鰭狀有效區域(或鰭)304a/304b接合，及有效地將每一鰭狀有效區域(或鰭)劃分至三個區域中，亦即鄰近於柵極結構308a/308b的源極/漏極區域310，及柵極結構308a/308b以下的通道區域312。為簡化起見，使用同一元件符號以標識區域302a及302b中的類似特徵。然而，在多個實施例中，區域302a及302b中的特徵，如柵極結構308a及308b及鰭狀有效區域(或鰭)304a及304b，可具有相同或不同材料、組成、結構，及/或其他態樣。

又請參看圖5a，在本實施例中，柵極結構308a/308b中的每一者包括柵極介電質層322、柵電極層324，及硬質遮罩層326。在本實施例中，柵極介電質層322及柵電極層324亦分別被稱作虛設柵極介電質層322及虛設柵電極層324，因為此等層將被替換為最終的柵極堆疊。柵極介電質層322可包括諸如氧化矽的介電材料，及可藉由化學氧化、熱氧化、原子層沉積(atomiclayerdeposition；ald)、化學氣相沉積(chemicalvapordeposition；cvd)，及/或其他適合的方法而形成。柵電極層324可包括單層或多層結構。在一實施例中，柵電極層324包括多晶矽或非晶矽。柵電極層324可由適合的沉積製程形成，如低壓化學氣相沉積(low-pressurechemicalvapordeposition；lpcvd)及等離子體增強cvd(plasma-enhancedcvd；pecvd)而形成。在一實施例中，柵極介電質層322及柵電極層324首先在基板302上方沉積為毯覆層。隨後，毯覆層藉由包括光微影製程及蝕刻製程的製程經圖案化，從而移除毯覆層中的部分及在基板302上方保留剩餘部分作為介電質層322及柵電極層324。在某實施例中，硬質遮罩層326是氮化矽或氧化矽層。硬質遮罩層326可藉由沉積及蝕刻製程而形成，此等製程類似於形成柵極介電質層322及柵電極層324的彼等製程。在一些實例中，硬質遮罩326可包括兩個或兩個以上薄膜，如氧化矽薄膜及氮化矽薄膜。

請參看圖5b，第一及第二區域302a/302b中的每一者包括兩個鰭狀有效區域(或鰭)，分別為鰭狀有效區域(或鰭)304a及304b。

方法200(圖2)可前進至操作204以執行輕微摻雜源極/漏極(lightlydopedsource/drain；ldd)離子布植。ldd布植製程可將n型摻雜劑(如磷(p)或砷(as)用於nfet)或將p型摻雜劑(如硼(b)或銦(in)用於pfet)。在本實例中，第一區域302a及第二區域302b用於同型但不同尺寸的電晶體(都是nfet或pfet)。半導體結構300可包括nfet及pfet以用於核心裝置及邏輯裝置，即使圖式僅繪示一者。此僅為達到說明的目的，而非限制。請參看圖6a及圖6b，實施離子布植328以在基板302內形成輕微摻雜並與柵極堆疊(柵極介電質層及柵電極)自對準的漏極。遮罩層可用以覆蓋相對類型的區域。例如，當區域302a及302b是用於pfet的區域時，形成遮罩層以覆蓋用於nfet的區域。當區域302a及302b是用於nfet的區域時，形成遮罩層以覆蓋用於pfet的區域。在一些實施例中，遮罩層是圖案化光阻劑。在一些實施例中，遮罩層是利用一材料的圖案化硬質遮罩，此材料如氧化矽、氮化矽、氮氧化矽或上述各者的組合。在區域302a及302b中的ldd布植完成之後，移除遮罩層。當相對區域經受ldd布植時，形成類似的遮罩元件以覆蓋區域302a/302b。

方法200繼續進行至操作206以於基板302及柵極結構308a/308b上方形成間隔物340。請參看圖7a及圖7b，間隔物340形成在柵極結構308a/308b側壁上。間隔物340包括一介電材料，如氧化矽、氮化矽、氮氧化矽或上述各者的組合。間隔物340可包括多個薄膜，如氧化矽薄膜及氮化矽薄膜。在一實施例中，間隔物340具有自約2至約10納米的厚度範圍。間隔物340的形成可包括沉積及各向異性蝕刻。在一些實例中，沉積可包括cvd、ald，或其他適合的方法。在一些實例中，各向同性蝕刻可包括乾式蝕刻，如具有適合蝕刻劑的利用偏壓的等離子體蝕刻，此蝕刻劑如cf4、sf6、nf3、ch2f2或上述各者的組合。

方法200繼續進行至操作208，請參看圖8a及圖8b，此操作利用最佳化蝕刻負載效應對第一源極/漏極區域310及第二源極/漏極區域310執行蝕刻製程，從而分別在第一源極/漏極區域310中形成第一凹槽352a，及在第二源極/漏極區域310中形成第二凹槽352b。特定而言，由於最佳化蝕刻負載效應，第一凹槽352a不同於第二凹槽352b。第一凹槽352a在鄰近於柵極結構308a及間隔物340的第一源極/漏極區域310中形成。第一凹槽352a具有第一深度及第一底表面b1。第二凹槽352b形成於鄰近於柵極結構308b及間隔物340的第二源極/漏極區域310中。第二凹槽352b具有第二深度及第二底表面b2。第二底表面b2高於第一底表面b1。

因為核心裝置比邏輯裝置具有更小間距及更小操作電壓，因此應變源極及漏極特徵可形成於更接近柵極結構及通道之處。因此，蝕刻負載效應經設計，以在針對具有第一平均間距的第一柵極結構308a的關連第一區域302a具有比針對具有第二平均間距的第二柵極結構308b的關連第二區域302b更高的蝕刻速率。因此，與第二凹槽352b到對應的第二柵極結構308b相比，第一凹槽352a在側向上更接近於對應的第一柵極結構308a。因此，藉由一個蝕刻製程，形成具有各自深度及其他尺寸的第一及第二凹槽352a/352b。凹槽352a/352b可具有垂直側壁、錐形側壁，或其他輪廓。

依據一些實施例，用以利用最佳化蝕刻負載效應執行蝕刻製程的操作208可隨著以下程序而實施。請參看圖2，程序包括操作210以評估對基板上的柵極結構的間距差異。因為半導體結構300包括具有不同間距的柵極結構，因此首先評估間距差異。在一些實例中，可首先根據生產規範及/或設計經驗而選擇諸如100納米之間距準則。隨後，柵極結構被分類為兩組：第一組間距小於間距準則及第二組間距大於間距準則。在本實例中，第一組包括第一柵極結構308a及第二組包括第二柵極結構308b。隨後，決定每一組的平均間距。在本實例中，結果是第一柵極結構308a為第一平均間距及第二柵極結構308b為第二平均間距。間距比率r被決定為第二平均間距p2與第一平均間距p1之比，r＝p2/p1。間距比率r被用作本實施例中的間距差異。

程序進一步包括操作212以根據間距差異決定蝕刻配方。在一些實施例中，操作212可進一步包括子操作216以辨識蝕刻製程以具有蝕刻負載效應。例如，蝕刻製程可選為利用蝕刻劑進行的乾式(等離子體)蝕刻，此蝕刻劑包括含氟氣體、含氯氣體、氧氣、氫氣或上述各者的組合。蝕刻製程可進一步使用諸如氬或氦的載氣。在多個實例中，蝕刻劑包括cf4、sf6、nf3、ch2f2、cl2、ccl2f2或上述各者的組合。在一個實例中，蝕刻劑包括hbr/cl2/o2/he的組合。操作212亦包括子操作218以根據蝕刻負載效應針對蝕刻參數的靈敏度而辨識蝕刻製程的一或更多個蝕刻參數。在多個實例中，靈敏蝕刻參數包括等離子體功率、氣壓、等離子體偏壓、氣流速率，或上述各者的組合。操作212進一步包括子操作220以根據間距差異而決定蝕刻參數的值。一個(或更多個)靈敏蝕刻參數根據製造歷史資料及設計經驗而構成為間距差異的函數(如線性函數或多項式函數)。在一些實施例中，靈敏蝕刻參數是等離子體功率。在此情況下，當間距差異更大時，等離子體功率隨的增大。或者，氣壓經決定為靈敏蝕刻參數。在此情況下，當間距差異更大時，氣壓隨的最大。在一個實例中，等離子體功率及氣壓共同被決定為靈敏蝕刻參數，第一柵極結構308a具有第一平均間距90納米及第二柵極結構308b具有第二平均間距200納米，等離子體功率經決定處於600w與800w之間的範圍中，及氣壓經決定處於100mt與200mt之間的範圍中。因此，決定蝕刻配方。

隨後，操作208繼續進行至方框214以執行辨識出的使用具有根據間距差異而決定的蝕刻參數的蝕刻配方的蝕刻製程。在此等實施例中，蝕刻製程是等離子體蝕刻製程，如上所述。有時，在比第二凹槽352b更相對接近於對應間隔物340之處蝕刻第一凹槽352a。

隨後，方法200繼續進行至操作222以利用半導體材料在凹槽中磊晶生長，以在凹槽352a及352b中分別形成應變源極/漏極特徵360a及360b，如圖9a及圖9b所示。在一實施例中，磊晶生長製程是藉由使用矽基前驅物氣體的低壓化學氣相沉積(lowpressurechemicalvapordeposition；lpcvd)製程。此外，在本實例中，磊晶生長製程對所生長的源極/漏極特徵原位摻雜n型摻雜劑，如p、as，或此兩者的組合，以用於形成用於nfet的源極/漏極特徵，或原位摻雜p型摻雜劑，如b，以用於形成用於pfet的源極/漏極特徵。在一些實例中，對於pfet而言，磊晶生長的半導體材料是矽鍺、鍺或此兩者的組合。對於nfet而言，磊晶生長的半導體材料是矽碳、矽或此兩者的組合。因此，源極/漏極特徵360a及360b具有與凹槽類似的配置及尺寸。例如，第一源極/漏極特徵360a具有一底表面b1，此底表面低於第二源極/漏極特徵360b的底表面b2。源極/漏極特徵360a及360b緊密鄰近於通道區域312而生長，因此向通道區域312提供應變及增強其載流子遷移率。

方法200可包括其他操作。在一實施例中，方法200進一步包括操作224以將柵極結構308a及/或308b替換為高介電常數金屬柵極堆疊。請參看圖10，間層介電(inter-layerdielectric；ild)層370在第一區域302a及第二區域302b中藉由一程序而形成於基板302上方，此程序如沉積及cmp。在一實施例中，ild層370由可流動cvd(flowablecvd；fcvd)製程而形成。在一個實例中，fcvd製程包括在基板302上沉積可流動材料(如液體化合物)以充填柵極結構之間的間隙，及藉由適當技術將可流動材料轉換至固體材料，如退火。隨後，對ild層370執行cmp製程以曝露柵極結構308a/308b。隨後，柵極結構308a/308b藉由一或更多個選擇性蝕刻製程而移除，從而在第一區域302a中形成第一開口372a及在第二區域302b中形成第二開口372b。間隔物340在蝕刻製程期間殘留。彼等開口372a/372b至少部分地由對應間隔物340圍繞。

請參看圖11，一或更多個材料層沉積至開口372a/372b中以完成後柵極製程。在圖11中繪示的實例中，最終柵極堆疊382a及382b包括界面層374、介電質層376、功函數金屬層378及充填層380。界面層374可包括介電材料，如氧化矽，及可藉由化學氧化、熱氧化、ald、cvd，及/或其他適合的介電質而形成。介電質層376可包括高介電常數介電層，如氧化鉿(hfo2)、al2o3、鑭族氧化物、tio2、hfzro、ta2o3、hfsio4、zro2、zrsio2、上述各者的組合，或其他適合的材料。介電質層376可藉由ald及/或其他適合的方法而形成。在本實施例中，功函數金屬層378是用於nfet的n型功函數層(或用於pfet的p型功函數層)，及可藉由cvd、pvd，及/或其他適合製程而沉積。充填層380可包括鋁(al)、鎢(w)，或銅(cu)，及/或其他適合材料，及可藉由cvd、pvd、電鍍，及/或其他適合的製程而形成。可執行cmp製程以從柵極堆疊移除過量的材料及平面化半導體結構300的頂表面。可隨後執行更多製程，如觸點及通孔形成、互連處理，等等，以完成半導體結構300的製造。

請參看圖12，圖中繪示在其他一些實施例中，根據本揭示的多個態樣形成半導體裝置的一方法400。方法400是一實例，及並非意欲限制本揭示不超出權利要求範圍內明確敘述的內容。在方法400之前、期間，及/或之後可提供額外的操作，及所述一些操作可在此方法的額外實施例中被替換、消除，及/或代替。方法400在下文中結合圖13至圖14而描述，此等圖式是根據本揭示的多個態樣的半導體結構300的側視圖及橫剖面視圖。

方法400類似於方法200，但蝕刻製程是不同的。方法400包括操作402以執行蝕刻製程以在源極/漏極區域中形成凹槽。特定而言，蝕刻製程包括兩個蝕刻步驟以分別形成第一凹槽352a及第二凹槽352b。操作402亦包括形成圖案化遮罩層，以便藉由將對應遮罩層用作蝕刻遮罩而實施每一蝕刻步驟。

在一些實施例中，操作402包括評估柵極結構的間距差異，因為半導體結構300包括具有不同間距的柵極結構。在一些實例中，可首先根據生產規範及/或設計經驗而選擇諸如100納米的間距準則。操作402包括子操作404，此子操作將柵極結構分類為兩組：第一組，間距小於間距準則；以及第二組，間距大於間距準則。在本實例中，第一組包括第一柵極結構308a及第二組包括第二柵極結構308b。可決定每一組的平均間距。在本實例中，結果是第一柵極結構308a為第一平均間距及第二柵極結構308b為第二平均間距。

操作402可繼續進行至子操作406以決定針對第一區域302a的第一蝕刻配方及針對第二區域302b的第二蝕刻配方，此第一區域302a具有第一柵極結構308a，及此第二區域302b具有第二柵極結構308b。在子操作406中，根據各個平均間距決定一或更多個蝕刻參數，以達到藉由方法200所達到的凹槽的類似結構及尺寸。用於此目的的蝕刻參數可包括蝕刻歷時、蝕刻氣流速率、氣壓、等離子體功率、等離子體偏壓及上述各者的組合。例如，蝕刻歷時被選為蝕刻參數。蝕刻歷時具有針對第一蝕刻配方的第一值及針對第二蝕刻配方的一值，在此情況下，蝕刻歷時的第一值長於蝕刻歷時的第二值。當兩個平均間距差異更大時，因此測定的蝕刻歷時值具有一更大的差異。此類似於其他蝕刻參數。在本實例中，根據每一組柵極結構的平均間距而共同決定一個以上蝕刻參數。

隨後，操作402可繼續進行至子操作408以形成第一圖案化遮罩層502以覆蓋第二區域302b，如圖13中圖示。第一遮罩層的形成類似於上述用以形成遮罩層的程序。例如，第一遮罩層包括由微影術製程形成的圖案化抗蝕劑層。

操作402繼續進行至子操作410以藉由使用第一蝕刻配方執行第一蝕刻步驟，從而形成第一凹槽352a，如圖13中繪示。隨後，移除第一遮罩層502。

操作402繼續進行至子操作412以形成第二圖案化遮罩層504以覆蓋第一區域302a，如圖14中繪示。第二圖案化遮罩層504的形成類似於第一圖案化遮罩層502的形成。

操作402繼續進行至子操作414以藉由使用第二蝕刻配方執行第二蝕刻步驟，從而形成第二凹槽352b，如圖14中繪示。隨後，第二圖案化遮罩層504被移除，所得結構在圖8a及圖8b中繪示。

操作402可具有不同的序列。例如，子操作406及408可與子操作410及412切換，以便首先形成第二凹槽352b，隨後形成第一凹槽352a。在操作402完成之後，方法400製程繼續進行至操作222。

本揭示提供一半導體結構，及製造此半導體結構的一方法。藉由利用所揭示方法，如方法200或方法400，第一應變源極/漏極特徵360a以不同於第二應變源極/漏極特徵360b的方式形成。例如，具有更小(平均)間距的第一應變源極/漏極特徵360a的底表面低於具有更大(平均)間距的第二應變源極/漏極特徵360b的底表面。

本揭示的實施例提供優於現有技術的數項優勢，但應理解，其他實施例可提供不同的優勢，本案中並非必須論述全部優勢，且並無特定優勢為所有實施例所必需。多項優勢可存在於一些實施例中。藉由利用所揭示的半導體結構及方法，場效應電晶體根據各自的電路特性以各自的尺寸特製而成，具有改良的源極與漏極接近度及改良的裝置效能，而沒有裝置洩漏問題。藉由利用方法200，單個蝕刻製程將形成間距不同、具有各自的配置及尺寸的多個場效應電晶體，從而縮短製造周期時間，且降低製造成本。

儘管並非意欲限制，但本揭示的一或更多個實施例向半導體裝置及其形成提供眾多益處。例如，當移除虛設柵極結構時，將基板進一步凹陷形成為通道區域。作為另一實例，在finfet製造流程中，鰭側壁上的間隔物包括一個以上的薄膜及可使用不同材料以用於增強的耐蝕刻性。在又一實例中，應變源極/漏極特徵可磊晶生長，以與基板頂表面共面，或位於基板上方。

在一個示例性態樣中，本揭示涉及形成半導體結構的一方法。方法包括接收具有多個柵極結構的基板；在柵極結構側壁上形成間隔物；評估柵極結構的間距差異；根據間距差異決定蝕刻配方；藉由使用蝕刻配方對與柵極結構關連的源極/漏極區域執行蝕刻製程，從而形成具有各自深度的源極/漏極凹槽；以及藉由使用第一半導體材料來執行磊晶生長以在源極/漏極凹槽中成源極/漏極特徵。在一些實例中，上述所提及的決定蝕刻配方的步驟包括數個步驟如下。辨識蝕刻製程以具有蝕刻負載效應；根據蝕刻負載效應對蝕刻參數的靈敏度，辨識蝕刻製程的一蝕刻參數；及根據間距差異決定蝕刻參數的一值。在一些實例中，上述所提及的辨識蝕刻製程的步驟包括步驟如下。選擇利用一蝕刻劑的一等離子體蝕刻製程，蝕刻劑包括一含氟化學品、一含氯化學品及上述各者之一組合中的一者。在一些實例中，上述所提及的辨識蝕刻製程的一蝕刻參數包括選擇等離子體功率、氣壓、等離子體偏壓、蝕刻劑氣流速率、蝕刻溫度，及上述各者之一組合中的一者。在一些實例中，上述所提及的根據間距差異決定蝕刻參數的值的步驟包括隨著間距差異增大而增大等離子體功率及氣壓中的至少一者。在一些實例中，上述所提及的基板包括一第二半導體材料，第一半導體材料不同於第二半導體材料。在一些實例中，上述所提及的第二半導體材料是矽及第一半導體材料是矽鍺。在一些實例中，上述所提及的評估等柵極結構的間距差異的步驟包括步驟為決定一間距比率以作為間距差異，並且決定間距比率的步驟包括數個步驟如下。根據一間距準則將這些柵極結構分類，從而將這些柵極結構分組如下：柵極結構的一第一子集，其間距小於間距準則；及柵極結構的一第二子集，其間距大於間距準則；決定柵極結構的第一子集的一第一平均間距，及柵極結構的第二子集的一第二平均間距；及決定間距比率為第二平均間距對第一平均間距的一比率。在一些實例中，上述所提及的源極/漏極區域包括與第一柵極結構關連的第一源極/漏極區域，及與第二柵極結構關連的第二源極/漏極區域，蝕刻製程的蝕刻負載效應包括步驟如下。蝕刻製程對第一源極/漏極區域具有一第一蝕刻速率，及對第二源極/漏極區域具有一第二蝕刻速率，其中第一蝕刻速率大於第二蝕刻速率。在一些實例中，上述所提及的蝕刻製程包括一第一蝕刻及一第二蝕刻，且根據間距差異而決定蝕刻配方的步驟包括為第一蝕刻決定一第一子配方及為第二蝕刻決定一第二次配方；及對源極/漏極區域執行蝕刻製程的步驟包括：藉由使用第一子配方對第一源極/漏極區域應用第一蝕刻，及對藉由使用第二子配方對等第二源極/漏極區域應用第二蝕刻。

在一個示例性態樣中，本揭示涉及形成半導體結構的一方法。此方法包括接收具有多個柵極結構的基板；在柵極結構的側壁上形成間隔物；根據間距準則將柵極結構分類，從而使柵極結構分組如下：柵極結構的一第一子集，其間距小於間距準則；及柵極結構的一第二子集，其間距大於間距準則；分別根據柵極結構第一子集的第一平均間距及柵極結構第二子集的第二平均間距決定第一蝕刻配方及第二蝕刻配方；藉由使用第一蝕刻配方對與柵極結構第一子集關連的第一源極/漏極區域執行第一蝕刻製程，從而形成第一凹槽；以及藉由使用第二蝕刻配方對與柵極結構第二子集關連的第二源極/漏極區域執行第二蝕刻製程，從而形成第二凹槽。在一些實例中，上述所提及的執行第一蝕刻製程的步驟包括形成那些第一凹槽，第一凹槽具有一第一平均深度；執行第二蝕刻製程的步驟包括形成那些第二凹槽，第二凹槽具有一第二平均深度；以及第二平均深度小於第一平均深度。在一些實例中，上述所提及的形成半導體結構的方法進一步包括藉由使用一第一半導體材料，執行一磊晶生長以在第一及第二凹槽中形成源極/漏極特徵，其中基板包括一第二半導體材料，第二半導體材料的組成不同於第一半導體材料。在一些實例中，上述所提及的形成半導體結構的方法進一步包括形成一第一硬質遮罩，第一硬質遮罩裸露第一源極/漏極區域及覆蓋等第二源極/漏極區域，其中執行第一蝕刻製程的步驟包括藉由使用第一硬質遮罩作為蝕刻遮罩而執行第一蝕刻製程；移除第一硬質遮罩；以及形成一第二硬質遮罩，第二硬質遮罩裸露第二源極/漏極區域及覆蓋第一源極/漏極區域，其中執行第二蝕刻製程的步驟包括藉由使用第二硬質遮罩作為蝕刻遮罩而執行第二蝕刻製程。在一些實例中，上述所提及的決定第一蝕刻配方及第二蝕刻配方的步驟包括決定第一蝕刻配方的至少一個蝕刻參數以具有一第一值，及決定第二蝕刻配方的蝕刻參數以具有不同於第一值的一第二值。在一些實例中，上述所提及的第一及第二蝕刻製程中的每一者包括利用一蝕刻劑的等離子體蝕刻，蝕刻劑選自由以下各者組成的群組：氟、氯、氧、氫，及上述各者的一組合；以及至少一個蝕刻參數是一參數，參數選自由以下各者組成的群組：蝕刻歷時、蝕刻氣流速率、氣壓、等離子體功率、等離子體偏壓及上述各者的一組合。

在一個示例性態樣中，本揭示涉及半導體結構。半導體結構包括半導體基板、數個第一柵極堆疊及數個第二柵極堆疊、數個第一源極/漏極特徵以及數個第二源極/漏極特徵。半導體基板具有一第一區域及一第二區域。第一柵極堆疊位於第一區域中，第二柵極堆疊位於第二區域中。第一柵極堆疊具有一第一間距及第二柵極堆疊具有一第二間距，第二間距大於第一間距。這些第一源極/漏極特徵分別與第一柵極堆疊相關連，形成第一場效應電晶體。第二源極/漏極特徵分別與第二柵極堆疊相關連，形成第二場效應電晶體。第一源極/漏極特徵具有一第一底表面，第二源極/漏極特徵具有位於第一底表面上方的一第二底表面。在一些實例中，上述所提及的第一場效應電晶體是靜態隨機存取記憶體裝置中的若干部分；以及第二場效應電晶體是邏輯裝置的若干部分，其中第一間距小於100納米及第二間距大於100納米。在一些實例中，上述所提及的每一第一源極/漏極特徵與其所對應的第一柵極堆疊其中之一是側向間隔達一第一距離；以及每一第二源極/漏極特徵與其所對應的第二柵極堆疊其中之一是側向隔開，其中第一距離小於第二距離。在一些實例中，上述所提及的半導體基板包括矽；以及第一及第二源極/漏極特徵是p型摻雜，及包括矽鍺。

前述內容概括數個實施例的特徵，以便此項技術的一般技術者可更好地理解本揭示的態樣。此項技術的一般技術者應了解，本揭示可易於用作設計或修正其他製程及結構的基礎，以實現與本案介紹的實施例相同的目的及/或達到與其相同的優勢。此項技術的一般技術者亦應了解，此種同等構造不脫離本揭示的精神及範疇，及可在不脫離本揭示精神及範疇的情況下在本案中進行多種變更、取代及更動。