一種寬電源電壓低功耗定時器電路的製作方法
2023-05-30 08:21:46 4
專利名稱：一種寬電源電壓低功耗定時器電路的製作方法
技術領域：
本發明涉及一種CMOS集成電路，具體涉及一種基於標準CMOS工藝，可在2V-20V寬電源電壓下工作的低功耗定時器電路，適合各種對工作電壓範圍要求較大的應用場合。
背景技術：
定時器電路廣泛應用於儀器儀表、家用電器、電子測量及自動控制等方面，作為成本低、可靠性高、外圍電路簡單、適用範圍廣的定時解決方案，經典的555定時器電路可以實現多諧振蕩器、單穩態觸發器及施密特觸發器等脈衝產生與變換電路。該555定時器電路如圖1所示。該555定時器電路包括兩個電壓比較器，三個等值串聯電阻，一個RS觸發器，一個 放電管T及功率輸出級，提供兩個基準電壓Vee/3和2Vrc/3。該555定時器電路的功能主要由兩個比較器決定兩個比較器的輸出電壓控制RS觸發器和放電管的狀態。當5腳懸空時，則電壓比較器Cl的同相輸入端的電壓為2Vrc/3，C2的反相輸入端的電壓為 若觸發輸入端TR的電壓小於Vrc/3，則比較器C2的輸出為0，可使RS觸發器置I，使輸出端OUT=I。如果閾值輸入端TH的電壓大於2Vee/3，同時TR端的電壓大於Vee/3，則Cl的輸出為0，C2的輸出為1，可將RS觸發器置0，使輸出為O電平。基於標準CMOS工藝的定時器電路具有低功耗的特點，相比於雙極性工藝，更適於可攜式和功耗敏感情況下的應用，現有的CMOS 555定時器電路的典型工作電壓為5V，寬電源電壓的工作範圍在2 15V。隨著定時器電路應用範圍的擴大，定時器需要適應的電源電壓範圍也更大，現有的定時器方案無法滿足這一要求，因此必須從器件選擇、電路設計等方面提出新的設計方案，保證定時器電路可以適應寬電源電壓的變化要求。
發明內容
(一 )要解決的技術問題有鑑於此，本發明的目的是設計一種適合於寬電源電壓範圍，並且對於功耗要求極為敏感的應用環境下的定時器電路，通過採用耗盡型CMOS電晶體、高耐壓CMOS電晶體，以及電路設計的改進，達到消除寬電源電壓對CMOS電路工作狀態帶來的影響。( 二 )技術方案為達到以上目的，本發明提供了一種寬電源電壓低功耗定時器電路，該電路包括基準電壓產生電路100，其輸入端輸入控制信號，其輸出端輸出第一基準電壓與第二基準電壓；比較器200，其輸入端連接至基準電壓產生電路100，並輸入閾值電壓與激勵電壓，其輸出端輸出第一比較結果與第二比較結果；鎖存輸入級500，其輸入端連接至比較器200，接收第一比較結果與第二比較結果，其輸出端輸出第一鎖存信號；鎖存器400,其輸入端輸入第一鎖存信號，其輸出端輸出第二鎖存信號；數字輸出緩衝級和放電電路700，其輸入端輸入第二鎖存信號，其輸出端輸出整形信號，通過放電電晶體對DISCH端進行放電；偏置電流產生電路300，其輸出端連接至清零電路600與比較器200，提供比較器尾電流偏置電壓；清零電路600，其輸入端連接至偏置電流產生電路300，並輸入復位信號，其輸出端連接至鎖存輸入級500，通過復位信號將鎖存器輸入強制拉低，從而實現輸出數位訊號強制清零。
上述方案中，所述基準電壓產生電路100的基準電壓由等效電阻分壓產生，基準電壓產生電路100由三組完全相同的耗盡型PMOS電晶體串聯構成，其中各電晶體採用柵極和漏極直接相連構成，分壓所得的電壓分別為2VDD/3和VDD/3。
上述方案中，所述比較器200包含第一比較器與第二比較器，均採用電流鏡負載構成差分放大結構，第一比較器的輸入端分別輸入第一基準電壓和閾值電壓，第二比較器的輸入端分別輸入第二基準電壓和激勵電壓。
上述方案中，所述第一比較器包括第一 PMOS電晶體PMOSl，第二 PMOS電晶體 PM0S2,第一 NMOS電晶體NM0S1，第二 NMOS電晶體NM0S2和第三NMOS電晶體NM0S3，其中 第一 NMOS電晶體NMOSl的柵極接偏置電壓，源極接地，漏極連接至第二 NMOS電晶體NM0S2 和第三NMOS電晶體NM0S3的源極；第二 NMOS電晶體NM0S2與第三NMOS電晶體NM0S3構成差分對，兩個電晶體源極相連，第二 NMOS電晶體NM0S2的柵極連接閾值電壓，漏極連接至第一 PMOS電晶體PMOSl的漏極；第三NMOS電晶體NM0S3的柵極連接至基準電壓產生電路的輸出端，接收第一基準電壓(2VDD/3)，漏極連接至第二 PMOS電晶體PM0S2的漏極；第一 PMOS電晶體PMOSl和第二 PMOS電晶體PM0S2構成電流鏡，兩個電晶體源極相連並連接至電源電壓，其柵極也相連並接第二 PMOS電晶體PM0S2的漏極。
上述方案中，所述第二比較器包括第三PMOS電晶體PM0S3，第四PMOS電晶體 PM0S4,第五PMOS電晶體PM0S5，第四NMOS電晶體NM0S4，第五NMOS電晶體NM0S5，其中第三PMOS電晶體PM0S3的柵極接偏置電壓，源極接電源電壓，漏極連接至第四PMOS電晶體 PM0S4和第五PMOS電晶體PM0S5的源極；第四PMOS電晶體PM0S4與第五PMOS電晶體PM0S5 構成差分對，兩個電晶體源極相連，第四PMOS電晶體PM0S4的柵極連接至基準電壓產生電路的輸出端，接收第二基準電壓(1VDD/3)，漏極連接至第四NMOS電晶體NM0S4的漏極；第五PMOS電晶體PM0S5的柵極連接激勵信號，漏極連接至第五NMOS電晶體NM0S5的漏極；第四NMOS電晶體NM0S4和第五NMOS電晶體NM0S5構成電流鏡，兩個電晶體源極相連並接地， 其柵極也相連並接第四PMOS電晶體PM0S4的漏極。
上述方案中，所述鎖存輸入級500包括第六PMOS電晶體PM0S6，第七PMOS電晶體PM0S7，第六NMOS電晶體NM0S6，第一電阻Rl，第一二極體Dl，第二二極體D2，其中第六 PMOS電晶體PM0S6與第七PMOS電晶體PM0S7、第一電阻R1、第六NMOS電晶體NM0S6依次串聯，第六PMOS電晶體PM0S6源極接電源，柵極連接至第一比較器的輸出，接收第一比較結果；第七PMOS電晶體PM0S7與第六NMOS電晶體NM0S6柵極相連，並連接至第二比較器的輸出，接收第二比較結果；第六NMOS電晶體NM0S6源極接地；第一二極體Dl —端連接電源， 另一端連接至第六PMOS電晶體PM0S6的柵極；第二二極體D2 —端接地，另一端連接至第六 NMOS電晶體NM0S6的柵極。
上述方案中，所述鎖存器400由兩個首尾相接的反相器構成，其中一個反相器的柵極與第六NMOS電晶體NM0S6的漏極相連。
上述方案中，所述數字輸出緩衝級和放電電路700由反相器構成，用於對鎖存輸出信號進行整形，並增加驅動能力，放電功能由NMOS電晶體實現。
上述方案中，所述偏置電流產生電路300，採用四個MOS電晶體和一個電阻構成與電源電壓無關的偏置電路，然後通過鏡像電路提供給第一比較器和第二比較器尾電流偏置電壓VBl和VB2，同時採用啟動電路，避免偏置電路在電路上電後被鎖定在零電流狀態。上述方案中，所述清零電路600由三個PMOS電晶體和三個匪OS電晶體實現，在RESET端低電平時有效，RESET為低電平時，通過RESET信號將鎖存器輸入強制拉低，從而實現輸出數位訊號強制清零的功能，此時輸出與輸入信號和控制信號無關，在RESET回到高電平時，電路重新進入正常工作狀態。上述方案中，該電路所採用的電晶體均為高耐壓CMOS電晶體，其中基準電壓產生電路採用耗盡型高耐壓CMOS電晶體，第六PMOS電晶體PM0S6和第六NMOS電晶體NM0S6採用低閾值高耐壓CMOS電晶體。(三)有益效果本發明所提出的這種定時器電路適合於寬電源電壓範圍，低功耗要求的應用場合，通過採用耗盡型CMOS電晶體、高耐壓CMOS電晶體，使得本電路具備了高電源電壓下工作的能力，同時，通過改進電路的鎖存輸入級電路，使得電路在低電源電壓下可以正常工作，此外，通過對電路細節方案的改進，將電壓寬幅波動後帶來的其它不利因素消除，從而達到消除寬電源電壓對CMOS電路工作狀態帶來的影響，使得本發明可以在2V-20V的寬電源電壓下工作，且始終保持較小的功耗，同時，根據工藝的不同，可以擴展至更高的電源電壓範圍。
結合相應的附圖，下文對典型實施例的描述將使本發明的優點顯而易見。圖I是經典的555定時器電路的結構示意圖；圖2是依照本發明實施例的寬電源電壓低功耗定時器電路的結構示意圖；圖3是圖2中比較器200和鎖存輸入級500的電路示意圖。
具體實施例方式為使本發明的目的、技術方案和優點更加清楚明白，以下結合具體實施例，並參照附圖，對本發明進一步詳細說明。雖然本文可提供包含特定值的參數的示範，但應了解，參數無確切等於相應的值，而是可在可接受的誤差容限或設計約束內近似於相應的值。在本發明的一個示例性實施例中，採用經典555定時器的系統結構原理，提出一種寬電源電壓低功耗定時器電路，如圖2所示，該寬電源電壓低功耗定時器電路包括基準電壓產生電路100，其輸入端輸入控制信號，其輸出端輸出兩路基準電壓，即第一基準電壓與第二基準電壓；比較器200，其輸入端連接至基準電壓產生電路100，並輸入閾值電壓與激勵電壓，其輸出端輸出第一比較結果與第二比較結果；鎖存輸入級500，其輸入端連接至比較器200，接收第一比較結果與第二比較結果，其輸出端輸出第一鎖存信號；鎖存器400,其輸入端輸入第一鎖存信號,其輸出端輸出第二鎖存信號；數字輸出緩衝級和放電電路700,其輸入端輸入第二鎖存信號，其輸出端輸出整形信號，通過放電電晶體對DISCH端進行放電；偏置電流產生電路300，其輸出端連接至清零電路600與比較器200，提供比較器尾電流偏置電壓；清零電路600，其輸入端連接至偏置電流產生電路300，並輸入復位信號，其輸出端連接至鎖存輸入級500，通過復位信號將鎖存器輸入強制拉低，從而實現輸出數位訊號強
制清零。在本實施例中，基準電壓產生電路100的基準電壓由等效電阻分壓產生，基準電壓產生電路100由三組完全相同的耗盡型PMOS電晶體串聯構成，其中各電晶體採用柵極和漏極直接相連構成，分壓所得的電壓分別為2VDD/3和VDD/3。為了滿足低電源電壓下可正常工作，PMOS電晶體必須能夠開啟，因此採用耗盡型電晶體保證電晶體始終處於導通狀態。比較器200由第一比較器201和第二比較器202構成，兩個比較器均採用電流鏡負載構成差分放大結構，第一比較器的輸入端分別輸入第一基準電壓和閾值電壓，第二比較器的輸入端分別輸入第二基準電壓和激勵電壓，尾電流由電流偏置電路通過鏡像偏置得至IJ，為了保證寬範圍的電源電壓，所有電晶體採用高耐壓的電晶體，同時，輸入管採用耐高壓、低閾值MOS管，以保證低壓下比較器可以正常翻轉，完成比較過程。圖3是圖2中比較器200和鎖存輸入級500的電路示意圖。如圖3所示，第一比較器201包括第一 PMOS電晶體PMOSl，第二 PMOS電晶體PM0S2，第一 NMOS電晶體NMOSl，第二 NMOS電晶體NM0S2和第三NMOS電晶體NM0S3，其中第一 NMOS電晶體NMOSl的柵極接偏置電壓，源極接地，漏極連接至第二 NMOS電晶體NM0S2和第三NMOS電晶體NM0S3的源極；第二 NMOS電晶體NM0S2與第三NMOS電晶體NM0S3構成差分對，兩個電晶體源極相連，第二 NMOS電晶體NM0S2的柵極連接閾值電壓，漏極連接至第一 PMOS電晶體PMOSl的漏極；第三NMOS電晶體NM0S3的柵極連接至基準電壓產生電路的輸出端，接收第一基準電壓(2VDD/3)，漏極連接至第二 PMOS電晶體PM0S2的漏極；第一 PMOS電晶體PMOSl和第二 PMOS電晶體PM0S2構成電流鏡，兩個電晶體源極相連並連接至電源電壓，其柵極也相連並接第二 PMOS電晶體PM0S2的漏極。在第一比較器201中，由第一 NMOS電晶體NMOSl作為尾電流，第二 NMOS電晶體NM0S2和第三NMOS電晶體NM0S3構成差分輸入，第一 PMOS電晶體PMOSl和第二 PMOS電晶體PM0S2構成鏡象負載，第二 NMOS電晶體NM0S2和第三NMOS電晶體NM0S3的兩個輸入端分別與THRES輸入和第一基準電壓REFl (即2VDD/3)相連接。第二比較器202包括第三PMOS電晶體PM0S3，第四PMOS電晶體PM0S4，第五PMOS電晶體PM0S5，第四NMOS電晶體NM0S4和第五NMOS電晶體NM0S5，其中第三PMOS電晶體PM0S3的柵極接偏置電壓，源極接電源電壓，漏極連接至第四PMOS電晶體PM0S4和第五PMOS電晶體PM0S5的源極；第四PMOS電晶體PM0S4與第五PMOS電晶體PM0S5構成差分對，兩個電晶體源極相連，第四PMOS電晶體PM0S4的柵極連接至基準電壓產生電路的輸出端，接收第二基準電壓(1VDD/3)，漏極連接至第四NMOS電晶體NM0S4的漏極；第五PMOS電晶體PM0S5的柵極連接激勵信號，漏極連接至第五NMOS電晶體NM0S5的漏極；第四NMOS電晶體NM0S4和第五NMOS電晶體NM0S5構成電流鏡，兩個電晶體源極相連並接地，其柵極也相連並接第四PMOS電晶體PM0S4的漏極。在第二比較器202中，由第三PMOS電晶體PM0S3作為尾電流，第四PMOS電晶體PM0S4和第五PMOS電晶體PM0S5構成差分輸入，第四NMOS電晶體NM0S4和第五NMOS電晶體NM0S5構成鏡象負載，第四PMOS電晶體PM0S4和第五PMOS電晶體PM0S5的兩個輸入端分別與第二基準電壓REF2(即VDD/3)和TRIG輸入相連接。鎖存器400由兩個首尾相接的反相器構成，，其中一個反相器的柵極與第六NMOS電晶體NM0S6的漏極相連。由於latch的翻轉需要前級提供足夠的驅動，需要滿足從輸入節點看進去，Latch輸入端可以等效為高阻節點，以保證可被前級驅動。因此，設計採用倒比管，擴大輸入電阻，同時，輸出節點提供大的驅動能力帶動後級負載。所以，Latch管子採用非對稱尺寸設計。鎖存輸入級500由PMOS管、NMOS管、電阻和限幅二極體構成，如圖3所示，該鎖存輸入級500電路包括第六PMOS電晶體PM0S6，第七PMOS電晶體PM0S7，第六NMOS電晶體NM0S6，第一電阻R1，第一二極體Dl和第二二極體D2，其中第六PMOS電晶體PM0S6與第七PMOS電晶體PM0S7、第一電阻R1、第六NMOS電晶體NM0S6依次串聯，第六PMOS電晶體PM0S6源極接電源，柵極連接至第一比較器的輸出，接收第一比較結果；第七PMOS電晶體PM0S7與第六NMOS電晶體NM0S6柵極相連，並連接至第二比較器的輸出，接收第二比較結果；第六NMOS電晶體NM0S6源極接地；第一二極體Dl —端連接電源，另一端連接至第六PMOS電晶體PM0S6的柵極；第二二極體D2 —端接地，另一端連接至第六NMOS電晶體NM0S6的柵極。在鎖存輸入級500中，第六PMOS電晶體PM0S6的漏極和第六NMOS電晶體NM0S6的漏極之間加入PMOS開關管PM0S7和限流電阻R1，第六PMOS電晶體PM0S6和第六NMOS電晶體NM0S6的柵極與限幅二極體Dl、D2相連接。需要說明的是，此處給出的鎖存輸入級500由於直接利用兩個比較器輸出通過共源的形式放大後直接驅動Latch管，需要實現RS鎖存器的功能，即需要在R端有效時，無論S端是否有效，均強制重置，這一過程通過NMOS管NM0S6導通後將其漏極強制拉低實現。但是由於頂部PM0S6管有可能處於導通狀態，會影響到NM0S5管的拉低效果和速度，此問題無法單純通過調整NM0S6管和PM0S6管的尺寸比例實現，原因在於NMOS管的拉低效果受制於比較器輸出結果的驅動能力，不能有很大的柵極寄生電容，因此NMOS管尺寸不可以過大，而PMOS管考慮到上拉時的速度，不能選取的過小，因此，隨著電源電壓的不同，可能會出現NM0S6管和PM0S6管同時導通而無法將漏極拉低的情況或拉低極慢的情況。解決辦法是在NM0S6管的漏極，即輸出節點，與PM0S6管漏極之間增加開關PM0S7，使得NM0S6管導通，拉低漏極電壓的時候，此開關關閉，切斷PM0S6管的對輸出結點的上拉通路。電阻Rl用來限制電流的大小。由於在電源電壓在很大的範圍內波動時，為了保證低電源電壓下NM0S6和PM0S6的正常工作，這兩個電晶體需要採用低閾值的MOS管，但是，這一方案會導致在高電源電壓下，NM0S6和PM0S6的柵極承擔過大的電壓擺幅，甚至導致柵極擊穿，因此通過限幅二極體限制比較器輸出的擺幅，保證寬電源電壓下，採用低閾值的PM0S6和NM0S6不會出現擊穿的問題。數字輸出緩衝級和放電電路700由反相器構成，用於對鎖存輸出信號進行整形，並增加驅動能力，放電功能由NMOS電晶體實現。在數字輸出緩衝級和放電電路700中，級聯的反相器與鎖存器的輸出相連接，對比較的結果整形輸出，同時，驅動放電電晶體，可以通過放電電晶體對DISCH端進行放電。偏置電流產生電路300，採用四個MOS電晶體和一個電阻構成與電源電壓無關的偏置電路，然後通過鏡像電路提供給第一比較器和第二比較器尾電流偏置電壓VBl和VB2，同時採用啟動電路，避免偏置電路在電路上電後被鎖定在零電流狀態。清零電路600由三個PMOS電晶體和三個NMOS電晶體實現，在RESET端低電平時有效，RESET為低電平時，通過RESET信號將鎖存器輸入強制拉低，從而實現輸出數位訊號強制清零的功能，此時輸出與輸入信號和控制信號無關，在RESET回到高電平時，電路重新進入正常工作狀態。以上所述的具體實施例，對本發明的目的、技術方案和有益效果進行了進一步詳細說明，所應理解的是，以上所述僅為本發明的具體實施例而已，並不用於限制本發明，凡在本發明的精神和原則之內，所做的任何修改、等同替換、改進等，均應包含在本發明的保護範圍之內。
權利要求
1.一種寬電源電壓低功耗定時器電路，其特徵在於，該電路包括 基準電壓產生電路(100)，其輸入端輸入控制信號，其輸出端輸出第一基準電壓與第二基準電壓； 比較器(200)，其輸入端連接至基準電壓產生電路(100)，並輸入閾值電壓與激勵電壓，其輸出端輸出第一比較結果與第二比較結果； 鎖存輸入級(500)，其輸入端連接至比較器(200)，接收第一比較結果與第二比較結果，其輸出端輸出第一鎖存信號； 鎖存器(400),其輸入端輸入第一鎖存信號,其輸出端輸出第二鎖存信號； 數字輸出緩衝級和放電電路(700)，其輸入端輸入第二鎖存信號，其輸出端輸出整形信號，通過放電電晶體對DISCH端進行放電； 偏置電流產生電路(300)，其輸出端連接至清零電路￠00)與比較器(200)，提供比較器尾電流偏置電壓； 清零電路￠00)，其輸入端連接至偏置電流產生電路(300)，並輸入復位信號，其輸出端連接至鎖存輸入級(500)，通過復位信號將鎖存器輸入強制拉低，從而實現輸出數位訊號強制清零。
2.根據權利要求I所述的寬電源電壓低功耗定時器電路，其特徵在於，所述基準電壓產生電路(100)的基準電壓由等效電阻分壓產生，基準電壓產生電路(100)由三組完全相同的耗盡型PMOS電晶體串聯構成，其中各電晶體採用柵極和漏極直接相連構成，分壓所得的電壓分別為2VDD/3和VDD/3。
3.根據權利要求I所述的寬電源電壓低功耗定時器電路，其特徵在於，所述比較器(200)包含第一比較器與第二比較器，均採用電流鏡負載構成差分放大結構，第一比較器的輸入端分別輸入第一基準電壓和閾值電壓，第二比較器的輸入端分別輸入第二基準電壓和激勵電壓。
4.根據權利要求3所述的寬電源電壓低功耗定時器電路，其特徵在於，所述第一比較器包括第一 PMOS電晶體(PMOSl)，第二 PMOS電晶體(PM0S2)，第一 NMOS電晶體(NMOSl)，第二 NMOS電晶體(NM0S2)和第三NMOS電晶體(NM0S3)，其中 第一 NMOS電晶體(NMOSl)的柵極接偏置電壓，源極接地，漏極連接至第二 NMOS電晶體(NM0S2)和第三NMOS電晶體(NM0S3)的源極； 第二 NMOS電晶體(NM0S2)與第三NMOS電晶體(NM0S3)構成差分對，兩個電晶體源極相連，第二 NMOS電晶體(NM0S2)的柵極連接閾值電壓，漏極連接至第一 PMOS電晶體(PMOSl)的漏極；第三NMOS電晶體(NM0S3)的柵極連接至基準電壓產生電路的輸出端，接收第一基準電壓(2VDD/3)，漏極連接至第二 PMOS電晶體(PM0S2)的漏極； 第一 PMOS電晶體(PMOSl)和第二 PMOS電晶體(PM0S2)構成電流鏡，兩個電晶體源極相連並連接至電源電壓，其柵極也相連並接第二 PMOS電晶體(PM0S2)的漏極。
5.根據權利要求3所述的寬電源電壓低功耗定時器電路，其特徵在於，所述第二比較器包括第三PMOS電晶體(PM0S3)，第四PMOS電晶體(PM0S4)，第五PMOS電晶體(PM0S5)，第四NMOS電晶體(NM0S4)，第五NMOS電晶體(NM0S5)，其中 第三PMOS電晶體(PM0S3)的柵極接偏置電壓，源極接電源電壓，漏極連接至第四PMOS電晶體(PM0S4)和第五PMOS電晶體(PM0S5)的源極；第四PMOS電晶體(PM0S4)與第五PMOS電晶體(PM0S5)構成差分對，兩個電晶體源極相連，第四PMOS電晶體(PM0S4)的柵極連接至基準電壓產生電路的輸出端，接收第二基準電壓(1VDD/3)，漏極連接至第四NMOS電晶體(NM0S4)的漏極；第五PMOS電晶體(PM0S5)的柵極連接激勵信號，漏極連接至第五NMOS電晶體(NM0S5)的漏極； 第四NMOS電晶體(NM0S4)和第五NMOS電晶體(NM0S5)構成電流鏡，兩個電晶體源極相連並接地，其柵極也相連並接第四PMOS電晶體(PM0S4)的漏極。
6.根據權利要求I所述的寬電源電壓低功耗定時器電路，其特徵在於，所述鎖存輸入級(500)包括第六PMOS電晶體(PM0S6)，第七PMOS電晶體(PM0S7)，第六NMOS電晶體(NM0S6)，第一電阻(Rl)，第一二極體(Dl)，第二二極體(D2)，其中 第六PMOS電晶體(PM0S6)與第七PMOS電晶體(PM0S7)、第一電阻(Rl)、第六NMOS電晶體(NM0S6)依次串聯，第六PMOS電晶體(PM0S6)源極接電源，柵極連接至第一比較器的輸出，接收第一比較結果；第七PMOS電晶體(PM0S7)與第六NMOS電晶體(NM0S6)柵極相連，並連接至第二比較器的輸出，接收第二比較結果；第六NMOS電晶體(NM0S6)源極接地； 第一二極體(Dl) —端連接電源，另一端連接至第六PMOS電晶體(PM0S6)的柵極； 第二二極體(D2) —端接地，另一端連接至第六NMOS電晶體(NM0S6)的柵極。
7.根據權利要求I所述的寬電源電壓低功耗定時器電路，其特徵在於，所述鎖存器(400)由兩個首尾相接的反相器構成，其中一個反相器的柵極與第六NMOS電晶體(NM0S6)的漏極相連。
8.根據權利要求I所述的寬電源電壓低功耗定時器電路，其特徵在於，所述數字輸出緩衝級和放電電路(700)由反相器構成，用於對鎖存輸出信號進行整形，並增加驅動能力，放電功能由NMOS電晶體實現。
9.根據權利要求I所述的寬電源電壓低功耗定時器電路，其特徵在於，所述偏置電流產生電路(300)，採用四個MOS電晶體和一個電阻構成與電源電壓無關的偏置電路，然後通過鏡像電路提供給第一比較器和第二比較器尾電流偏置電壓VBl和VB2，同時採用啟動電路，避免偏置電路在電路上電後被鎖定在零電流狀態。
10.根據權利要求I所述的寬電源電壓低功耗定時器電路，其特徵在於，所述清零電路(600)由三個PMOS電晶體和三個NMOS電晶體實現，在RESET端低電平時有效，RESET為低電平時，通過RESET信號將鎖存器輸入強制拉低，從而實現輸出數位訊號強制清零的功能，此時輸出與輸入信號和控制信號無關，在RESET回到高電平時，電路重新進入正常工作狀態。
11.根據權利要求I至10中任一項所述的寬電源電壓低功耗定時器電路，其特徵在於，該電路所採用的電晶體均為高耐壓CMOS電晶體，其中基準電壓產生電路採用耗盡型高耐壓CMOS電晶體，第六PMOS電晶體(PM0S6)和第六NMOS電晶體(NM0S6)採用低閾值高耐壓CMOS電晶體。
全文摘要
本發明公開了一種寬電源電壓低功耗定時器電路，包括基準電壓產生電路(100)、比較器(200)、鎖存輸入級(500)、鎖存器(400)、數字輸出緩衝級和放電電路(700)、偏置電流產生電路(300)和清零電路(600)。該電路採用耐壓電晶體實現高電源電壓下的耐壓。基準電壓產生電路採用耗盡型CMOS電晶體實現低壓工作；鎖存器輸入級採用限幅電路實現柵極耐壓，並減小高電壓對電路工作狀態的影響，同時通過加入開關管保證高電源電壓下鎖存器的正常工作；帶有啟動電路的偏置電流產生電路保證所有電源電壓下系統功耗保持不變。
文檔編號H03K5/13GK102983847SQ20121055196
公開日2013年3月20日 申請日期2012年12月18日 優先權日2012年12月18日
發明者邵莉, 劉珂, 杜佔坤, 馬驍, 畢見鵬, 傅健, 龐曉敏 申請人:中國科學院微電子研究所