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動態記憶胞元的製作方法

2023-06-02 15:11:16 3

專利名稱:動態記憶胞元的製作方法
技術領域:
本發明系一種具有一個平面型選擇電晶體及一個溝道式電容器之積體動態記憶胞元。
動態內存通常是由一個單電晶體胞元場所構成,且構成這個單電晶體胞元場的每一個單電晶體胞元通常都具有一個選擇電晶體及一個溝道式電容器。對溝道式電容器之記憶節點所儲存的資料進行隨機存取的動作是經由一條字線來進行,這條字線構成一帶有基材之選擇電晶體的閘極接點。資料是經由一條與第一個摻雜擴散區連接的位線被讀取。對字線施以一個電脈衝可以接通胞元內第一個摻雜擴散區與第二個摻雜擴散區(也就是與溝道式電容器之記憶節點連接的第二個摻雜擴散區)之間的導電連接。溝道式電容器可能的充電狀態為邏輯狀態」0」及/或邏輯狀態」1」。
為了儘可能達到最大的積體密度(集成密度),以及儘可能的節省材料和空間,降低製造成本,故需儘可能的縮小記憶胞元之胞元尺寸。為了能夠將進一步縮小之記憶胞元的配置與不斷進展中的微影技術分開,故需將相當於目前最新的微影技術能夠達到的最小構造寬度F的平方的胞元面積設置在一片晶圓上。目前生產中的記憶胞元所採用的電晶體通常是平面型電晶體。設置在晶圓基材面上的閘極接點與溝道式電容器之間的距離必須相當於最小構造寬度F。閘極接點及溝道式電容器之間的間隙相當於第二個擴散區所需的空間。
在閘極接點的另外一邊設有一個又名擴散接點的位線接點。由於與相鄰胞元之閘極接點及/或溝道式電容器至少必須相距一個最小構造寬度F的距離,因此可以計算出一個單電晶體胞元的最小胞元面積為8F2。
為了能夠製造出這麼小的胞元面積,業界已經開發出多種有利的胞元配置方式。這些配置方式是利用淺溝式絕緣(英文名稱為」ShallowTrench Isolation」,STI)及形成一種所謂的氧化物環套(英文名稱為」Collar」)使胞元之間相互絕緣。氧化物環套使記憶節點填料與環繞在其四周的選擇電晶體的n型摻雜槽或p型摻雜槽絕緣。氧化物環套不同於設置在電容器下半部作為電容器之電介質用的絕緣層。這個絕緣層將作為記憶媒介的記憶節點與第二個電容器板(埋設板)隔開。第二個電容器板(埋設板)是一個被埋藏在深處並與許多溝道連接的摻雜區。
淺溝式絕緣(STI)一方面會在相鄰記憶胞元的主動擴散區之間形成絕緣,另一方面也會在記憶節點及一條通過記憶節點的被動字線之間形成絕緣。
以上說明的記憶胞元設計方式又稱為MINT(Merged IsolationNode Trench合併絕緣節點溝道),其優點是可以經由將計入溝道壁的胞元絕緣達到減少胞元面積的效果。與擴散區的接觸是經由一種所謂的埋入式接點(Buried Strap)來完成。在溝道式電容器面向閘極接點的一邊的溝道壁上半部有一個位於氧化物吊環及STI絕緣之間的絕緣材料制的缺口。在製造溝道式電容器時,通常是在這個位置離析出高濃度的砷摻雜多晶矽,在高溫下這種多晶矽會向外擴散,因而與相鄰的摻雜基材形成接觸。
以向外擴散至埋入式接點之滲入深度90nm為例,其目的是一方面儘可能降低接點內基材及溝道電容器之交界處的電阻,另一方面是使向外的擴散深度不要及於閘極接點下方之基材的耗盡區。這樣就可以定出向外擴散過程的最大值及/或最小值,使向外擴散的深度正好等於所要求的90nm。按照目前所處之技術世代的微影構造寬度170nm、溝道式電容器與閘極接點的距離125nm、以及前面提及的擴散深度(以仿真方式得到的數值),可以得出向外擴散區與閘極接點之間的距離為35nm。
假使向外擴散所需的長度大於閘極接點與溝道式電容器之間的距離,致使擴散深度進入閘極接點的耗盡區,則可能造成不利於調節截止狀態的電流及選擇電晶體的門限電壓的結果。這個結果可能導致記憶胞元故障,進而造成內存的生量減少。目前所處的技術世代(170nm)是以十分嚴格的覆蓋容許誤差來避免這種情況的發生,對晶圓而言,覆蓋容許誤差為45nm,對單晶片而言,在x方向上的方覆蓋容許誤差為40nm。
這樣會造成的一個嚴重問題是,在進入下一個世代的技術(140nm、110nm等)後,在大約相同的向外擴散深度的情況下,溝道式電容器與閘極接點之間的距離會變小到即使是在最嚴格的覆蓋容許誤差的限制下,選擇電晶體也是會受到牽累。而且即使是在目前所處的170nm的技術世代,也要在大幅消除系統誤差(例如每一個連續的微影步驟都要使用完全相同的曝光設備)的情況下才能符合45nm之覆蓋容許誤差的要求。140nm的技術世代的一個傾向是降低向外擴散步驟佔整個製程之熱處理費用的比例,另外一個傾向是縮小接觸電阻的斷面積,但是這兩個傾向都會造成接觸電阻變大。
因此本發明的任務是提出一種DRAM記憶胞元結構,這種DRAM記憶胞元結構一方面要能夠實現記憶胞元面積為8F2的MINT設計,另外一方面又要能夠解決因溝道及/或溝道電容器與閘極接點之間的距離已經無法再縮小而對向外擴散造成的問題。
採用本發明之專利申請範圍第21項之DRAM記憶胞元及第8項之製造這種DRAM記憶胞元的方法即可達成上述之任務。本發明之申請專利範圍第2--7項為本發明之DRAM記憶胞元的其它有利的實施方式,第9項及第10項則為DRAM記憶胞元之製造方法的進一步改良。
一種又稱為表面吊帶(Surace-Strap)的接點是由導電材料製成,這個接點至少將位於第一條字線及溝道式電容器之間的主動擴散區的一部分覆蓋住。也就是說,這個位於基材表面上方的接點與擴散區形成導電連接。
溝道式電容器的記憶節點至少被一個氧化物環套環繞住,因此電流不能從擴展區及/或n型槽或p型槽流入記憶節點。在氧化物環套(Collar)的正上方有一個氧化物蓋(英文名稱為」trench top oxide」,簡稱TTO)。這個氧化物蓋最好是將基材表面封閉住,這樣就可以將溝道式電容器的溝道封閉住。記憶節點只能通過氧化物蓋內的一個開口與外界形成導電連接。氧化物蓋內的這個開口填滿了導電材料,並從氧化物蓋表面垂直延伸至記憶節點材料。這個開口及填塞在其內的導電材料最好是與溝道壁沒有形成任何導電連接。這樣溝道內部的絕緣就可以從氧化物吊環上緣一直延伸至基材表面。
接點的導電材料除了將基材的一個擴散區覆蓋住外,還將包括氧化物蓋之開口的溝道開口的第一個部分覆蓋住。接點最好是由一個設置在基材表面及氧化物蓋表面上的水平層及與其連接之氧化物蓋開口之填塞物所構成。
經由一條特殊構造的第二條被動字線即可達到這種設置在基材表面上方的節點配置。
將溝道整個覆蓋住的被動字線在溝道上方的部分的截面寬度小於它在溝道與門極接點之間的部分或在閘極接點正上方部分的截面寬度。這條字線有以下兩種可能的構造方式,也可以將這兩種構造方式組合在一起牙一種構造方式是使位線的寬度小於溝道的寬度,這樣設置在被動位線旁邊的接點就可以將帶有氧化物蓋開口的氧化物蓋的第一個部分覆蓋住。第二種構造方式是在溝道電容器的位置將位線朝偏心方向自兩個閘極接點自兩個在Y方向上相鄰的胞元連接成的理想線拉出放置,這樣位線就只將溝道電容器開口的一部分覆蓋住,例如向旁邊移動一段距離。這種構造方式亦可稱為擺動位線(Wiggled WordLine)方式。
對本發明而言,一種特別有利的情況是MINT胞元的胞元面積為8F2,此時MINT胞元之閘極接點與溝道電容器之間的距離大約只有F。按照本發明的方法,接點是由位於基材之外的導電材料所構成,這樣就可以避開在構成傳統的埋入式接點時碰到的基材摻雜的滲入深度很深的問題。
本發明之另外一種特別有利的實施方式是在單一的記憶胞元上,使摻雜區及/或主動區與相鄰胞元絕緣的淺溝式絕緣(英文名稱為」Shallow Trench Isolation」,STI)是由至少兩個不相連的區域所構成。在本發明的這種實施方式中,只有在選擇電晶體的每一個最長邊上才需要絕緣,而溝道式電容器與相鄰的溝道式電容器(屬於另外一個記憶胞元的溝道式電容器)之間則是靠氧化物環套及本發明的氧化物蓋來達到絕緣的效果。
在本發明中,所謂記憶胞元的最長邊是指沿著第一個摻雜區、閘極引線、第二個摻雜區、溝道電容器的順序構成其側面的一個邊。頂邊是指僅構成沿著第一個摻雜區及溝道式電容器的順序的尾端的邊。
到目前為止,主動區的構成通常是在長度為6F的橫梁上以微影方式構成。兩個相鄰的胞元環繞一個共同的位線接點沿著橫梁以鏡像對稱方式被設置在橫梁的兩側。也就是說,兩個相鄰胞元的閘極接點及溝道電容器系沿著一條字線彼此對稱。在微影構造的過程中,在兩個溝道式電容器之間形成使其彼此絕緣的STI溝道時,構成主動區所需的橫梁的頂邊及/或最長邊不能被連接。由於主動區尺寸非常小,使得主動區的構成對於微影技術的要求非常嚴格,因此所需的光學照明必須採用一種所謂的光學接近修正技術(optical ProximityCorrection),以便抵消發生在橫梁頂端的線路縮短效應(Line-End-Shortening)。線路縮短效應(Line-End-Shortening)在狹窄的線路上尤為明顯。
按照本發明的方法可以將主動區製作長的線路。這種方式的優點是一方面可以解決線路縮短效應(Line-End-Shortening)的問題,另外一方面還可以減少象差和接近效應(Proximity-Effekte)。此外,如果胞元的每一個主動區都必須被個別絕緣,在記憶胞元場邊緣被稱為啞線(Dummy-Linie)的結構也可以獲得一個較大的構造用過程窗口。
另外一種實施方式是在溝道內的第一個氧化物環套的正上方另外再加裝第二個氧化物環套。第二個氧化物環套的厚度較小,因此氧化物蓋內為接點設置的旁側開口對記憶節點的導電材料就會具有一個夠大的過渡面。但是第二個氧化物環套的厚度也必須夠大,以免在相鄰的基材內產生寄生電容。
本發明的一個重要優點是可以避免因為在埋入式接點內出現之未預期的向外擴散區產生的一種所謂的可變記憶時間(VRT誤差,VRTVariable Retention Time,可變記憶時間)。造成VRT誤差的原因是發生在主動區內的移動。發生移動的位置是主動區內具有最大電壓密度的一個點,也就是所謂的三相點(Tripel-Punkt)。主動區、淺溝道絕緣(STI)、以及一般使用的埋入式接點等三個區域均相交於這個三相點。到目前為止,只能採取在埋入式接點內設置一個氮化物界面的措施來避免發生在主動區內的移動,其原理是氮化物界面的厚度愈大,三相點的電壓密度就會愈低,因此發生移動的可能性就愈低。但是氮化物層的厚度如果太大,接下來的向外擴散步驟可能就沒辦法達到預定的效果,導致埋入式接點的電阻變大,使選擇電晶體的飽和電流變小。
以下配合圖式及一個實際的實施方式對本發明的內容作進一步的說明
圖式1以現有技術製作的一種DRAM記憶胞元的胞元配置(a),以及在一個記憶胞元場中的4個這種胞元之間的相豆配置關係圖(b)。
圖式2具有如

圖1之帶有埋入式接點之MINT配置的DRAM記憶胞元的一個截面圖。
圖式3本發明的一種DRAM記憶胞元的胞元配置,這種DRAM記憶胞元具有表面接點(a)及由在一個記憶胞元場內的4個這種胞元。
圖式4如圖式3之具有表面接點的記憶胞元的一個截面圖。
茲利用和一個具有8F2之胞元面積的MINT胞元配置的傳統DRAM記憶胞元(100)的比較來說明本發明的特徵。圖式1以示意方式顯示一種以現有技術製作的具有8F2之胞元面積的MINT胞元配置的DRAM記憶胞元(100)的上視圖。溝道式電容器(1)位於在圖式1所示之胞元表面的右方區域。溝道式電容器(1)系位於一條被動字線(8)的下方。溝道式電容器(1)與一個源極區(3)連接。一個設置在一條主動字線(7)下方的閘極接點(2)位於源極區(3)的一側。選擇電晶體還具有一個汲極區(4),在汲極區(4)上有一個來自上方的位線接點(5)在圖式面上與汲極區(4)形成導電連接。淺絕緣溝道(6)將圖式1之胞元的主動區與相鄰胞元的主動區隔開。溝道電容器的絕緣是由未在圖式1中繪出的氧化物環套來達成。此處要特別指出的是,閘極接點(2)與溝道式電容器之間的距離正好是F。按照現有技術,具有如圖式1之胞元配置的記憶胞元只能經由用於溝道式電容器引線的埋入式接點來運轉。
圖式1b顯示一個具有4個相鄰的記憶胞元(100)的記憶胞元場。為了使圖面能夠一目了然,故將圖式1b中的淺絕緣溝道(6)畫上影線,以及用黑色線條框出位線接點(5)的範圍。在圖式1b的裝置中,一條字線從Y方向交替掃過記憶胞元場,首先是掃過一個用於閘極觸點接通的記憶胞元,接著再掃過一個相鄰的DRAM記憶胞元的一個溝道,使其作為被動字線(8)。記憶胞元(100)的一端是位線接點(5)。位線接點(5)位於連接兩個相鄰的記憶胞元的主動區上,也就是位於汲極區(4)上。記憶胞元(100)的另一端則是一個位於兩個溝道式電容器之間並將相鄰的記憶胞元隔開的絕緣溝道(6)。因此兩個相鄰的記憶胞元會擁有一個共同的主動區,這個主動區的範圍是從一個記憶胞元的溝道式電容器(1)一直到下一個相鄰的記憶胞元的溝道式電容器。
圖式2顯示如圖式1之以現有技術製作之記憶胞元的截面圖。從縱斷面來看,位線(9)位於設置在汲極區(4)上的位線接點(5)的上方,此處之汲極區(4)可以是一種藉注入磷摻雜材料形成的汲極區。圖式2中的字線(7)是由一個包含一個多晶矽層(41)、一個鎢--矽層(42)、以及一個矽一氮化物蓋(43)的柱堆所構成。經由未在圖式2中繪出的閘極氧化物形成位於閘極接點(2)下方的p型槽的源耗盡區。極區(3)與由溝道內的高濃度砷摻雜的第三個多晶矽填料向外擴散所形成的埋入式接點(50)連接。第三個多晶矽填料與位於溝道式電容器(1)內被第一個氧化物環套(21)環繞而與周圍的基材絕緣的第二個多晶矽填料(32)連接。氧化物環套(21)的範圍從溝道內向下延伸到一個特定的高度,在此高度帶有第一個多晶矽填料(31)的記憶節點(15)僅由一個ONO電介質與連接多個溝道式電容器的埋入板(72)隔開。
溝道式電容器(1)被一個延伸至相鄰記憶胞元之溝道式電容器的淺絕緣溝道(6)與被動字線(8)隔開。字線(7,8)被間隔物(44)及氮化物補板(45)絕緣。
以下以本發明的一種實施方式對本發明的內容作進一步的說明。圖式3a顯示本發明的一種DRAM記憶胞元(101)的胞元配置。一個在基材表面上形成的接點(20)將源極區(3)的大部分及溝道式電容器(1)開口的第一個部分(51)覆蓋住。與圖式1所示之以現有技術製作之記憶胞元相比,在圖式3a的DRAM記憶胞元(101)中,閘極接點(2)及溝道式電容器(1)的位置並未改變,但是將溝道式電容器開口的第一個部分(51)放開的被動位置(8)的位置則被朝記憶胞元邊緣的方向略為移動,而且被動位置(8)在這個位置的斷面也變得比較小。依照本發明的一種有利的實施方式,在製造本發明的記憶胞元時,形成主動區的步驟所使用的掩膜能夠形成延伸至整個記憶胞元場的線路的主動區。刊用這種掩膜就可以解決在曝光時可能發生的線路縮短效應(Line-End-Shortening)的問題。在圖式3的配置中,這相當於記憶胞元邊緣處基材表面上的一個沒有絕緣的區域(12),這個區域(12)原本是被一個淺絕緣溝道覆蓋住的。
圖式3b顯示一個包含4個記憶胞元(101)的記憶胞元場。字線(7)及/或字線(8)構成的蛇行線路又被稱為擺動位線(Wiggled WordLine)。
圖式4顯示本發明之記憶胞元(101)的一個截面。與利用現有技術製造的記憶胞元(100)不同的是,在本發明的這種實施方式中,本發明之記憶胞元(101)位於閘極接點(2)及溝道式電容器(1)之間的接點(20)是在基材表面上(例如在磷摻雜的源極(3)上)形成的。補板(45)系位於接點(20)上。接點(20)設置在基材表面上,並延伸至溝道開口的第一個部分(51)的上方位置。溝道開口內有一個氧化物蓋(23)。溝道開口的第二個部分(52)被一條被動字線(8)覆蓋住。依據圖式3a,這條字線(8)往旁邊被移動一段距離,且在該處具有一較小的斷面。在字線(8)下方,氧化物蓋(23)將第二條字線(8)的導電材料(41,42)與形成溝道電容器(1)之記憶節點(15)的第三個多晶矽填料(33)絕緣。在溝道開口的第一部分(51)下方有一個位於氧物蓋(23)內的開口(24)。開口(24)被導電材料(例如一種多晶矽)填滿。開口(24)是連接記憶節點(15)與摻雜擴散區(3)的接點(20)的一部分。
在本發明的實施方式中,除了第一個多晶矽填料(31)外,溝道式電容的垂直構造還包括另外兩個多晶矽填料(32,33),以及兩個氧化物環套(21,22)。厚度較小的氧化物環套(22)位於厚度較大的氧化物環套(21)上方。這樣就可以使旁側開口(24)在接點(20)的氧化物蓋(23)內到記憶節點(15)之第三個多晶矽填料(33)的過渡區變大。
以下簡短說明一種能夠以很有利的方式製造本發明之DRAM記憶胞元(101)的製造方法首先進行形成溝道的步驟,也就是先將矽基質加熱,接著進行氧化,離析出一層在後續步驟中作為阻止蝕刻用的氮化物,以及產生一個在溝道形成時作為掩膜用的矽酸鹽玻璃層。
接下來的步驟是去除矽酸鹽玻璃層。接著在溝道內形成一個厚度例如為70nm的砷玻璃層,作為形成埋入板(71)的摻雜來源。接著進行塗漆步驟、曝光步驟、以及顯影步驟,以定義出砷玻璃在完成後續的蝕刻步驟後應具有的高度。
接著先將一個厚度約50nm的氧化層(TEOS)設置在砷玻璃上以防止砷向外擴散,接著將砷玻璃加熱,然後再將這個氧化層去除。接著在還是空著的溝道內離析出一個厚度為30nm的NO層作為電介質。在接下來的離析步驟中形成第一個多晶矽填料(31),然後將第一個多晶矽填料(31)向下蝕刻至第一個高度(81)。這樣就形成了電容器板(71)、記憶節點(15)、以及位於二者之間的電介質。
接下來的步驟是將溝道側避氧化,並在一個CVD步驟中以一個氧化層(TEOS)形成厚度約80nm的第一個氧化物環套(21)。在經過將氧化物層(TEOS)加都壓縮的步驟後,將氧化物環套(21)向下蝕刻至氮化物護墊的位置。接下來的步驟是形成第二個多晶矽填料(32),接著先將第二個多晶矽填料(32)弄平再向下蝕刻至第二個高度(82)。
重複側壁氧化到離析出氧化物層(TESO)的步驟,以形成含有第三個晶矽填料(33)的第二個氧化物環套(22)。第二個氧化物環套(22)的厚度大約只有40nm。接著將第二個氧化物環套(22)及第三個晶矽填料(33)向下蝕刻至第三個高度(83)。
接著以經由CMP的離析及平整化步驟形成氧化物蓋(23),為為此先將溝道(1)注滿。接下來的微影步驟以掃過許多記憶胞元(101)的線路形成主動區。在此步驟中,原先設置在主動區上的氮化物護墊及氧化物護墊均不受影響,而在主動區之間的區域則在蝕刻及離析步驟中形成淺絕緣溝道。
接下來的步驟是形成閘極接點(20及/或字線(7,8)、閘極間隔物(44)、以及氮化物補板(45),其中字線(7,8)需再進行一次微影步驟。氮化物補板的作用是僅容許在氮化物補板打開的開口處形成接點(20,24)。經過一個特定的微影步驟即可形成此一開口。接著進行一個蝕刻步驟將相應的補板材料去除,並將位於溝道開口之第一個部分(51)內的氧化物蓋打開。接著將在微影步驟中塗上去的抗蝕劑去除。
接著以低能量進行的BF2注入完成露空表面的摻雜。接著經由多晶矽離析產生接點(20,24),在這個步驟中應進行加熱作業,以得到足夠的向外擴散效果。利用KOH處理可以去除本徵多晶矽。接下來的步驟是去除氮化物補板,然後就可以利用形成與源/汲擴散區接觸的通路接觸孔的傳統的方法繼續進行以下的製造步驟。
標號說明1 溝道(溝道式電容器)2 閘極接點3 源極區,第二個摻雜區4 汲極區,第一個摻雜區5 位線接點6 淺絕緣溝道(STI)7 第一條被動字線8 第二條被動字線9 位線12 基材的未絕緣區15 記憶節點20 基材表面上方的接點,表面吊帶(Surface Strap)21 第一個氧化物環套22 第二個氧化物環套23 氧化物蓋24 氧化物蓋內的開口31 第一個多晶矽填料32 第二個多晶矽填料33 第三個多晶矽填料34 供埋入式接點向外擴散之第三個多晶矽填料41 帶有閘極氧化物的閘極多晶矽層42 鎢--矽層43 矽--氮化物44 矽--氧化物間隔物45 氮化物補板50 埋入式接點,Buried Strap51 溝道開口的第一個部分52 溝道開口的第二個部分71 埋入板,Buried Plate81 第一個高度,第一個氧化物環套的底邊82 第二個高度,第一個氧化物環套的頂邊83 第三個高度,第二個氧化物環套的頂邊100 以現有技術製作的記憶胞元101 本發明的記憶胞元
權利要求
1.一種包括以下構件的積體動態記憶胞元(101),--一個基材,--一個具有記憶胞元(15)的溝道式電容器,--一個具有以下構件的平面型選擇電晶體,a)一個與第一條字線(7)連接的閘極(2),b)一個位於基材內的第一個摻雜區(4),一條位線(5)與摻雜區(4)連接,c)一個位於基材內的第二個摻雜區(3),第二個摻雜區(3)經由接點(20)與位於溝道電容器(1)內的記憶節點(15)形成導電連接,這種積體動態記憶胞元的特徵為--接點(20)至少有一部分是位於基材表面上方,因此接點(20)至少將第二個摻雜區(3)的一部分覆蓋住,--記憶節點(15)至少被第一個氧化物環套(21)環繞住,這個氧化物環套(21)將記憶節點(15)與位於埋入基材的摻雜區(71)上方的基材絕緣,--在基材表面上的溝道式電容器(1)具有第一個開口,這個開口的第一個部分(51)被接點(20)覆蓋住,第二個部分(52)則被第二條字線(8)覆蓋住,--將氧化物蓋(23)設置在第一個開口內,--在氧化物蓋(23)內形成第二個開口(24),將第二個開口(24)以導電材料填滿,這些導電材料與接點(20)形成導電連接,--氧化物蓋(230及第二個開口(24)的導電材料系設置在記憶節點(15)的導電填料(31,32,33)面向基材表面的一個表面上,並將溝道電容器(1)的第一個開口全部封住。
2.如申請專利範圍第1項的記憶胞元(101),其特徵為--記憶胞元佔據一定的平面基材表面積,這個面積等於曝光過程在基材上可以解析出的最小結構尺寸的平方的8倍,--閘極(2)與溝道電容器(1)之間的距離相當於曝光過程在基材上可以解析出的最小結構尺寸。
3.如申請專利範圍第1或第2項的記憶胞元(101),其特徵為記憶節點(15)至少被第一個氧化物環套(210及第二個氧化物環套(22)以環狀方式圍繞住,其中,--設置在記憶節點(15)內下半部的第一個氧化物環套(21)的範圍是從埋入摻雜區上方的第一個高度(81)一直到第二個高度(82),第一個氧化物環套(21)的厚度稱為第一個氧化物厚度,--設置在記憶節點(15)內上半部的第二個氧化物環套(22)的範圍是從第二個高度(82)一直到第三個高度(83),第二個氧化物環套(22)的厚度稱為第二個氧化物厚度,--第二個氧化物厚度小於第二個氧化物厚度。
4.如申請專利範圍第1--3項中任一項的記憶胞元(101),其特徵為接點(20)含有摻雜多晶矽。
5.如申請專利範圍第1--4項中任一項的記憶胞元(101),其特徵為第二條字線(8)在其橫過溝道式電容器(1)之第一個開口的第二個部分(52)的範圍具有第一個斷面,在這個範圍之用則具有第二個斷面,而且第二個斷面大於第一個斷面。
6.如申請專利範圍第1--5項中任一項的記憶胞元(101),其特徵為溝道式電容器(1)具有第三個斷面,而且第二條字線(8)的第二個斷面小於溝道式電容器(1)所具有的第三個斷面。
7.一種至少能夠製造出如申請專利範圍第1--6項中任一項的第一個記憶胞元(101』)、第二個記憶胞元(102』)、以及第三個記憶胞元(103』)的製造方法,這種製造方法包括以下的步驟,--準備一個基材,--在基材內至少形成第一個溝道、第二個溝道、以及第三個溝道,--進行第一次注入作業,將第一個導電材料(31)次注入溝道內,並將第一個導電材料(31)向下蝕刻至第一個高度(81),--離析出氧化物,以便溝道內形成第一個氧化物環套(21),--進行第二次注入作業,將第一個導電材料(32)次注入溝道內,並將第一個導電材料(32)及第一個氧化物環套(21)向下蝕刻至第二個高度(82),--離析出氧化物並使其平整,以便形成將溝道封閉住的氧化物盍(23),--形成一個淺絕緣溝道(6),這個淺絕緣溝道(6)將設置在共同的基材區內的第一個溝道、第二個溝道、以及第三個溝道圍繞住,--為每一個第一個記憶胞元(101』,102』,103』)各形成第一條字線(7)及第二條字線(8),--對氧化物蓋(23)的一部分進行蝕刻,以形成一個通往位於氧化物蓋(23)之第二個導電材料(32)的接點開口(24),--對基材摻雜,以形成第一個摻雜區(4)及第二個摻雜區(3),--在接點開口(24)內離析出導電材料,並在第二個摻雜區(3)的表面形成位於第二個摻雜區(3)及溝道內的導電才料(32)之間的接點(20)。
全文摘要
動態記憶胞元,一種導電的表面吊帶式(Surace-Strap)接點(20)為具有溝道式電容器(1)及平面型選擇電晶體(2)的DRAM記憶胞元(101)形成平面型選擇電晶體(2)之擴散區(3)與溝道式電容器(1)之間的導電連接,接點(20)系位於基材表面的正上方並至少將擴散區(3)的一部分覆蓋住。溝道式電容器(1)的記憶節點(15)至少被一個氧化物環套(21)封閉住,這個氧化物環套(21)可以將記憶節點(15)與基材側的擴散區(3,4)絕緣。氧化物環套(21)上有一個氧化物蓋(230。位於氧化物蓋(23)內的一個以導電材料填滿的開口(24)與表面吊帶式(Surace-Strap)接點連接,開口(24)的範圍系從氧化物蓋(23)的表面一直垂直延伸至記憶節點(15)。一種有利的配置具有一個由數個面積為均為8F
文檔編號H01L21/334GK1457101SQ03131249
公開日2003年11月19日 申請日期2003年5月8日 優先權日2002年5月8日
發明者J·阿爾斯梅爾, W·格斯廷 申請人:因芬尼昂技術股份公司

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