具有動態錯誤偵測及更正的存儲器的製造方法

2023-05-28 15:34:56

具有動態錯誤偵測及更正的存儲器的製造方法
【專利摘要】本發明公開了一種具有動態錯誤偵測及更正的存儲器，其使用一錯誤更正表格而可以嵌入於一集成電路存儲裝置中。此錯誤更正表格包含當進行一數據讀取操作時所偵測並更新的錯誤而產生的項目。於後續讀取時，此表格中的項目通過在數據輸入到錯誤更正碼邏輯之前將自此陣列輸出的數據與更正位整合而不需要插入寫入或更新操作，錯誤更正碼邏輯是用來將對應的數據加上錯誤更正碼以產生錯誤檢查數據。
【專利說明】具有動態錯誤偵測及更正的存儲器
【技術領域】
[0001]本發明是關於包含錯誤更正碼邏輯的存儲裝置及系統。
【背景技術】
[0002]使用於集成電路存儲器的存儲器技術朝向使用越來越小的技術節點來開發，而且在單一集成電路晶片中具有越來越大容量的存儲陣列。當存儲單元的技術演進時，感測數據的邊界就變得很緊。此外，存儲單元在因為存儲單元本身和相鄰存儲單元高速和大量存取所導致的存儲單元狀態幹擾情況下的數據保存能力也會由於此較緊的邊界而受到限制。
[0003]為了解決這些因為存儲單元尺寸和密度演進產生的較緊的邊界及存儲單元幹擾所導致的問題，業界已普遍採用嵌入於集成電路存儲器中的錯誤更正碼。漢明碼是一種熟知的錯誤更正碼型態，可以用於提供單一位錯誤更正及受保護數據的雙位錯誤偵測之用。在某些存儲器技術中單一位偵測或許是不夠的。在此情況下，可以使用例如BCH碼的多重位錯誤更正碼技術。然而，使用BCH碼會消耗大量的硬體資源，而且其錯誤更正能力仍是有限的。
[0004]因此，希望提供一種改良的錯誤更正碼技術，其可以減少此技術在集成電路中所消耗的硬體資源同時又能增加其錯誤更正的表現。

【發明內容】

[0005]此處所描述的技術是提供一種改良的錯誤更正碼技術，其使用一錯誤更正表格而可以嵌入於一集成電路存儲裝置中。此錯誤更正表格包含當進行一數據讀取操作時所偵測並更新的錯誤而產生的項目。於後續讀取時，此表格中的項目通過在數據輸入到錯誤更正碼邏輯之前將自此陣列輸出的數據與更正位整合而不需要插入寫入或更新操作，錯誤更正碼邏輯是用來將對應的數據加上錯誤更正碼以產生錯誤檢查數據。
[0006]此錯誤更正表格可以被稱為一"動態"地錯誤更正表格，因為其用來暫時地更正由錯誤更正碼(ECC)保護的數據中的錯誤，此錯誤更正碼(ECC)或許會在此數據的寫入或更新間發生。此外，此表格是"動態"的也因為於後續在數據寫入或更新間的讀取操作時會自動的更動。使用此錯誤更正表格，因為舉例而言讀取操作重複偏壓所造成的"讀取幹擾"而導致存儲單元狀態的劣化的錯誤累積可以被紀錄且更正。
[0007]本發明的其它目的和優點，會在下列實施方式以及權利要求範圍的章節中搭配圖式被描述。
【專利附圖】

【附圖說明】
[0008]圖1顯示於一讀取操作時結合存儲系統與錯誤更正碼(ECC)的簡要方塊示意圖。
[0009]圖2顯示於一讀取操作時結合存儲系統與錯誤更正碼(ECC)的簡要方塊示意圖。
[0010]圖3A顯示根據已知技術在一系列的讀取操作中，錯誤更正碼(ECC)的上限是如何可以被超過的。[0011]圖3B顯示於一編程操作後的多重讀取中其所累積無法更正的錯誤的簡要示意圖。
[0012]圖4A顯示根據本發明的技術在一系列的讀取操作中，防止超過錯誤更正碼(ECC)的上限。
[0013]圖4B顯示於一編程操作後的多重讀取中如何使用本發明的技術防止超過錯誤更正碼(ECC)的上限的簡要示意圖。
[0014]圖5顯示一個使用上述的錯誤偵測表的集成電路的方塊是意圖。
[0015]圖6顯示使用一個內容可尋址存儲器(CAM)儲存的錯誤更正表格的組態示意圖。
[0016]圖7顯示一個使用上述的錯誤偵測表的一替代集成電路的方塊是意圖。
[0017]圖8是顯示此處所描述的集成電路進行一個由控制邏輯執行的讀取操作相關的流程圖。
[0018]圖9是顯示此處所描述的集成電路進行一個由控制邏輯執行的寫入或更新操作相關的流程圖。
[0019]圖10是顯示此處所描述的集成電路產生此處所描述的錯誤更正表格中項目的流程圖。
[0020]【主要元件符號說明】
[0021]20:存儲器
[0022]21:錯誤更正碼邏輯
[0023]22:緩衝器
[0024]100、101:集成電路
[0025]200:陣列
[0026]201:輸入/輸出緩衝器
[0027]202:控制輸入/輸出
[0028]203:命令解碼器
[0029]204:X 解碼器
[0030]205:Y 選擇器
[0031]206:感測放大器
[0032]207:錯誤更正碼層
[0033]208:表格(內容可尋址存儲器)
[0034]210:控制器
【具體實施方式】
[0035]為進一步說明各實施例，本發明的實施例乃提供有圖式圖1到圖10。這些圖式乃為本發明揭露內容的一部分，其主要是用以說明實施例，並可配合說明書的相關描述來解釋實施例的運作原理。配合參考這些內容，本領域具有通常知識者應能理解其他可能的實施方式以及本發明的優點。
[0036]圖1和圖2顯示應用於存儲系統中的基本錯誤更正碼(ECC)的邏輯結構。圖1顯示一存儲器20，其可以是具有錯誤更正碼(ECC)邏輯的集成電路存儲器以在讀取操作中控制對應的數據流。於一讀取操作時尋址存儲器20的數據，被尋址的數據被傳送至一緩衝器22及錯誤更正碼(ECC)邏輯21，而與被尋址數據相關的錯誤更正碼(ECC)也傳送至錯誤更正碼(ECC)邏輯21。此被尋址數據報括例如是一頁面或是其他多重字節數據的一組數據，且根據此組數據算出錯誤更正碼(ECC)。此錯誤更正碼(ECC)邏輯21決定尋址的數據中是否包含一個或多個錯誤，且所偵測到的一個或多個錯誤是否可以被更正。在一給定應用的錯誤檢查數據中的錯誤數目及是否可被更正是根據所使用的錯誤更正碼(ECC)種類決定。假如錯誤可以被更正，則自錯誤更正碼(ECC)邏輯21產生的更正數據會與具有將此尋址數據與更正數據合併的邏輯23的緩衝器22中的尋址數據結合。然後，此具有更正數據合併的錯誤檢查區塊提供作為輸出。
[0037]圖2顯示此存儲器20，其可以是具有錯誤更正碼(ECC)邏輯的集成電路存儲器以在讀取操作中控制對應的數據流。於一寫入數據於尋址在此存儲器20 —區塊的操作時，即將被寫入的數據被傳送至一緩衝器22。通常是平行地方式，錯誤更正碼(ECC)邏輯21計算與此數據相關將被儲存的錯誤更正碼(ECC)。來自緩衝器22的數據及來自錯誤更正碼(ECC)邏輯21的錯誤更正碼(ECC)被儲存於存儲器20內。
[0038]在圖1和圖2中所示的錯誤更正碼(ECC)邏輯21和緩衝器22可以以許多不同的實施方式組態於一存儲系統中。舉例而言，錯誤更正碼(ECC)邏輯21和緩衝器22可以使用一個主處理器的作業系統實施。此外，錯誤更正碼(ECC)邏輯21和緩衝器22可以實施於一個通常與其他存儲裝置搭配的存儲器控制裝置中，其是用來控制存儲器20。在其他的實施例中，錯誤更正碼(ECC)邏輯21和緩衝器22可以嵌入於具有存儲陣列的集成電路內。
[0039]圖3A顯示一個類似於圖1及圖2所示的錯誤更正碼(ECC)系統的表現圖，在此情況下數據在被更新或是被新數據覆蓋之前是被寫入一次及讀取多次。對於此種情況，讀取數目是沿著橫軸反映，而在一給定讀取區塊中的錯誤數目是沿著縱軸反映。如同之前所描述過的，在許多現代的存儲器技術中，讀取操作會干擾儲存在尋址存儲單元中的數據或是此數據會在長時間中累積錯誤因為此存儲單元技術中的其他幹擾源或是特性的關係。圖3A顯示在一系列的讀取操作中，在尋址數據偵測的錯誤數目可以到達與此尋址數據相關的錯誤更正碼(ECC)邏輯的上限。假如此上限到達一存儲系統所部署的數目，則此存儲器變得不可靠。
[0040]圖3B顯示一個於多重讀取中所發生的問題的簡要示意圖。在圖3B中，此系列先開始一編程操作30 (或寫入操作)。之後，對在編程操作中所寫入的數據進行讀取操作31。之後再進行一系列時間分布間隔為隨意選取的讀取操作32、33、34、35、36、37。在此範例中，於讀取32時偵測到單一位錯誤。此錯誤更正碼(ECC)邏輯能夠更正此錯誤所以正確的數據被傳送至主機。在後續的讀取33時，偵測到相同的單一位錯誤。一段時間之後，下一個讀取34時，偵測到三個位錯誤，其包括原本的單一位錯誤及額外的兩個位錯誤。假如其具有足夠的深度的話，此錯誤更正碼(ECC)邏輯或許能夠更正此三個位錯誤，或是會是超過此錯誤更正碼(ECC)邏輯的上限。圖3B顯示下一個讀取35時仍偵測到相同的三個位錯誤。一段時間之後，下一個讀取36時，偵測到四個位錯誤，其包括原本的三個位錯誤及額外的一個位錯誤。類似地，下一個讀取37還是偵測到相同的四個位錯誤。因此，圖3B顯示一系列的讀取操作時所累積的錯誤數目，如圖3A所示。
[0041]圖4A是一個類似於圖3A的圖式，然而，其是使用本發明所描述的技術的結果。特別是，在編程之後的一系列讀取操作中，並不需要進行更新或是覆蓋數據就可以不斷地持續程序的進行而不會使錯誤累積到達超過錯誤更正碼(ECC)邏輯的上限。
[0042]圖4B顯示一個與圖3B類似的比較圖。在圖4B中，顯示使用本發明所描述的技術的結果而與圖3B進行對比，此系列的讀取會遇到圖3B中所式的相同位錯誤情況。此系列會先開始一編程操作40，之後，進行第一讀取操作41。之後再進行一系列的讀取操作42、43、44、45、46、47。在此範例中，於讀取42時由錯誤更正碼(ECC)邏輯偵測到單一位錯誤。此錯誤更正碼(ECC)邏輯能夠更正此錯誤，所以正確的數據被提供。此外，以下也將會具體描述一錯誤更正表格，在此範例中是應用一個內容可尋址存儲器(CAM)，寫入一個包括此尋址數據的地址及辨識所偵測錯誤的項目。在下一個讀取43時，在將其施加至錯誤更正碼(ECC)邏輯之前使用此錯誤更正表格來更正先前所偵測到的錯誤。因此，於第二讀取43時，在錯誤更正碼(ECC)邏輯中沒有偵測到錯誤。在下一個讀取44時，偵測到兩個位錯誤，其與已經使用錯誤更正表格來更正的錯誤不同。在此範例中，可以使用錯誤更正碼(ECC)邏輯來更正此兩個位的錯誤，且會在錯誤更正表格中為這兩個新偵測到的錯誤產生兩個新的項目。於下一個讀取45時，因為已經使用錯誤更正表格來更正此兩個位的錯誤，在錯誤更正碼(ECC)邏輯中沒有偵測到錯誤。最後，於讀取46時，偵測到單一位錯誤。此錯誤可以使用錯誤更正碼(ECC)邏輯來更正，且會在錯誤更正表格中產生一個新的項目。於下一個讀取47時，沒有偵測到錯誤。因此，使用此處所描述的技術即使是發生新的錯誤，仍可以持續進行一系列的讀取操作而不會超過錯誤更正碼(ECC)系統的上限。
[0043]圖5顯示一個使用上述的錯誤偵測表的集成電路100的方塊是意圖。此集成電路100包括一存儲陣列200。一輸入/輸出緩衝器201包括接收和傳送數據以及地址信號的電路與例如是存儲器控制器或是主機處理器等外部裝置溝通。一控制輸入/輸出方塊202包括接收和傳送與外部裝置進行溝通的控制信號的電路，包括例如是晶片致能信號、寫入致能信號、和時鐘信號等等。一命令解碼器203與輸入/輸出緩衝器201和控制輸入/輸出方塊202耦接，其偵測和導致存儲器操作時的命令的執行，包括讀取命令和寫入命令。在某些技術中寫入命令包括編程和擦除命令。此命令解碼器203與行(X)解碼器204和列(Y)選擇器205耦接以存取此存儲陣列200。感測放大器206經由列選擇器205與此存儲陣列200耦接。此集成電路100中亦具有控制器210。
[0044]此控制器210可以包括一個或多個狀態機構、緩存器文件以及其他用來操作執行包括讀取和寫入存儲器功能的邏輯電路。此控制器可以使用一個或多個專屬邏輯電路、可編程柵極陣列電路、可編程處理器及其相關軟體、或是上述電路的組合來實施。在某些實施例中，一部分的控制器功能可以放在集成電路100外實施，舉例而言，與存儲器控制器或是主機處理器相關的硬體或軟體。
[0045]此集成電路100也包括錯誤更正碼(ECC)層207，如顯示於此範例圖中與輸入/輸出緩衝器201耦接。此錯誤更正碼(ECC)層207包括如圖1和圖2中所示的錯誤更正碼(ECC)邏輯和緩衝器，且提供此集成電路一個嵌入式錯誤更正碼(ECC)邏輯。必須注意的是在某些應用中，錯誤更正碼(ECC)層207的某些功能可以放在集成電路100外實施，舉例而言，與存儲器控制器或是主機處理器相關的硬體或軟體。
[0046]一個錯誤更正表格208也包括於此集成電路100中。在此範例中的錯誤更正表格208是使用錯誤更正表格208來實施。表格208的輸入包括一尋址位的地址，在此範例中其包括由命令解碼器203輸出的行地址和列地址。此外，表格208的輸入也包括自錯誤更正碼(ECC)層207對一偵測且更正錯誤的尋址數據的位地址。此錯誤更正表格208的輸出是一個匹配信號，其會施加至此圖中標示為互斥或門(XOR)的邏輯輸入之一，其會將自錯誤更正表格208的更正錯誤與由感測放大器206提供的數據合併，因此動態地更正與表格208的一對應項目的尋址數據中的錯誤。
[0047]在一範例實施中，此組感測放大器206中的每一個感測放大器可以與一尋址數據中的一特定位地址相關。此表格208可以邏輯地或實體地區段化，且因此包括與每一個感測放大器相關的區段。此表格208也可以組態為對每一個區段傳送其匹配信號。一個互斥或門可以與每一個感測放大器相關，其與來自表格的對應匹配信號耦接。在其他的範例中，來自感測放大器206中的尋址數據可以依序傳送通過整合邏輯，其會將位更正施加至合適的位地址。
[0048]圖6顯示使用一個內容可尋址存儲器(CAM)儲存的錯誤更正表格250的組態示意圖。圖6所不的表格包括多個項目。此表格250是一個儲存於一個內容可尋址存儲器(CAM)內的數據結構，使得輸入與每一個項目中的內容進行比較，且將每一個項目的輸出進行邏輯"或"的匹配，如同符號251所指示的，以在線252上提供匹配信號。此表格中的每一個項目包括一"正確/不正確"標識FL，其指示對應的項目是否被使用且目前正確與否。此FL標識由控制器210中的邏輯或是集成電路中的其他邏輯電路在產生此表格的項目時設定。此表格中的每一個項目包括一數據地址，在此範例中其包含每一個尋址數據組的行地址及列地址。此數據地址可以對每一個項目在控制器中的控制邏輯或是集成電路中的其他邏輯電路控制下，使用由儲存在命令解碼器203的緩存器中的數據，或是在列解碼器204及行解碼器203的緩存器中的數據提供。此外，此表格中的每一個項目包括一位地址來辨識即將被此表格進行更正的錯誤。此位地址可以在偵測到錯誤時由此裝置的錯誤更正碼(ECC)層207的錯誤更正碼(ECC)邏輯提供。
[0049]此表格208對每一個區塊地址可以包含一個或多個項目，以允許於一系列讀取時進行多個位更正。此表格的大小可以在設計此集成電路時根據實施此表格的成本(會根據表格的大小而增加)和此裝置所預期的錯誤率表現特性(例如位錯誤率BER)之間作取捨。
[0050]此表格可以包含較此陣列中由特定感測放大器供應的行數據位更少的項目。因此，或許會發生表格不夠用的情況。在此情況下，控制器210中可以包括決定是否要將舊的項目拋棄而使用新產生的項目覆蓋的邏輯。舉例而言，控制器中的邏輯可以辨識具有表格中位錯誤最多的項目的區塊數據(例如頁面)。與這些頁面相關的項目可以被設定為不正確。當一給定數據的項目被設定為不正確時，控制器210中的邏輯可以產生一個信號以響應此受到影響的頁面已經立刻或是當具有可用資源時會執行更新。替代地，控制器中的邏輯可以辨識具有表格中位錯誤最少的項目的頁面。因為假設這些頁面的後續讀取較不可能於覆蓋之前發生，或是此錯誤更正碼(ECC)邏輯仍然可以在後續讀取時具有更新如此錯誤的能力，而將與這些頁面相關的項目可以被設定為不正確。
[0051]圖7顯示一個類似於圖5的集成電路100，其中類似的元件使用類似的參考標號而不再重新描述。在此集成電路101中，將使用表格208更正的錯誤與經由感測放大器206所讀取的數據進行整合的邏輯標示為一多任務器，其中來自表格208的錯誤值提供作為多任務器的第一輸入，而來自感測放大器206的數據提供作為多任務器219的第二輸入。來自表格208的匹配信號MATCH提供作為多任務器219的選擇輸入。在此互斥柵(XOR)實施例中，可以對此讀取數據的感測放大器206群組中的每一個感測放大器搭配一個多任務器。此表格中的項目可以是邏輯地或實體地區段以根據所偵測錯誤的位地址提供匹配信號給每一個多任務器。
[0052]圖5和圖7兩者皆顯示包括一儲存數據和錯誤更正碼(ECC)於可尋址位置的存儲陣列的集成電路實施例，此可尋址位置包括舉例而言使用晶片中錯誤更正碼(ECC)邏輯先前所決定的至少一個具有一個或多個錯誤的數據位置；一內容可尋址存儲器CAM，包括儲存先前所決定的至少一個具有一個或多個錯誤的數據位置的地址的項目；及安置介於存儲陣列與錯誤更正碼(ECC)邏輯數據路徑的邏輯，以使用此內容可尋址存儲器CAM於使用錯誤更正碼(ECC)邏輯之前來更正此尋址數據中的錯誤。
[0053]圖8是一個顯示與一讀取操作相關的流程圖，此讀取操作是利用集成電路100、101上的邏輯來實施，其包括控制器210中的邏輯電路、命令解碼器203和錯誤更正碼(ECC)層207等等。第一步驟包括決定此集成電路是否接收一命令(301) ?如同循環所指示的此邏輯電路等候到接收一命令。在下一步驟中，此邏輯電路決定所接收到命令的種類
(302)。為了描述簡易起見，假如此命令不是一讀取命令，則此邏輯會分支去執行其他功能(312)。假如此命令是一個讀取命令，則此邏輯導致對此存儲陣列中的尋址數據進行存取
(303)。此外，此邏輯導致使用區塊地址對此錯誤更正表格進行存取(304)。此邏輯決定是否在表格中找到尋址數據的正確項目(305)。假如決定是正確項目，則將來自表格的項目與數據進行整合而更正尋址數據。之後，或者在步驟305的表格中沒有找到正確項目，此邏輯繼續供應更正尋址數據至錯誤更正碼邏輯。此錯誤更正碼邏輯然後輸出更正過的錯誤檢查區塊(308)。此邏輯決定錯誤檢查區塊中是否存在任何更正過的錯誤(309)，舉例而言，通過接收來自錯誤更正碼(ECC)邏輯的信號後來決定。假如存在更正過的錯誤，則對所辨識的錯誤的區塊地址於表格中產生一個新的項目(310)。假如步驟309中沒有存在更正過的錯誤，則此邏輯可以分支去執行其他功能(314)。
·[0054]圖9是一個顯示與一寫入或是更新操作相關的流程圖，此操作是利用集成電路IOOUOl上的邏輯來實施，其包括控制器210中的邏輯電路、命令解碼器203和錯誤更正碼(ECC)層207等等。第一步驟包括決定此集成電路是否接收一命令(351) ?如同循環所指示的此邏輯電路等候到接收一命令。在下一步驟中，此邏輯電路決定所接收到命令的種類
(352)。為了描述簡易起見，假如此命令不是一寫入或是更新命令，則此邏輯會分支去執行其他功能。假如此命令是一個寫入或是更新命令，則此邏輯導致對此存儲陣列中的尋址數據進行存取(353)。此外，此邏輯導致使用區塊地址對此錯誤更正表格進行存取(354)。此邏輯決定是否在表格中找到尋址數據的正確項目(355)。假如在步驟305的表格中沒有找到正確項目，則此管理與寫入或是更新相關表格的流程就完成了。假如對此區塊地址中找到正確項目，則此項目會通過設定為不正確或是未使用而加以拋棄(356)，其可以通過設定圖5中的FL標識來達成。替代地，此項目可以通過擦除整個項目或是設定至其默認值來拋棄。
[0055]圖10是一個顯示與於表格中產生一個新項目操作相關的流程圖，此操作是利用集成電路100、101上的邏輯來實施，其包括控制器210中的邏輯電路、命令解碼器203和錯誤更正碼(ECC)層207等等。第一步驟包括決定此集成電路是否接收一個產生新項目的命令(381) ?如同循環所指示的此邏輯電路等候到接收一個產生新項目的命令。如此的信號可以在偵測到尋址數據中具有一個或以上的錯誤時，由錯誤更正碼(ECC)層207產生。在下一步驟中，此邏輯電路決定此表格中是否具有可用的空間(382)。假如具有可用的空間，則此流程前進至步驟384寫入一個新的項目。是否具有可用的空間可以由掃描FL標識來決定是否有任何指示具有一個未使用項目的標識。假如沒有可用的空間，則此邏輯決定要覆蓋一個項目。一個決定要將一項目覆蓋的技術是決定此表格中具有最少項目的區塊地址，且選取這些項目之一。另一種選取一項目的技術則是將欲覆蓋的項目重置，導致邏輯重新掃描此表格以發現指示具有一個未使用項目的標識。
[0056]此處所描述的技術其通過使用錯誤更正碼(ECC)技術而大幅改善存儲器的可靠性。此外，錯誤更正碼(ECC)效率可以使用應用內容可尋址存儲器CAM實施的錯誤更正表格來優化。與此技術相關的硬體負擔十分小，且可以延伸至僅對尋址數據中偵測及更正一個或少數位的錯誤更正碼(ECC)系統的設計。因此，一個設計用來更正單一位錯誤的錯誤更正碼(ECC)系統可以用於一系列讀取時更正許多錯誤而不需要插入寫入或更新操作。當此錯誤更正碼(ECC)系統設計用來更正多重位錯誤時，此處所描述的技術能力可以進一步擴展，以致能於系列讀取時更正大量錯誤的能力。
[0057]本發明的較佳實施例與範例詳細揭露如上，但應了解為上述範例僅作為範例，非用以限制專利的範圍。就熟知技藝之人而言，自可輕易依據隨附權利要求的範圍對相關技術進行修改與組合。
【權利要求】
1.一種操作一具有錯誤更正碼數據的存儲器的方法，包含: 使用錯誤更正碼來決定儲存在該存儲器中具有地址的位置中的數據的錯誤； 將被決定具有一個或多個錯誤數據的該些位置儲存於一表格的項目中，該表格的該些項目與特定數據對應，該特定數據是利用該特定數據在該存儲器中該位置的該地址進行存取； 於儲存該項目於該表格內之後，讀取該存儲器中的被尋址數據；以及 於使用該錯誤更正碼之前，使用該表格來更正該被尋址數據中的一錯誤。
2.根據權利要求1所述的方法，其中該表格包括儲存於一內容可尋址存儲器中的一數據結構。
3.根據權利要求1所述的方法，更包含更新該存儲器中的數據，且清除該表格中與該更新數據有關的該些項目。
4.根據權利要求1所述的方法，更包含: 於使用該表格更正該尋址數據中的一錯誤之後，將該尋址數據及該錯誤更正碼提供至錯誤更正碼邏輯，且經由該錯誤更正碼邏輯來提供錯誤檢查後的數據。
5.根據權利要求1所述的方法，更包含假如該錯誤更正碼邏輯有辨識出被尋址數據有錯誤，則於該表格中產生一項目。
6.根據權利要求5所述的方法，更包含假如該表格已經滿了，則用該產生的項目覆蓋現存項目之一。
7.根據權利要求6所述的方法，更包含使用自該表格中的該些項目所決定的參數來選取該現存項目之一。
8.一種集成電路,包含: 一存儲陣列，用以儲存數據及錯誤更正碼於可尋址的位置，包括使用錯誤更正碼決定出有一個或多個錯誤的儲存在一個或多個位置上的數據； 一表格存儲器儲存一表格，該表格包括儲存被決定具有一個或多個錯誤的該數據的該些位置的項目；以及 一邏輯，於使用與被尋址數據所對應的該錯誤更正碼之前，使用該表格來更正該被尋址數據中的一錯誤。
9.根據權利要求8所述的集成電路，其中該表格存儲器包括一內容可尋址存儲器。
10.根據權利要求8所述的集成電路，更包含一響應該存儲器的更新，而將該表格中對應於被更新數據的項目予以清除的邏輯。
11.根據權利要求8所述的集成電路，更包含錯誤更正碼邏輯於該集成電路中，及一邏輯用以在該錯誤更正碼邏輯有辨識出錯誤時於該表格中產生一項目的邏輯。
12.根據權利要求8所述的集成電路，更包含: 一錯誤更正碼邏輯於該集成電路中； 一將使用該表格更正後的數據及與該數據相關的該錯誤更正碼提供至該錯誤更正碼邏輯，及使用該錯誤更正碼邏輯來提供經錯誤檢查後的數據的邏輯。
13.根據權利要求8所述的集成電路，更包含:一錯誤更正碼邏輯於該集成電路中，一當該錯誤更正碼邏輯辨識出有錯誤時於該表格中產生項目的邏輯，及一使用自該表格中的該些項目所決定的參數來選取現存項目之一進行替換的邏輯。
14.根據權利要求8所述的集成電路，其中該使用該表格中的一項目來更正一錯誤的邏輯包括一互斥或門，其具有一第一輸入端與該表格的一輸出連接，及一第二輸入端與該陣列的一感測放大器的一輸出連接。
15.根據權利要求8所述的集成電路，其中該使用該表格中的一項目來更正一錯誤的邏輯包括一多任務器，其具有一第一輸入端與該表格的一輸出連接，及一第二輸入端與該陣列的一感測放大器的一輸出連接；以及一選擇控制信號，其與該表格的一輸出連接。
16.—種集成電路,包含: 一存儲陣列，用以儲存數據及錯誤更正碼(ECC)於可尋址的位置，包括在至少一個由錯誤更正碼所決定出具有一個或多個錯誤的位置上的數據； 一內容可尋址存儲器(CAM)，其包括一些項目，用以儲存那些被決定具有一個或多個錯誤的數據的該至少一個位置所對應的地址； 錯誤更正碼(ECC)邏輯；以及 邏輯，安置於該存儲陣列與該錯誤更正碼(ECC)邏輯間的一數據路徑，以使用該內容可尋址 存儲器(CAM)於使用錯誤更正碼(ECC)邏輯之前來更正一被尋址數據中的一錯誤。
【文檔編號】G06F11/10GK103593252SQ201210289516
【公開日】2014年2月19日 申請日期:2012年8月14日 優先權日:2012年8月14日
【發明者】黃世昌, 陳漢松 申請人:旺宏電子股份有限公司