一種測試fpga的裝置與方法
2023-06-04 04:26:26 4
一種測試fpga的裝置與方法
【專利摘要】本發明提供了一種測試FPGA的裝置與方法。該測試FPGA的裝置位於FPGA晶片內，包括：自測試控制器，用於按照預設時序生成地址生成信號和回讀使能信號；地址生成器，用於在地址生成信號的驅動下，生成遍歷被測試的FPGA配置陣列的地址，並使該地址對應的FPGA配置陣列處於相應的讀寫狀態；數據生成器，用於在回讀使能信號的作用下，對於由地址生成器提供的每一個地址，依據該地址，首先從FPGA配置陣列讀取配置數據，對該配置數據進行變換形成一組新的測試配置數據，然後將新產生的測試配置數據重新寫回至FPGA配置陣列的該地址。本發明減少了從晶片外部串行加載測試配置的次數，提升了測試效率，降低了測試成本。
【專利說明】—種測試FPGA的裝置與方法
【技術領域】
[0001]本發明涉及現場可編程門陣列(Field programmable Gate Array,簡稱FPGA)設計領域，特別涉及一種測試FPGA的裝置與方法。
【背景技術】
[0002]FPGA的生成測試一般由多個測試階段(test session)組成,一個測試階段FPGA測試可大致分為3個步驟:1、加載測試配置；2、加載激勵；3、觀測測試響應。測試配置加載的目的在於，將其配置成特定的電路結構，以方便測試。測試配置碼為一串二進位編碼，其長度可達數千萬至數億位，通過串行下載至FPGA的配置位陣列中，從而完成一次測試配置加載。隨後，施加測試激勵以獲得測試響應。通過將獲得的測試響應與期望的測試響應進行比較，判斷FPGA是否存在故障。
[0003]隨著FPGA規模不斷提升、FPGA的功能日趨複雜，測試配置碼的體積不斷增大。從而導致，測試配置的加載時間增加，測試配置次數增多。在上述過程中，加載測試配置所佔用的時間約佔整個測試時間的90%?98%，因此，縮短測試配置加載時間，對縮短測試總時間具有重要意義。
[0004]由於配置位的數量迅速增長，單純提高配置速度，難以滿足現代FPGA的測試要求。特別是，FPGA中IO埠的數量相對於FPGA內部邏輯規模不斷減小，FPGA的可觀察性和可控制性呈下降趨勢，導致依靠優化測試配置，壓縮測試配置次數的方法，在優化空間上受到了越來越多的局限。為此，在FPGA設計過程中，往往採用可測試性設計手段，以提高測試效率。
[0005]目前典型的可測試性設計手段有兩類。第一類方法的基本思想是改變FPGA內部邏輯和互連結構，使其滿足一定的可測試性規則，降低FPGA的複雜度。但是該類方法需要滿足苛刻的設計約束，對FPGA性能產生較大影響。第二類方法是在FPGA設計過程中插入內建自測試電路，該電路主要包括激勵產生電路和響應分析電路，測試激勵不必通過IO從外部施加，測試響應也不必通過IO引出觀察，從而緩解了 FPGA中IO埠數量相對於FPGA內部邏輯規模不斷減小造成的影響。該類方法對結構較為規整的FPGA較為有效，但隨著FPGA陣列規模的日益複雜，這類方法所帶來的優化效果受到很大影響。
[0006] 申請人:發現現有技術存在如下技術缺陷:加載測試配置帶來的開銷非常大，從而影響了測試效率，提高了測試成本。
【發明內容】
[0007](一 )要解決的技術問題
[0008]為解決上述的一個或多個問題，本發明提供了一種測試FPGA的裝置與方法，以減小測試配置加載的開銷。
[0009]( 二 )技術方案
[0010]根據本發明的一個方面，提供了一種測試FPGA的裝置，該測試FPGA的裝置位於FPGA晶片內，包括:自測試控制器，用於按照預設時序生成地址生成信號和回讀使能信號；地址生成器，用於在地址生成信號的驅動下，生成遍歷被測試的FPGA配置陣列的地址，並在生成每一個地址後，使該地址對應的FPGA配置陣列處於相應的讀寫狀態；數據生成器，用於在回讀使能信號的作用下，對於由地址生成器提供的每一個地址，依據該地址從FPGA配置陣列讀取配置數據，對該配置數據進行變換形成一組新的配置數據，並將該新配置數據重新寫回至FPGA配置陣列的該地址。
[0011]根據本發明的另一個方面，還提供了一種測試FPGA的方法，其基於上述的測試FPGA的裝置，包括:步驟A，從片外加載測試碼至配置陣列，隨後施加一組測試激勵，觀察測試響應，若得到正確響應，則啟動自測試控制器；步驟B，自測試控制器收到啟動命令後，重置地址生成器，使地址值為最低地址-1，並配置數據生成器，使數據生成器可以利用步驟A中所採用的測試配置通過變換和疊加產生新的激勵；步驟C，地址生成器被重置後，接收自測試控制器發出的地址加I指令，並判斷當前地址是否已超過最高地址，若未超過最高地址則進入步驟D，否則進入步驟E ;步驟D，自測試控制器生成回讀使能信號，並將該回讀使能發送至數據生成器；數據生成器在回讀使能信號的作用下，對於由地址生成器提供的地址，從中讀取回配置數據，然後對該配置數據進行變換形成一組新的配置數據，並將該新配置數據重新寫回至FPGA配置陣列的該地址中；步驟E，自測試控制器發出測試配置變換完成信號，等待外部的測試設備施加測試激勵觀察測試響應；步驟F，在確認測試響應與期望響應一致後，向自測試控制器發出繼續指令，自測試控制器判斷當前的測試配置是否仍可以通過數據生成器的變換產生出新的測試配置，若可以進入步驟A，否則進入步驟G ;步驟G，若所有測試配置已經加載完成，則結束，否則向自測試控制器發出重置指令並返回步驟A0
[0012](三)有益效果
[0013]從上述技術方案可以看出，本發明測試FPGA的裝置與方法具有以下有益效果:
[0014](I)位於FPGA晶片內，將FPGA配置存儲器中的測試配置變換成為另一組有效的測試配置，從而減少了從晶片外部串行加載測試配置的次數，提升了測試效率，降低了測試成本；
[0015](2)不需要在FPGA陣列中插入任何邏輯，從而該測試FPGA的裝置不會對現有FPGA陣列的功能和性能產生影響，並且，該測試FPGA的裝置對用戶完全透明，不影響產品的應用；
[0016](3)具有較小的面積開銷且不佔用核心晶片面積，在降低測試成本的同時對生成成本的影響很小。
【專利附圖】
【附圖說明】
[0017]圖1為根據本發明實施例的測試FPGA的裝置的結構示意圖；
[0018]圖2為圖1所示測試FPGA的裝置中地址生成器的結構示意圖；
[0019]圖3為圖1所示測試FPGA的裝置中數據生成器的結構示意圖；
[0020]圖4為圖3所示數據生成器中配置塊Conf.CLB的結構示意圖；
[0021]圖5為配置塊Conf.CLB中sw_cell的寄存器鏈片段與交換矩陣單元配置位對應關係的不意圖；[0022]圖6根據本發明實施例的測試FPGA的裝置中自測試控制器的控制流程圖。
【具體實施方式】
[0023]為使本發明的目的、技術方案和優點更加清楚明白，以下結合具體實施例，並參照附圖，對本發明進一步詳細說明。
[0024]本發明的測試FPGA的裝置及方法，通過利用數據生成器和地址生成器中的反饋和疊加裝置，將FPGA配置存儲器中的測試配置變換成為另一組有效的測試配置，以減少從晶片外部串行加載測試配置的次數，提升測試效率，降低測試成本。
[0025]在本發明的一個示例性實施例中，提出了一種測試FPGA的裝置。如圖1所示，該測試FPGA的裝置包括:數據生成器12、地址生成器14和自測試控制器13。其中，自測試控制器13，用於按照預設時序生成地址生成信號和回讀使能信號。地址生成器14，用於在地址生成信號的驅動下，生成遍歷FPGA配置陣列11的地址。數據生成器12，用於在回讀使能信號的作用下，對於由地址生成器提供的每一個地址，依據該地址從FPGA配置陣列11讀取配置數據，對該配置數據進行變換形成一組新的配置數據，並將該新配置數據重新寫回至FPGA配置陣列11的該地址。以下分別對以上部件進行詳細說明。 [0026]地址生成器14，用於在所述地址生成信號的驅動下，生成遍歷FPGA配置陣列的地址。一般情況下，地址生成器可通過對地址進行遞增或者遞減操作來生成遍歷FPGA配置陣列的地址。需要說明，地址遞增或遞減操作方式，取決於配置陣列地址的編碼方式，如採用線性地址，則地址生成器可以使用傳統的累加器進行地址的遞增，在此無需冗述。
[0027]如地址生成器14採用獨熱碼地址時，對於η位地址的FPGA配置陣列，該地址生成器14可採用η+1位的移位寄存器鏈，其中，第I個寄存器包含I位有效位。如圖2所示。
[0028]對於該η+1位移位寄存器鏈中的第i個移位寄存器(i = 1、2、……、η、η+1):
[0029](I)其時鐘端均連接至共同的時鐘端。當進行地址增加時，在共同的時鐘端施加上升沿時鐘信號(elk)，移位寄存器鏈進行循環右移，在循環右移過程中，寄存器I至寄存器η所連接的讀寫通依次打開；
[0030](2)其復位端連接至共同的復位端。地址復位時，在共同的復位端施加地址復位信號addr_reSet，此時除第η+1個移位寄存器的狀態為I外，其餘移位寄存器狀態為0，寄存器I至寄存器η所連接的讀寫通道關閉；
[0031](3)當i古η+1時，其輸出端連接到兩部分:第一部分為第i+Ι個移位寄存器的輸入端，第二部分為共同的傳輸門或傳輸管的控制端，該控制端用於打開或者關閉讀寫通道；當i = η+1時,其輸出端連接至第I個移位寄存器的輸入端。
[0032]數據生成器12，用於在回讀使能信號的作用下，對於由地址生成器提供的每一個地址，依據該地址從FPGA配置陣列11讀取配置數據，對該配置數據進行變換形成一組新的配置數據，並將該新配置數據重新寫回至FPGA配置陣列11的該地址。
[0033]需要說明的是，數據生成器12的數據源不僅僅包括從FPGA配置陣列11回讀的當前測試配置數據，還包括從片外移位輸入的測試配置數據。
[0034]數據生成器的結構如圖3所示。數據生成器中包含M個基本配置塊(Conf.CLB) 310其中，M為FPGA配置陣列11中CLB (Configurable LogicBlock，可配置邏輯塊)的個數。其中，CLB是構成FPGA的最小基本單元之一，由CLB組成的陣列佔據了 FPGA中絕大部分面積。
[0035]每個CLB對應一個唯一的Conf.CLB, Conf.CLB包含了每個CLB所需要的配置信息。各個Conf.CLB構成鍊表型結構，每個基本配置塊的結構完全相同，一次可以提供一個配置地址下全部CLB包含的配置值。
[0036]對於該M個基本配置塊的第j個基本配置塊(j = 1、2、……、M)，每個基本配置塊包含一組寄存器，該組寄存器可以把所存儲的值寫入對應的配置陣列中的配置位，也可以從對應配置位讀取配置值並寫回到改組寄存器:
[0037](I)其時鐘端均連接至共同的時鐘端clock ；
[0038](2)其復位端連接至共同的復位端；
[0039](3)當j古M時，其輸出端(shift_data_ut)連接至第j+Ι個配置塊的輸入端(shift_data_in)。
[0040](4)read_back_data用於接收配置回讀數據；
[0041](5) en_read_back用於選擇是否將配置回讀數據read_back_data作為Config.CLB的數據輸入；
[0042](6) load信號用於選擇是否將shift_data_in信號作為Config.CLB的數據輸入；
[0043](7) en_sw> en_cb、en_lut...enXdevice 分別用於使能 Config.CLB 內所對應的不同類的移位寄存器鏈片段。例如，en_sw用於使能switch box所對應的移位寄存器鏈片段，en_cb用於使能connection box所對應的移位寄存器鏈片段,en_lut用於使能Iut所對應的移位寄存器鏈片段。
[0044]進一步的，每個配置塊Conf.CL`B的結構如圖4所示。Conf.CLB中的移位寄存器鏈被分割為不同的片段，每個片段中的寄存器與CLB中某個器件實例的配置位相對應。例如，在圖4中，移位寄存器鏈包含三段，sw_cell所對應的移位寄存器鏈片段31，cb_cell所對應的移位寄存器鏈片段32和一個4輸入LUT表所對應的移位寄存器鏈片段33，這三類器件為典型的CLB中包含的器件。
[0045]請參考圖3及圖4, read_back_data用於接收配置回讀數據與各自對應的回讀總線17相連接,en_read_back為多路選擇器38 (MUX)的選擇端，回讀的數據在該信號為I的情況下可以寫入各個寄存器34。在en_read_back為O的情況下,34的輸入來自另一 MUX的輸出36。該MUX在load信號的控制下選擇shift_data_in或來自各移位寄存器鏈片段中對應寄存器的邏輯計算值。例如:cb_cell 32對應的MUX 311的輸入端為反相器39的輸出。lut_cell 33中的MUX 313的對應輸入端為寄存器314和315異或結果。需要說明的是本發明並不局限於這兩類邏輯門，凡是可以形成期望配置序列的反饋結構都可以添加到反饋通路上。en_sw、en_cb、en_lut...enXdevice起到門控時鐘的作用，例如當en_sw為低時,與門317的輸出為O,時鐘clock的傳播被阻止,通過這種方式,可以單獨的控制Config.CLB的各個寄存器鏈片段。
[0046]圖5為配置塊Conf.CLB中sw_cell的寄存器鏈片段與交換矩陣單元配置位對應關係的示意圖。圖5所示的典型交換矩陣單元中，包含6個配置位(41~46)，分別控制4個方向(N，E，S，W)的數據交換。配置位(41~46) —一對應移位寄存器鏈31中的寄存器I~6。寄存器I (34)的邏輯值可以寫入配置位41，配置位41的邏輯狀態也可寫入寄存器1(34)。類似的，可以構成寄存器鏈cb_cell 32、lut_cell 33等。每個寄存器鏈片段擁有各自的使能信號。如sw_cell的時鐘使能信號為en_sw ；cb_cell的時鐘使能信號為en_cb ；lut_cell的時鐘使能信號en_lut。需要說明的是，一類器件共用一個使能信號，因FPGA具有高度的重複性，器件的種類較少，使能信號不會給設計帶來過大的開銷。
[0047]自測試控制器，用於調度數據生成器和地址生成器協同工作，向數據生成器和地址生成器提供控制信號，使其按照約定步驟工作。為了後續說明，首先將該自測試控制器涉及的各種信號進行列表如下:
[0048]一、片外輸入的控制信號包括:
[0049]主復位信號:用於本發明測試FPGA的裝置的整體復位。
[0050]主時鐘信號:用於為本發明測試FPGA的裝置提供同步時鐘。
[0051]控制器使能信號:暫停/繼續自測試控制器的內部狀態機。
[0052]片外加載使能信號:該信號有效時，測試配置或測試地址可以從片外寫入。
[0053]向片外輸出的狀態信號包括:
[0054]測試激勵請求信號:當該信號有效時，可以向待測晶片施加測試激勵。該信號表示一組測試加載完成。
[0055]測試配置請求信號:該信號有效時，可以從片外寫入新的測試配置。該信號表示當前測試配置不能通過移位和疊加變換成為新的有效測試配置。
[0056]二、向地址生成器14輸出的控制信號包括:復位信號、地址生成器的主時鐘，地址增/減信號，部分信號說明如下:
[0057]地址復位信號(addr reset):置讀/寫通道為關閉狀態。
[0058]地址增信號:對當前地址遞增I。
[0059]三、向數據生成器12輸出的控制信號包括:數據生成器主時鐘、回讀使能信號、力口載使能信號和一組基本單元使能信號。部分信號說明如下:
[0060]回讀使能信號(en_read_back):該信號有效時,配置陣列中的數據可以寫回至數據生成器。
[0061]加載使能信號(load):該信號有效時，片外輸入的測試配置可以寫入至數據生成器。
[0062]基本單元使能信號:該信號有效時，時鐘信號可以傳播至所對應的寄存器鏈的片段，如交換矩陣單元(sw_cell)、連接矩陣單元(cb_cell)、查找表(lut_cell)等。
[0063]本發明還提供一種測試配置生成方法，包括圖6所述步驟。
[0064]步驟A，從片外加載測試碼至配置陣列，隨後施加一組測試激勵，觀察測試響應，若得到正確響應則，則啟動自測試控制器；
[0065]步驟B，所述自測試控制器收到啟動命令後，重置地址生成器，使地址值為最低地址-1，並配置數據生成器，使數據生成器可以利用步驟A中所採用的測試配置通過變換和疊加產生新的激勵。
[0066]步驟C，所述地址生成器被重置後，接收自測試控制器發出的地址加I指令，並判斷當前地址是否已超過最高地址，若未超過最高地址則進入步驟D，否則進入步驟E ;
[0067]步驟D，所述自測試控制器生成回讀使能信號，並將該回讀使能發送至所述數據生成器；數據生成器在所述回讀使能信號的作用下，對於由所述地址生成器提供的地址，從中讀取回配置數據，然後對該配置數據進行變換形成一組新的配置數據，並將該新配置數據重新寫回至FPGA配置陣列的該地址中
[0068]步驟E，自測試控制器發出測試配置變換完成信號，等待外部的測試設備施加測試激勵觀察測試響應。此時，測試設備可以向待測FPGA施加激勵並觀察響應。
[0069]步驟F，在確認測試響應與期望響應一致後，向自測試控制器發出繼續指令，自測試控制器判斷當前的測試配置是否仍可以通過數據生成器的變換產生出新的測試配置，若可以進入步驟A，否則進入步驟G。
[0070]步驟G，若所有測試配置已經加載完成，則結束，否則向自測試控制器發出重置指令並返回步驟A。
[0071]為執行步驟A，需使圖3電路構成寄存器鏈，因此將load信號置位1，使能所有寄存器鏈片段:置en_sw、en_cb、en_lut...為有效狀態,並禁止回讀en_read_back = O,在這種情況下，測試配置的加載過程與傳統配置加載過程基本一致，過程不在冗述。
[0072]為執行步驟B，需要對地址生成器進行初始化。具體操作為。置位地址復位信號(addr_rest)，此時地址生成器中，除第η+1位寄存器外，其餘寄存器均為O。η位的地址輸出均為O。讀寫通道關閉。
[0073]步驟C包括地址增I操作，可行的一種實施方式為，循環右移I次，此時寄存器鏈中的邏輯狀態由0000...1變換為1...0000。成為最低地址。
[0074]為實現步驟D，需完成如下三個子步驟
[0075]步驟Dl:從配置陣列中讀取當前地址所指向的配置數據，並讀入數據生成器
[0076]步驟D2:數據生成器對回讀數據進行疊加和變換形成一組新的測試激勵
[0077]步驟D3:將新產生的測試激勵寫入當前地址所指向的配置陣列的地址中。
[0078]其中，步驟Dl可以從配置陣列11中的配置位的邏輯值，逐地址回讀至數據生成器12，包含如下子步驟:
[0079]步驟Dll:置圖2中的地址復位信號addr reset，此時除η+1個移位寄存器的狀態為I外，其餘移位寄存器狀態為0，讀寫通道關閉。
[0080]步驟D12:由自測試控制器發送X個上升沿至圖2的時鐘端clk，此時移位寄存器中的I移位到第X個寄存器，指定配置地址的讀寫通道打開。
[0081]步驟D13:由自測試控制器向FPGA配置陣列發送讀使能信號，將圖3中回讀使能信號(en_read_back)信號置位1，並使能所有寄存器鏈片段:置en_sw、en_cb、en_lut...enXdevice為有效，上述動作完成後，自測試控制器向圖3中的時鐘信號clock發送一個上升沿，回讀數據從read_back_data寫入數據生成器的寄存器中。
[0082]其中，步驟D2對Config.CLB中存儲的測試配置數據進行變換，將原有測試配置數據變換為新的測試配置，包括如下步驟:
[0083]步驟D21:將加載使能信號(load)置O,回讀使能信號(en_read_back)置O,使得各器件對應的寄存器鏈片段各自構成反饋環。
[0084]步驟D22:置相應的en_Xdevice為1，使能一類器件，並等待相應的時鐘周期。例如,置en_sw= I使能sw_cell_41,此時其餘器件處于禁用狀態。假設當前sw_cell_41中的觸發器I?6中存儲的邏輯狀態為100_000，而目標狀態010_000，此時，需等待一個clock時鐘周期，經過移位和反饋達到目標狀態。對於圖4所示的交換矩陣基本單元，100_000對應為W與S間的數據通路打開，010_000對應為W與N間的數據通路打開，因此，不需重新加載整個移位寄存器鏈，就可以實現配置的更新。需要說明的是，器件使能信號並非要滿足獨熱特性，如果兩組變換不相互影響，可以同時進行。
[0085]步驟D23:判斷是否全部器件的變換已經完成，若否，則返回步驟D22，若是，則進入步驟D24。假設，當前時刻lut_cell 33尚未進過變換，則返回S42，並僅使能en_lut信號，經若干周期後，新測試配置生成。需要說明的是，在lut_cell 33在反饋路徑上插入了異或門，從而可以實現了 15種狀態的遍歷。不同的器件可以根據各自的配置位特點，設計相應的反饋疊加通路，並不局限於圖3所示的反饋通路設計方案。
[0086]步驟D24:禁用所有使能信號,置 en_sw、en_cb、en_lut...en_Xdevice 為 0,所有數據保持在移位寄存器。由地址生成器產生目標地址，將當前數據鏈中的配置數據寫入配置陣列中。
[0087]以上所述的具體實施例，對本發明的目的、技術方案和有益效果進行了進一步詳細說明，所應理解的是，以上所述僅為本發明的具體實施例而已，並不用於限制本發明，凡在本發明的精神和原則之內，所做的任何修改、等同替換、改進等，均應包含在本發明的保護範圍之內。
【權利要求】
1.一種測試FPGA的裝置，其特徵在於，位於FPGA晶片內，包括:一數據生成器、一地址生成器、一自測試控制器；其中， 自測試控制器，用於按照預設時序生成地址生成信號和回讀使能信號； 地址生成器，與被測試FPGA配置陣列相連接，用於在所述地址生成信號的驅動下，生成遍歷被測試的FPGA配置陣列的地址，並使該地址對應的FPGA配置陣列處於相應的讀寫狀態； 數據生成器，與被測試FPGA配置陣列相連接，用於在回讀使能信號的作用下，對於由地址生成器提供的每一個地址，依據該地址，從FPGA配置陣列讀取配置數據，對該配置數據進行變換形成一組新的測試配置數據，然後將新產生的測試配置數據重新寫回至FPGA配置陣列的該地址。
2.根據權利要求1所述的裝置，其特徵在於: 所述地址生成器，用於在所述地址生成信號的驅動下，通過對地址進行遞增或者遞減操作來生成遍歷FPGA配置陣列的地址。
3.根據權利要求2所述的裝置，其特徵在於，對於η位地址的FPGA配置陣列，該地址生成器為η+1位的移位寄存器鏈； 對於該η+1位移位寄存器鏈中的第i個移位寄存器，其中，i = 1、2、……、n、n+l: 其時鐘端均連接至共同的時鐘端； 其復位端連接至共同的復位端； 其輸出端:當i #n+l時，連接到兩部分:第一部分為第i+Ι個移位寄存器的輸入端，第二部分為共同的傳輸門或傳輸管`的控制端，該控制端用於打開或者關閉讀寫通道；當i =η+1時，其輸出端連接至第I個移位寄存器的輸入端。
4.根據權利要求1所述的裝置，其特徵在於，所述數據生成器包括一條或多條帶有反饋的移位寄存器鏈，每個帶有反饋的移位寄存器鏈由多個帶有反饋的移位寄存器片段組成。
5.根據權利要求4所述的裝置，其特徵在於， FPGA配置陣列中的配置位可與帶有反饋的移位寄存器鏈中的某個寄存器連接，形成邏輯通路； 所述的帶有反饋的移位寄存器片段，用於將內部存儲的配置數據通過疊加和反饋轉換成新的配置數據。
6.根據權利要求5所述的裝置，其特徵在於，所述帶有反饋的移位寄存器片段內包含的寄存器與所述FPGA配置陣列中的一段形成一對多的對應關係。
7.根據權利要求5所述的裝置，其特徵在於:所述的寄存器片段的初始數據是由該裝置之外寫入的。
8.一種測試FPGA的方法，其特徵在於，基於權利要求1所述的測試FPGA的裝置，包括: 步驟Α，從片外加載測試碼至配置陣列，隨後施加一組測試激勵，觀察測試響應，若得到正確響應，則啟動自測試控制器； 步驟B，所述自測試控制器收到啟動命令後，重置地址生成器，使地址值為最低地址-1，並配置數據生成器，使數據生成器可以利用步驟A中所採用的測試配置通過變換和疊加產生新的激勵；步驟C，所述地址生成器被重置後，接收自測試控制器發出的地址加I指令，並判斷當前地址是否已超過最高地址，若未超過最高地址則進入步驟D，否則進入步驟E ； 步驟D，所述自測試控制器生成回讀使能信號，並將該回讀使能發送至所述數據生成器；數據生成器在所述回讀使能信號的作用下，對於由所述地址生成器提供的地址，從中讀取回配置數據，然後對該配置數據進行變換形成一組新的配置數據，並將該新配置數據重新寫回至FPGA配置陣列的該地址中； 步驟E，自測試控制器發出測試配置變換完成信號，等待外部的測試設備施加測試激勵觀察測試響應； 步驟F，在確認測試響應與期望響應一致後，向自測試控制器發出繼續指令，自測試控制器判斷當前的測試配置是否仍可以通過數據生成器的變換產生出新的測試配置，若可以進入步驟A，否則進入步驟G ; 步驟G，若所有測試配置已經加載完成，則結束，否則向自測試控制器發出重置指令並返回步驟A。
9.根據權利要求8所述的方法，其特徵在於，所述步驟B包括: 所述地址生成器在所述地址生成信號的驅動下，通過對地址進行遞增或者遞減操作來生成遍歷FPGA配置 陣列 的地址。
10.根據權利要求8或9所述的方法，其特徵在於，所述數據生成器中一條或多條帶有反饋的移位寄存器片段，用於將內部存儲的配置數據通過疊加和反饋轉換成新的配置數據。
【文檔編號】G01R31/317GK103792487SQ201210427357
【公開日】2014年5月14日 申請日期:2012年10月31日 優先權日:2012年10月31日
【發明者】王飛, 楊海鋼 申請人:中國科學院電子學研究所