D鎖存器和應用該d鎖存器的50%佔空比三分頻器的製作方法

2023-06-05 20:22:06 2

專利名稱：D鎖存器和應用該d鎖存器的50%佔空比三分頻器的製作方法
技術領域：
本發明涉及電子技術領域，特別是涉及一種D鎖存器和應用該D鎖存器的50%佔
空比三分頻器。
背景技術：
鎖存器是一種對脈衝電平敏感的存儲單元電路，它們可以在特定輸入脈衝電平作 用下改變狀態。鎖存器不在鎖存數據時，輸出端的信號隨輸入信號變化，就像信號通過一個 緩衝器一樣，一旦鎖存信號起鎖存作用時，則數據被鎖住，輸入信號不起作用。鎖存，就是把 信號暫存以維持某種電平狀態。傳統的D鎖存器中，輸入時鐘信號的上升沿或者下降沿可以對其觸發，無法實現 時鐘信號的上升沿和下降沿均可對其觸發。在一些電路的應用中，例如50%佔空比的奇 數次分頻電路，將不可避免的要求輸入時鐘信號的上升沿和下降沿均可對其觸發，以實現 50%佔空比的奇數次分頻要求。

發明內容
為解決上述技術問題，本發明實施例提供了一種D鎖存器和應用該D鎖存器的 50%佔空比三分頻器，以實現時鐘上升沿和下降沿均可對D鎖存器觸發的目的，並提供 50%佔空比的三分頻器，技術方案如下一種D鎖存器，包括與參考電壓輸入端相連的參考電壓轉換和電流供電模塊；所述參考電壓輸入信號 經過參考電壓轉換和電流供電模塊，提供電路所需的電流；與相位切換控制輸入端相連的電平轉換模塊；所述參考電壓轉換和電流供電模塊 與所述電平轉換模塊相連接；與所述電平轉換模塊相連接的相位切換模塊；相位切換控制輸入信號經過所述電 平轉換模塊後，轉換成合適的電平，控制相位切換模塊；通過所述參考電壓轉換和電流供電模塊與差分時鐘信號輸入端相連的時鐘輸入 模塊；所述時鐘輸入模塊與所述相位切換模塊相連接；所述相位切換模塊決定時鐘觸發 的極性；分別與所述相位切換模塊相連接的數據輸入輸出模塊和數據鎖存模塊；所述數據 輸入輸出模塊與差分數據信號輸入端相連接；所述相位切換模塊控制數據輸入輸出模塊輸 出時鐘觸發時刻所對應的數據信號，或者控制數據鎖存模塊鎖存時鐘觸發前一時鐘所對應 的數據信號並輸出。優選地，所述電平轉換模塊包括第一電平轉換子模塊和第二電平轉換子模塊；所述相位切換控制輸入信號控制第一電平轉換子模塊和第二電平轉換子模塊，實 現電平轉換。優選地，所述相位切換模塊包括第一相位切換子模塊、第二相位切換子模塊、第三相位切換子模塊和第四相位切換子模塊；所述第一相位切換子模塊和第二相位切換子模塊分別與所述第一電平轉換子模 塊相連接；所述第一電平轉換子模塊控制由所述第一相位切換子模塊和第二相位切換子模 塊，決定時鐘觸發的極性；所述第三相位切換子模塊和第四相位切換子模塊分別與所述第二電平轉換子模 塊相連接；所述第二電平轉換子模塊控制由所述第三相位切換子模塊和第四相位切換子模 塊，決定時鐘觸發的極性；所述第一相位切換子模塊和第二相位切換子模塊分別與所述數據輸入輸出模塊 相連接；所述第三相位切換子模塊和第四相位切換子模塊分別與所述數據鎖存模塊相連接。優選地，所述時鐘輸入模塊包括第一時鐘輸入子模塊和第二時鐘輸入子模塊；所述第一時鐘輸入子模塊分別與所述第一相位切換子模塊和第四相位切換子模 塊相連接；所述第二時鐘輸入子模塊分別與所述第二相位切換子模塊和第三相位切換子模 塊相連接；所述差分時鐘輸入信號控制第一時鐘輸入子模塊和第二時鐘輸入子模塊，完成時 鍾信號輸入與電流偏置。一種50%佔空比的三分頻器，包括三個如權利要求1所述的D鎖存器，分別為第一 級D鎖存器、第二級D鎖存器和第三級D鎖存器；所述第一級D鎖存器、第二級D鎖存器和第三級D鎖存器的差分時鐘輸入信號為 同相；所述第一級D鎖存器、第二級D鎖存器和第三級D鎖存器的參考電壓輸入端相連 接；所述第一級D鎖存器的差分輸出端(zip、zln)與所述第二級D鎖存器的差分數 據輸入端(d2p、d2n)同相連接，並且與所述第三級D鎖存器的差分相位切換控制輸入端 (phi3p、phi3n)反相連接；所述第二級D鎖存器的差分輸出端(z2p、z2n)與所述第三級D鎖存器的差分數 據輸入端(d3p、d3n)同相連接，並且與所述第一級D鎖存器的差分相位切換控制輸入端 (phi lp、phi In)同相連接；所述第三級D鎖存器的差分輸出端(z3p、z3n)與所述第一級D鎖存器的差分數 據輸入端(dip、din)反相連接，並且與所述第二級D鎖存器的差分相位切換控制輸入端 (phi2p、phi2n)反相連接；所述第一級D鎖存器、第二級D鎖存器和第三級D鎖存器，相鄰連接的兩個D鎖存 器的時鐘觸發極性相反；所述D鎖存器的差分相位切換控制輸入信號控制該D鎖存器的時鐘觸發極性。通過應用以上技術方案，由相位切換控制模塊控制決定時鐘觸發的極性，並控制 由數據輸入輸出模塊輸出數據信號，或者由控制數據鎖存模塊鎖存數據信號並輸出。本發 明提供的D鎖存器實現了時鐘上升沿和下降沿均可對其觸發，並利用本發明提供的D鎖存
5器連接組成三分頻器，輸出50%佔空比的三分頻信號。


為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現 有技術描述中所需要使用的附圖作簡單的介紹，顯而易見地，下面描述中的附圖僅僅是本 發明的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動性的前提下，還 可以根據這些附圖獲得其他的附圖。圖1為本發明實施例一所提供的D鎖存器的結構示意圖；圖2為本發明實施例二所提供的D鎖存器的結構示意圖；圖3為本發明實施例二所提供的D鎖存器的電路圖；圖4為本發明實施例三所提供的50%佔空比三分頻器的結構示意圖；圖5為本發明實施例三所提供的三分頻器的時鐘輸入與輸出的波形圖。
具體實施例方式下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完 整地描述，顯然，所描述的實施例僅是本發明一部分實施例，而不是全部的實施例。基於本 發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實 施例，都屬於本發明保護的範圍。實施例一圖1為本發明實施例一提供的D鎖存器的結構示意圖。參考電壓轉換和電流供電模塊101與參考電壓輸入端相連，參考電壓輸入信號經 過參考電壓轉換和電流供電模塊101，提供電路所需的電流，電平轉換模塊102與相位切換 控制輸入端相連通，參考電壓轉換和電流供電模塊101與所述電平轉換模塊102相連接，相 位切換模塊103與電平轉換模塊102相連接，相位切換控制輸入信號經過電平轉換模塊後， 轉換成合適的電平，控制相位切換模塊103，差分時鐘輸入端與時鐘輸入模塊104相連通， 時鐘輸入模塊104分別與參考電壓轉換和電流供電模塊101和相位切換模塊103相連接， 差分時鐘輸入信號經過時鐘輸入模塊104後，由相位切換模塊103控制決定時鐘觸發的極 性，數據輸入輸出模塊105和數據鎖存模塊106分別與相位切換模塊103相連接，差分數據 輸入端與數據輸入輸出模塊105相連接，相位切換模塊103控制數據輸入輸出模塊105輸 出時鐘觸發時刻所對應的數據信號，或者控制數據鎖存模塊106鎖存時鐘觸發前一時鐘對 應的數據信號並輸出。本發明實施例一提供的D鎖存器，由相位切換控制輸入信號經過電平轉換模塊 後，差分時鐘輸入信號經過時鐘輸入模塊後，共同控制相位切換模塊，相位切換模塊控制 決定時鐘觸發的極性，實現上升沿觸發或者下降沿觸發，並且控制數據輸入輸出模塊輸出 數據信號，或者控制數據鎖存模塊鎖存數據信號並輸出。實施例二 參見圖2，為本發明實施例二提供的D鎖存器的結構示意圖。電平轉換模塊102包括第一電平轉換子模塊1021和第二電平轉換子模塊1022， 相位切換控制輸入信號控制第一電平轉換子模塊1021和第二電平轉換子模塊1022，實現
6電平轉換。相位切換模塊103包括第一相位切換子模塊1031、第二相位切換子模塊1032、 第三相位切換子模塊1033和第四相位切換子模塊1034，第一相位切換子模塊1031和第二 相位切換子模塊1032分別與第一電平轉換子模塊1021相連接，第一電平轉換子模塊1021 控制所述第一相位切換子模塊1031和第二相位切換子模塊1032，決定時鐘觸發的極性， 第三相位切換子模塊1033和第四相位切換子模塊1034分別與第二電平轉換子模塊1022 相連接，第二電平轉換子模塊1022控制第三相位切換子模塊1033和第四相位切換子模塊 1034，決定時鐘觸發的極性，第一相位切換子模塊1031和第二相位切換子模塊1032分別與 數據輸入輸出模塊105相連接，第三相位切換子模塊1033和第四相位切換子模塊1034分 別與數據鎖存模塊106相連接。時鐘輸入模塊104包括第一時鐘輸入子模塊1041和第 二時鐘輸入子模塊1042，第一時鐘輸入子模塊1041分別與所述第一相位切換子模塊1031 和第四相位切換子模塊1034相連接，第二時鐘輸入子模塊1042分別與第二相位切換子模 塊1032和第三相位切換子模塊1033相連接，差分時鐘輸入信號控制第一時鐘輸入子模塊 1041和第二時鐘輸入子模塊1042，完成時鐘信號輸入與電流偏置。下面對本發明實施例二提供的D鎖存器的具體實現方式進行說明，參見圖3，為D 鎖存器的電路圖。電路中有一個電源Vdd，一個地Vss，兩個時鐘差分輸入clkp和clkn，兩 個數據差分輸入dip和dln，兩個相位切換控制輸入phip和phin，一個電壓參考輸入vref， 兩個差分輸出zlp、zln。電路各器件連接關係如下電晶體Ql的基極分別與電晶體Q9的發 射極、Qll的集電極和Q4的基極相連，電晶體Ql的發射極分別與電晶體Q13的集電極和Q2 的發射極相連，電晶體Ql的集電極分別與電晶體Q5的發射極、Q6的發射極和Q3的集電極 相連。電晶體Q2的基極分別與電晶體QlO的發射極、Q12的集電極和Q3的基極相連，晶體 管Q2的集電極分別與電晶體Q7的發射極、Q8的發射極和Q4的集電極相連。電晶體Q3的 發射極與電晶體Q4的發射極和Q14的集電極相連。電晶體Q5的基極與差分數據輸入dip 相連，電晶體Q5的集電極分別與電晶體Q7的集電極、Q8的基極、電阻Rl的負極和輸出zln 相連。電晶體Q6的基極與差分數據輸入din相連，電晶體Q6的集電極分別與電晶體Q7的 基極、Q8的集電極、電阻R2的負極和輸出zip相連。電晶體Q9的基極與相位切換控制輸 入Phip相連，電晶體Q9的集電極與電源Vdd相連。電晶體QlO的基極與相位切換控制輸 入Phin相連，集電極與電源Vdd相連。電晶體Qll的基極與電阻R3的負極相連，發射極與 電阻R7的正極相連。電晶體Q12的基極與電阻R4的負極相連，發射極與電阻R8的正極相 連。電晶體Q13的基極分別與電容Cl的負極和電阻R5的負極相連，電晶體Q13的發射極 與電阻R9的正極相連。電晶體Q14的基極分別與電容C2的負極和電阻R6的負極相連，發 射極與電阻RlO的正極相連。電源Vdd分別與電阻Rl的正極和R2的正極相連。電壓參考 輸入vref分別與電阻R3的正極、R4的正極、R5的正極和R6的正極相連。差分時鐘輸入 clkp與電容Cl的正極相連。差分時鐘輸入clkn與電容C2的正極相連。地Vss分別與電 阻R7的負極、R8的負極、R9的負極和RlO的負極相連。圖3中連接線上標有相同標識的連接線表示相連接，即共同標有phiefp的連接 線相連接，共同標有Phiefn的連接線相連接。對上述D鎖存器的工作原理做進一步說明當差分數據輸入dip為低電平，din為高電平；相位切換控制輸入phip為低電平， Phin為高電平；差分時鐘輸入clkp為低電平，clkn為高電平。此時電晶體Q14、Q3和Q6導通，則差分輸出zip為低電平，zln為高電平。當差分數據輸入dip為低電平，din為高電平；相位切換控制輸入phip為低電平， Phin為高電平；差分時鐘輸入clkp為高電平，clkn為低電平。此時電晶體Q13和電晶體 Q2導通，電晶體Q7和電晶體Q8的發射極為低電平，此時若差分輸出zip為高電平，對應下 個狀態的差分輸出zln為低電平，若差分輸出zln為高電平，對應下個狀態的差分輸出zip 為低電平。因此差分輸出zip和zln的輸出是保持，也就是鎖存上個時鐘周期對應的數據 不變。具體可見表1，類似於上述對表1中第1行和第2行的說明，表1列出了關於D鎖 存器輸入及輸出的其它狀態，這裡不再詳細說明，表1中「0」代表低電平，「1」代表高電平表ID鎖存器的輸入與輸出狀態轉換表 從表1中D鎖存器的輸入輸出的狀態轉換可以看出，第1行中clkp為0，即輸入時 鐘的下降沿，輸出zip跳變為O ；第4行中Clkp為1，即輸入時鐘的上升沿，輸出Zlp跳變為 0。從而可以說明，本發明實施例提供的D鎖存器的輸入時鐘的上升沿或者下降沿均可對其 觸發。實施例三參見圖4，本發明實施例三提供的50%佔空比的三分頻器，包括三個上述實施例 提供的D鎖存器，分別為第一級D鎖存器II、第二級D鎖存器12和第三級D鎖存器13。第一級D鎖存器II、第二級D鎖存器12和第三級D鎖存器13的差分時鐘輸入信 號為同相，第一級D鎖存器11、第二級D鎖存器12和第三級D鎖存器13的參考電壓輸入端 vref相連接。第一級D鎖存器Il的差分輸出端zlp、zln，與第二級D鎖存器12的差分數據 輸入端d2p和d2n同相連接，並且與第三級D鎖存器13的差分相位切換控制輸入端phi3p 和phi3n反相連接；第二級D鎖存器12的差分輸出端z2p和z2n，與第三級D鎖存器13的 差分數據輸入端d3p和d3n同相連接，並且與第一級D鎖存器Il的差分相位切換控制輸 入端phiIp和philn同相連接；第三級D鎖存器13的差分輸出端z3p和z3n，與第一級D鎖 存器Il的差分數據輸入端dip和din反相連接，並且與第二級D鎖存器12的差分相位切 換控制輸入端phi2p和phi2n反相連接。圖4中連接線上標有相同標識的連接線表示相連接，S卩分別共同標有qlp、qln的 連接線分別相連接，表示第一級D鎖存器Il的差分輸出；分別共同標有q2p、q2n的連接線 分別相連接，表示第二級D鎖存器12的差分輸出；分別共同標有q3p、q3n的連接線分別相 連接，表示第三級D鎖存器13的差分輸出。參見圖5，為本發明實施例提供三的50%佔空比三分頻器的時鐘輸入與輸出的波形圖，下面結合表1說明第一級D鎖存器Il的輸出qlp的50%佔空比三分頻信號是如何 得到的。需要說明的是表1的狀態轉換圖有2個保持0狀態輸出，2個保持1狀態輸出，2 個跳變為0的輸出和兩個跳變為1的輸出。對應對於圖4的連接方式的三分頻器中，第一 級D鎖存器Il和第三級D鎖存器13的狀態轉換輸出一樣，對應表1中的第2、3、4、5、6和 7行，第一級D鎖存器12的狀態轉換輸出對應表1中的第1、2、3、6、7和8行。當第二級D鎖存器12的差分輸出q2p為低電平，第三級D鎖存器13的差分輸出 q3p為低電平時，第一級D鎖存器Il的差分數據輸入dip為高電平和相位切換控制輸入 phiIp為低電平，若此時下降時鐘沿觸發，查表1第5行，第一級D鎖存器11的差分輸出qlp 應跳變為1，這正好與圖5中時鐘CLKl號下降沿時鐘觸發之前差分輸出q2p和q3p的狀態 以及觸發後差分輸出qlp的狀態對應；若此時上升時鐘沿觸發，查表1第6行，第一級D鎖 存器Il的輸出qlp應保持為1，這正好與圖5中時鐘CLK2號下降沿時鐘觸發之前差分輸出 q2p和q3p的狀態以及觸發後差分輸出qlp的狀態對應。當第二級D鎖存器12的差分輸出q2p為高電平，第三級D鎖存器13的差分輸出 q3p為低電平時，第一級D鎖存器Il的差分數據輸入dip為高電平和相位切換控制輸入 Philp為高電平，若此時下降時鐘沿觸發，查表1第7行，第一級D鎖存器Il的差分輸出ql 應保持為1。這正好與圖5中時鐘CLK3號下降沿時鐘觸發之前差分輸出q2p和q3p的狀 態，以及觸發後差分輸出qlp的狀態對應。當12的差分輸出q2p為高電平，13的差分輸出q3p為高電平時，Il的差分數據輸 入dip為低電平和相位切換控制輸入philp為高電平，若此時上升時鐘沿觸發，查表1第4 行，Il的差分輸出qlp應跳變為0，這正好與圖5中時鐘CLK4號下降沿時鐘觸發之前差分 輸出q2p和q3p的狀態，以及觸發後差分輸出qlp的狀態對應；若此時下降時鐘沿觸發，查 表1第3行，Il的輸出qlp應保持為0。這正好與圖5中時鐘CLK5號下降沿時鐘觸發之前 差分輸出q2p和q3p的狀態，以及觸發後差分輸出qlp的狀態對應。當12的差分輸出q2p為低電平，13的差分輸出q3p為高電平時，Il的差分數據輸 入dip為低電平和相位切換控制輸入philp為低電平，若此時上升時鐘沿觸發，查表1第2 行，Il的差分輸出qlp應保持為0。這正好與圖5中時鐘CLK6號下降沿時鐘觸發之前差分 輸出q2p和q3p的狀態，以及觸發後差分輸出qlp的狀態對應。同理可得到第二級D鎖存器12的差分輸出q2p和第三級D鎖存器13的差分輸出 q3p的50%佔空比三分頻信號。同樣第一級D鎖存器Il的差分輸出qln、第二級D鎖存器 12的差分輸出q2n和第三級D鎖存器13的差分輸出q3n也為50%佔空比三分頻信號。可以看出，第一級D鎖存器11、第二級D鎖存器12和第三級D鎖存器13的輸出均 為輸入時鐘的三分頻，且佔空比為50%。當其中一個D鎖存器在時鐘的上升沿觸發，那麼後 級D鎖存器在時鐘的下降沿觸發，這是由圖4中每級D鎖存器的相位切換輸入與後級數據 輸出，數據輸出與後級數據輸入連接關係的極性決定的。在本申請所提供的幾個實施例中，應該理解到，所揭露的方法，在沒有超過本申請 的精神和範圍內，可以通過其他的方式實現。當前的實施例只是一種示範性的例子，不應該 作為限制，所給出的具體內容不應該限制本申請的目的。例如，所述單元或子單元的劃分， 僅僅為一種邏輯功能劃分，實際實現時可以有另外的劃分方式，例如多個單元或多個子單 元結合一起。另外，多個單元可以或組件可以結合或者可以集成到另一個系統，或一些特徵
9可以忽略，或不執行。另外，所描述裝置不同實施例的示意圖，在不超出本申請的範圍內，可以與其它 系統或模塊集成。另一點，所顯示或討論的相互之間的耦合或直接耦合或通信連接可以是 通過一些接口，裝置或單元的間接耦合或通信連接，可以是電性，機械或其它的形式。以上所述僅是本發明的具體實施方式
，應當指出，對於本技術領域的普通技術人 員來說，在不脫離本發明原理的前提下，還可以做出若干改進和潤飾，這些改進和潤飾也應 視為本發明的保護範圍。
權利要求
一種D鎖存器，其特徵在於，包括與參考電壓輸入端相連的參考電壓轉換和電流供電模塊；所述參考電壓輸入信號經過參考電壓轉換和電流供電模塊，提供電路所需的電流；與相位切換控制輸入端相連的電平轉換模塊；所述參考電壓轉換和電流供電模塊與所述電平轉換模塊相連接；與所述電平轉換模塊相連接的相位切換模塊；相位切換控制輸入信號經過所述電平轉換模塊後，轉換成合適的電平，控制相位切換模塊；通過所述參考電壓轉換和電流供電模塊與差分時鐘信號輸入端相連的時鐘輸入模塊；所述時鐘輸入模塊與所述相位切換模塊相連接；所述相位切換模塊決定時鐘觸發的極性；分別與所述相位切換模塊相連接的數據輸入輸出模塊和數據鎖存模塊；所述數據輸入輸出模塊與差分數據信號輸入端相連接；所述相位切換模塊控制數據輸入輸出模塊輸出時鐘觸發時刻所對應的數據信號，或者控制數據鎖存模塊鎖存時鐘觸發前一時鐘所對應的數據信號並輸出。
2.根據權利要求1所述的D鎖存器，其特徵在於，所述電平轉換模塊包括第一電平轉 換子模塊和第二電平轉換子模塊；所述相位切換控制輸入信號控制第一電平轉換子模塊和第二電平轉換子模塊，實現電 平轉換。
3.根據權利要求2所述的D鎖存器，其特徵在於，所述相位切換模塊包括第一相位切 換子模塊、第二相位切換子模塊、第三相位切換子模塊和第四相位切換子模塊；所述第一相位切換子模塊和第二相位切換子模塊分別與所述第一電平轉換子模塊相 連接；所述第一電平轉換子模塊控制所述第一相位切換子模塊和第二相位切換子模塊，決 定時鐘觸發的極性；所述第三相位切換子模塊和第四相位切換子模塊分別與所述第二電平轉換子模塊相 連接；所述第二電平轉換子模塊控制所述第三相位切換子模塊和第四相位切換子模塊，決 定時鐘觸發的極性；所述第一相位切換子模塊和第二相位切換子模塊分別與所述數據輸入輸出模塊相連接；所述第三相位切換子模塊和第四相位切換子模塊分別與所述數據鎖存模塊相連接。
4.根據權利要求3所述的D鎖存器，其特徵在於，所述時鐘輸入模塊包括第一時鐘輸 入子模塊和第二時鐘輸入子模塊；所述第一時鐘輸入子模塊分別與所述第一相位切換子模塊和第四相位切換子模塊相 連接；所述第二時鐘輸入子模塊分別與所述第二相位切換子模塊和第三相位切換子模塊相 連接；所述差分時鐘輸入信號控制第一時鐘輸入子模塊和第二時鐘輸入子模塊，完成時鐘信 號輸入與電流偏置。
5. 一種50%佔空比的三分頻器，其特徵在於，包括三個如權利要求1所述的D鎖存器， 分別為第一級D鎖存器、第二級D鎖存器和第三級D鎖存器；所述第一級D鎖存器、第二級D鎖存器和第三級D鎖存器的差分時鐘輸入信號為同相；所述第一級D鎖存器、第二級D鎖存器和第三級D鎖存器的參考電壓輸入端相連接；所述第一級D鎖存器的差分輸出端(zlp、zln)與所述第二級D鎖存器的差分數據輸入 端(d2p、d2n)同相連接，並且與所述第三級D鎖存器的差分相位切換控制輸入端(phi3p、 phi3n)反相連接；所述第二級D鎖存器的差分輸出端(Z2p、Z2n)與所述第三級D鎖存器的差分數據輸入 端(d3p、d3n)同相連接，並且與所述第一級D鎖存器的差分相位切換控制輸入端(philp、 phi In)同相連接；所述第三級D鎖存器的差分輸出端(Z3p、Z3n)與所述第一級D鎖存器的差分數據輸入 端(dip、din)反相連接，並且與所述第二級D鎖存器的差分相位切換控制輸入端(phi2p、 phi2n)反相連接；所述第一級D鎖存器、第二級D鎖存器和第三級D鎖存器，相鄰連接的兩個D鎖存器的 時鐘觸發極性相反；所述D鎖存器的差分相位切換控制輸入信號控制該D鎖存器的時鐘觸發極性。
全文摘要
本發明公開了一種D鎖存器和應用該D鎖存器的50％佔空比三分頻器，D鎖存器由相位切換控制模塊控制時鐘觸發的極性，並控制由數據輸入輸出模塊輸出數據信號，或者控制由數據鎖存模塊鎖存數據信號並輸出。本發明提供的D鎖存器實現了時鐘上升沿和下降沿均可對其觸發，並利用本發明提供的D鎖存器連接組成三分頻器，輸出50％佔空比的三分頻信號。
文檔編號H03K21/00GK101917185SQ20101018912
公開日2010年12月15日 申請日期2010年6月2日 優先權日2010年6月2日
發明者閆金星 申請人:廣州市廣晟微電子有限公司