環形壓控振蕩器電路的製作方法
2023-06-20 13:50:11 1
本申請涉及半導體集成電路領域，具體而言，涉及一種環形壓控振蕩器電路。
背景技術：
鎖相環(Phase Locked Loop，PLL)是通信系統、時鐘晶片與各類SOC中的核心電路，其輸出信號的頻譜噪聲、抖動等指標都非常關鍵，直接影響系統的整體性能。
壓控振蕩器(Voltage-Controlled Oscillator，VCO)是PLL中的核心模塊，當其輸入電壓在一定範圍內變化時，其輸出端可以得到連續可變頻率的電壓信號。環形壓控振蕩器是VCO中較重要的一種，通過將延時單元電路(常用反相器實現)首尾相連形成反饋環路產生穩定的振蕩電壓波形，通過鎖相環調節控制電壓，壓控振蕩器的輸出信號頻率也會隨之相應改變。
環形壓控振蕩器設計的核心思想是儘量降低輸出信號的相位噪聲，而來自振蕩器電路電源端的噪聲耦合經常會超過電路本身的熱噪聲和1/f噪聲佔據主導地位，因此如何抑制電源噪聲對振蕩器而言非常重要。
目前通常採用LDO(Low-drop output)模塊來提高電源抑制比，即抑制電源噪聲對振蕩器輸出噪聲的影響。論文「Analysis and Design Techniques for Supply-Noise Mitigation in Phase-Locked Loops」中在電源VDD上加LDO以提高電源抑制比改善電源噪聲對鎖相環噪聲的惡化，如圖1所示，VDD經過LDO後最終輸出Vout，該方案可以很好的解決電源噪聲惡化鎖相環噪聲的問題，但缺點也比較明顯。Vin通常為帶隙基準參考電壓輸入，其產生電路及自身噪聲濾波電路都需要一定的電路及晶片面積來實現，而且該LDO本身的電容Cd和Cc也具有一定的面積代價。
論文「A 1.8V Low-Jitter CMOS Ring Oscillator with Supply Regulation」也公開了帶有電源噪聲抑制模塊的環形振蕩器，如圖2所示，電源噪聲抑制電路包括帶隙基準電壓產生器，RC濾波電路，LDO模塊，輸出級濾波電容C等模塊，1.8V電源經過LDO後產生0.9V電壓供給VCO。除了LDO模塊部分對電源低頻噪聲的抑制，MN1電晶體以及對應RC的引入也很好的抑制了電源噪聲中的高頻部分。該方案可以解決電源噪聲惡化振蕩器噪聲的問題，但同樣也有著電路結構複雜，MOS電晶體、電容過多，面積較大的缺點。
所以，亟需一種能夠抑制電源噪聲惡化環形壓控振蕩器電路噪聲，並且電路結構簡單不包含電容的環形壓控振蕩器電路。
技術實現要素：
本申請旨在提供一種環形壓控振蕩器電路，以解決現有技術中電源噪聲抑制單元的電路比較複雜，電容過多並且面積較大的問題。
為了實現上述目的，根據本申請的一個方面，提供了一種環形壓控振蕩器電路，該環形壓控振蕩器電路包括用於抑制電源噪聲的噪聲抑制單元與振蕩單元，上述噪聲抑制單元包括第一PMOS電晶體、第二PMOS電晶體與放大器，上述第一PMOS電晶體包括第一柵極、第一漏極與第一源極，上述第一源極與電源端相連，第一柵極與電壓控制端相連；第二PMOS電晶體包括第二柵極、第二漏極與第二源極，上述第二源極與上述第一漏極相連，上述第二漏極與上述振蕩單元的電壓端相連；放大器，上述放大器的正相輸入端與上述電壓控制端相連，反相輸入端與上述第二源極或上述第二柵極相連，輸出端與上述第二柵極相連。
進一步地，上述環形壓控振蕩器電路還包括緩衝驅動單元，緩衝驅動單元與上述振蕩單元的輸出端相連。
進一步地，上述緩衝驅動單元包括反相器。
進一步地，上述振蕩單元包括首尾依次相連的N個反相器，第N個反相器的輸出端為上述振蕩單元的輸出端，N為大於等於3的奇數。
進一步地，上述反相器為CMOS反相器。
進一步地，上述第一PMOS電晶體的工作狀態處於線性區。
進一步地，上述放大器為單級差分放大器。
進一步地，上述單級差分放大器包括第一NMOS電晶體、第二NMOS電晶體、第三PMOS電晶體與第四PMOS電晶體，其中，上述第一NMOS電晶體的源極接地；上述第二NMOS電晶體的源極接地；上述第三PMOS電晶體的源極與上述電源端相連，第三PMOS電晶體的漏極與上述第一NMOS電晶體的漏極相連，第三PMOS電晶體的柵極與電壓輸入端的正極相連；上述第四PMOS電晶體的源極與上述電源端相連，第四PMOS電晶體的漏極與上述第二NMOS電晶體的漏極相連，第四PMOS電晶體的柵極與電壓輸入端的負極相連，第四PMOS電晶體的漏極與電壓輸出端相連。
應用本申請的技術方案，環形壓控振蕩器電路中噪聲抑制單元的第一PMOS電晶體將電壓控制端的可變電壓Vtune轉換為可變電流，進而調節振蕩器電路的輸出頻率，放大器與第二PMOS電晶體通過負反饋增強電源抑制比，即增強了振蕩單元的電壓輸入端的輸入電壓VREG抵禦電源端的電壓AVDD噪聲幹擾的能力。當反相輸入端與上述第二源極相連時，若放大器與第二PMOS電晶體的電壓增益分別為A與G2，由電壓負反饋原理可得，低頻處振蕩單元的VREG到AVDD的抑制比將提高(1+A)G2倍；當反相輸入端與上述第二柵極相連時，放大器低頻增益A近似為1，低頻處振蕩單元的VREG到AVDD的抑制比將提高2*G2倍。
因此，該環形壓控振蕩器電路提高了電源抑制比，抑制了電源噪聲對振蕩單元的影響， 並且該環形壓控振蕩器電路中不包含電容等耗費晶片面積的器件，僅通過第一PMOS電晶體、第二PMOS電晶體與放大器就解決了電源噪聲惡化振蕩器噪聲的問題，即通過結構較簡單的噪聲抑制單元達到了抑制電源噪聲的效果。
附圖說明
構成本申請的一部分的說明書附圖用來提供對本申請的進一步理解，本申請的示意性實施例及其說明用於解釋本申請，並不構成對本申請的不當限定。在附圖中：
圖1示出了現有技術中的一種環形壓控振蕩器電路的噪聲抑制單元的結構示意圖；
圖2示出了現有技術中的另一種環形壓控振蕩器電路的噪聲抑制單元的結構示意圖；
圖3示出了本申請一種優選實施方式中的環形壓控振蕩器電路的結構示意圖；
圖4示出了本申請另一種優選實施方式中的環形壓控振蕩器電路的結構示意圖；
圖5示出了圖4所示的環形壓控振蕩器電路的輸出波形圖；
圖6示出了圖4所示的環形壓控振蕩器電路的VREG到電源AVDD的電源抑制比的仿真結果示意圖；以及
圖7示出了本申請一種優選環形壓控振蕩器電路中的單級差分放大器的結構示意圖。
具體實施方式
應該指出，以下詳細說明都是例示性的，旨在對本申請提供進一步的說明。除非另有指明，本文使用的所有技術和科學術語具有與本申請所屬技術領域的普通技術人員通常理解的相同含義。
需要注意的是，這裡所使用的術語僅是為了描述具體實施方式，而非意圖限制根據本申請的示例性實施方式。如在這裡所使用的，除非上下文另外明確指出，否則單數形式也意圖包括複數形式，此外，還應當理解的是，當在本說明書中使用術語「包含」和/或「包括」時，其指明存在特徵、步驟、操作、器件、組件和/或它們的組合。
為了便於描述，在這裡可以使用空間相對術語，如「在……之上」、「在……上方」、「在……上表面」、「上面的」等，用來描述如在圖中所示的一個器件或特徵與其他器件或特徵的空間位置關係。應當理解的是，空間相對術語旨在包含除了器件在圖中所描述的方位之外的在使用或操作中的不同方位。例如，如果附圖中的器件被倒置，則描述為「在其他器件或構造上方」或「在其他器件或構造之上」的器件之後將被定位為「在其他器件或構造下方」或「在其他器件或構造之下」。因而，示例性術語「在……上方」可以包括「在……上方」和「在……下方」兩種方位。該器件也可以其他不同方式定位(旋轉90度或處於其他方位)，並且對這裡所使用的空間相對描述作出相應解釋。
現在，將參照附圖更詳細地描述根據本申請的示例性實施方式。然而，這些示例性實施 方式可以由多種不同的形式來實施，並且不應當被解釋為只限於這裡所闡述的實施方式。應當理解的是，提供這些實施方式是為了使得本申請的公開徹底且完整，並且將這些示例性實施方式的構思充分傳達給本領域普通技術人員，在附圖中，為了清楚起見，擴大了層和區域的厚度，並且使用相同的附圖標記表示相同的器件，因而將省略對它們的描述。
正如背景技術所介紹的，現有技術中提高電源抑制比電源噪聲抑制單元的電路結構比較複雜，電容過多並且面積較大，為了解決上述問題，本申請提出了一種環形壓控振蕩器電路。
本申請的一種優選的實施方式中，提供了一種環形壓控振蕩器電路，如圖3所示，該環形壓控振蕩器電路包括用於抑制電源噪聲的噪聲抑制單元10與振蕩單元30，上述噪聲抑制單元10包括第一PMOS電晶體11、第二PMOS電晶體13與放大器15。上述第一PMOS電晶體11包括第一柵極、第一漏極與第一源極，上述第一源極與電源端相連，即與AVDD端相連，第一柵極與電壓控制端相連，即與Vtune端相連；第二PMOS電晶體13包括第二柵極、第二漏極與第二源極，上述第二源極與上述第一漏極相連，上述第二漏極與上述振蕩單元的電壓輸入端相連，即與VREG端相連；放大器15，上述放大器15的正相輸入端與Vtune端相連，反相輸入端與上述第二源極或上述第二柵極相連，輸出端與上述第二柵極相連。圖3示出了反相輸入端與上述第二源極相連的環形壓控振蕩器電路，圖4示出了反相輸入端與上述第二柵極相連的環形壓控振蕩器電路。
上述環形壓控振蕩器電路中噪聲抑制單元10的第一PMOS電晶體11將可變電壓Vtune轉換為可變電流，形成可變偏置電流供給振蕩單元，振蕩單元的振蕩頻率正比於偏置電流大小，因此可變電壓Vtune可以調節環形壓控振蕩器電路的輸出頻率。放大器15與第二PMOS電晶體13通過負反饋增強電源抑制比，即增強了振蕩單元30的VREG抵禦AVDD噪聲幹擾的能力。當反相輸入端與上述第二源極相連時，若放大器15與第二PMOS電晶體13的電壓增益分別為A與G2，由電壓負反饋原理可得，低頻處振蕩單元30的VREG到AVDD的抑制比將提高(1+A)G2倍；當反相輸入端與上述第二柵極相連時，放大器15低頻增益A近似為1，低頻處振蕩單元30的VREG到AVDD的抑制比將提高2*G2倍，圖5示出了圖4所示的環形壓控振蕩器電路的輸出波形，該輸出波形具有穩定的振蕩幅度，通過橫坐標可以得到該輸出波形的振蕩周期為662ps，即頻率為1.51GHz，所以由此可以證明此環形壓控振蕩器電路工作正常。圖6為振蕩器內部電壓VREG到電源AVDD的電源抑制比仿真結果。可以看出該結構在全頻帶內對電源噪聲都有一定的抑制效果，從而改善實際應用中振蕩器的噪聲特性。
因此，該環形壓控振蕩器電路提高了電源抑制比，抑制了電源噪聲對振蕩單元30的影響，並且該環形壓控振蕩器電路中不包含電容等耗費晶片面積的器件，僅通過第一PMOS電晶體11、第二PMOS電晶體13與放大器15就解決了電源噪聲惡化振蕩器噪聲的問題，即通過結構較簡單的噪聲抑制單元10達到了抑制電源噪聲的效果。
為了提高振蕩單元的帶負載能力，如圖3與圖4所示，本申請優選上述環形壓控振蕩器電路還包括緩衝驅動單元50，上述緩衝驅動單元50與上述振蕩單元30的輸出端相連。
本申請的一種優選的實施方式中，如圖3與圖4所示優選上述緩衝驅動單元50包括CMOS反相器55，通過反相器的增強作用來實現增強振蕩單元的帶負載能力的目的。
本申請的一種優選的實施方式中，上述振蕩單元30包括首尾依次相連的N個反相器，N個上述反相器，第N個反相器的輸出端為上述振蕩單元的輸出端，上述N為大於等於3的奇數，圖4示出了包含3個首尾依次相連的反相器，分別是第一反相器31、第二反相器33與第三反相器35，第一反相器31的輸出端與第二反相器33的輸入端相連，第二反相器的輸出端與第三反相器的輸入端相連，第三反相器35的輸出端為振蕩單元30的輸出端，並且第三反相器35的輸出端與第一反相器31的輸入端相連。三個反相器均包含有兩個連接端，其中一個連接端連接至高電平和另外一個連接端連接至低電平。
為了降低反相器的靜態功耗，同時提高其抗幹擾能力、電源利用率與帶負載能力，本申請優選上述反相器為CMOS反相器。
本申請的又一種實施方式中，上述第一PMOS電晶體工作狀態處於線性區(可變電阻區)，工作在該區域中，可以通過改變柵源間電壓的大小(即壓控的方式)，來改變其源漏等效電阻的阻值。該電晶體的源漏等效電阻Ron＝1/[Up*Cox*(W/L)(Vgs-Vth)]，其中，Up為空穴遷移率，Cox為柵氧電容，W/L為寬長比，Vgs為(AVDD-Vtune)，Vth為第一PMOS電晶體閾值電壓。
為了簡化電路，使放大器不需要額外的偏置電壓，並且提高放大器的增益帶寬積，使其在較寬頻率範圍內獲得良好的電源抑制比，優選上述放大器為單級差分放大器。
本申請的另一種優選方式中，如圖7所示，優選上述單級差分放大器包括第一NMOS電晶體N1、第二NMOS電晶體N2、第三PMOS電晶體P3與第四PMOS電晶體P4，N1的源極與N2的源極均接地；P3的源極與上述電源端AVDD相連，P3的漏極與N1的漏極相連，P3的柵極與電壓輸入端的正極Vin+相連；P4的源極與上述AVDD端相連，P4的漏極與N2的漏極相連，P4的柵極與電壓輸入端的負極Vin-相連，P4的漏極與電壓輸出端Vout相連。這樣的單級差分放大器將差模信號與共模信號區別處理，能放大有益的差模信號，抑制通常是幹擾信號的共模信號，能夠進一步提高噪聲抑制單元抑制電源噪聲的能力。
從以上的描述中，可以看出，本申請上述的實施例實現了如下技術效果：
本申請的環形壓控振蕩器電路中噪聲抑制單元的第一PMOS電晶體將可變電壓Vtune轉換為可變電流，形成可變偏置電流供給振蕩單元，振蕩單元的振蕩頻率正比於偏置電流大小，因此可變電壓Vtune可以調節環形壓控振蕩器電路的輸出頻率。放大器與第二PMOS電晶體通過負反饋增強電源抑制比，即增強了振蕩單元的VREG抵禦AVDD噪聲幹擾的能力。當反相輸入端與第二源極相連時，若放大器與第二PMOS電晶體的電壓增益分別為A與G2，由電壓負反饋原理可得，低頻處振蕩單元的VREG到AVDD的抑制比將提高(1+A)G2倍；當反相輸入端與第二柵極相連時，放大器低頻增益A近似為1，低頻處振蕩單元的VREG到AVDD的抑制比將提高2*G2倍。
因此，該環形壓控振蕩器電路提高了電源抑制比，抑制了電源噪聲對振蕩單元的影響，並且該環形壓控振蕩器電路中不包含電容等耗費晶片面積的器件，僅通過第一PMOS電晶體、第二PMOS電晶體與放大器就解決了電源噪聲惡化振蕩器噪聲的問題，即通過結構較簡單的噪聲抑制單元達到了抑制電源噪聲的效果。
以上所述僅為本申請的優選實施例而已，並不用於限制本申請，對於本領域的技術人員來說，本申請可以有各種更改和變化。凡在本申請的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本申請的保護範圍之內。