基於鎖相環的時鐘發生器及時鐘發生方法

2023-05-29 03:13:06 1

專利名稱：基於鎖相環的時鐘發生器及時鐘發生方法
技術領域：
本發明涉及脈衝發生器領域，特別涉及一種基於鎖相環的時鐘發生 器及時鐘發生方法。
背景技術：
在電子系統中，時鐘相當於心臟，時鐘的性能和穩定性直接決定著
整個系統的性能。目前，常用的時鐘源有晶體振蕩器(xo，又簡稱晶振)
和鎖相環(PLL)電路。其中，晶體振蕩器時鐘通常僅局限在一個頻率工 作，且較精確的晶體振蕩器價格也相對昂貴。鎖相環電路通常由相頻檢 測器(PFD)、電荷泵、低通濾波器(LPF)和壓控振蕩器(VCO)等 組成，因其可使用較為廉價的低頻晶體，具有更寬的頻率輸出範圍和更 高的設計靈活性，而得到了廣泛的應用。
隨著晶片集成度、複雜度和功能需求的增加，在很多數字電路系統 中，都需要為晶片內部各個功能模塊及外圍設備提供不同頻率和相位的
程師必須解決的問題。
圖l為現有的一種基於鎖相環的時鐘發生器示意圖，如圖l所示，該 時鐘發生器包括晶體振蕩器101、鎖相環電路102、多路選擇器103及由多 個D觸發器組成的數字時鐘分頻器104。晶體振蕩器101發出的時鐘信號發 至鎖相環電路102，由鎖相環電路102轉換為多路不同相位、固定頻率的 時鐘信號後，再發往多路選擇器103,選出其中的一路時鐘信號發往數字 時鐘分頻器104，實現對該路時鐘信號的分頻。
但是，該種基於鎖相環的時鐘發生器輸出的時鐘信號，通常只能是 PLL電路輸出頻率的二分頻、四分頻等，其輸出的頻率也不能覆蓋輸出頻 率範圍中的每一個點，且其的最大頻率會受到PLL電路的振蕩頻率的限 制，帶寬較窄。因此，當電子系統較為複雜時，利用上述現有的基於鎖相環的時鐘發生器仍無法只利用單個晶體振蕩器就獲得所有需要的時鐘 頻率，只能在該較複雜的電子系統中設置多個不同的振蕩器和鎖相環， 以得到所需的不同頻率的時鐘信號。
另外，上述現有的基於鎖相環的時鐘發生器還存在輸出相位數量受 到PLL產生的相位數量的限制、輸出頻率的調整步距太大、相位調整受到 數字多路選擇器精度的限制等問題。

發明內容
本發明提供一種基於鎖相環的時鐘發生器及時鐘發生方法，以改善 現有時鐘發生器輸出時鐘信號的帶寬較窄的現象。
為達到上述目的，本發明提供的一種基於鎖相環的時鐘發生器，包
括
晶體振蕩器，用於輸出初始時鐘信號；
鎖相環電路，用於接收所述晶體振蕩器輸出的所述初始時鐘信號， 輸出具有不同相位的多個第 一 多路時鐘信號； 還包括
時鐘調整模塊，用於接收所述鎖相環電路輸出的各所述第一多路時 鍾信號，根據目標時鐘信號的預定頻率及相位分別對各所述第一多路時 鍾信號進行頻率及相位調整，輸出分別與各所述第一多路時鐘信號對應 的多個第二多路時鐘信號；
倍頻電路輸出模塊，用於接收、合併所述時鐘調整模塊輸出的各所 述第二多路時鐘信號，輸出具有所述預定頻率和相位的所述目標時鐘信號。
在本發明的一個實施例中，所述時鐘調整模塊包括脈衝發生模塊和 使能信號發生模塊，所述使能信號發生模塊接收部分或全部所述鎖相環 電路輸出的所述第一多路時鐘信號，根據所述目標時鐘信號的預定頻率及相位輸出分別與各所述第 一多路時鐘信號對應的第二使能信號，所述 脈衝發生模塊的輸入端接收所述鎖相環電路輸出的各所述第一多路時 鍾信號，使能端接收所述使能信號發生模塊輸出的各所述第二使能信 號，輸出端輸出分別與各所述第 一多路時鐘信號對應的多個所述第二多 路時鐘信號。
在本發明的一個實施例中，所述使能信號發生模塊包括同步校準模 塊和可編程計算模塊，所述可編程計算模塊接收部分或全部所述鎖相環 電路輸出的所述第一多路時鐘信號，根據所述目標時鐘信號的預定頻率 及相位計算及輸出分別與各所述第 一多路時鐘信號對應的第 一使能信 號，所述同步校準模塊的輸入端接收部分或全部所述鎖相環電路輸出的 所述第一多路時鐘信號，使能端接收所述可編程計算模塊輸出的各所述 第 一使能信號，輸出端輸出發往所述脈衝發生模塊使能端的各所述第二 使能信號。
在本發明的一個實施例中，所述倍頻電路輸出模塊包括或門電路和 觸發器，所述或門電路對所述時鐘調整電路輸出的各所述第二多路時鐘 信號進行合併，並經過所述觸發器輸出具有所述預定頻率和相位的所述 目標時鐘信號。
本發明具有相同或相應技術特徵的一種基於鎖相環的時鐘發生方 法，包括步驟
利用晶體振蕩器輸出初始時鐘信號；
利用鎖相環電路對所述晶體振蕩器輸出的所述初始時鐘信號進行
複數化處理，輸出具有不同相位的多個第 一多路時鐘信號；
利用時鐘調整模塊根據目標時鐘信號的預定頻率及相位分別對各
所述第一多路時鐘信號進行頻率及相位調整，輸出分別與各所述第一多
路時鐘信號對應的多個第二多路時鐘信號；
利用倍頻電路輸出模塊對各所述第二多路時鐘信號進行合併，輸出具有所述預定頻率和相位的所述目標時鐘信號。
在本發明的一個實施例中，所述利用時鐘調整模塊根據所述目標時 鍾信號的預定頻率及相位分別對各所述第一多路時鐘信號進行頻率及 相位調整，輸出分別與各所述第 一多路時鐘信號對應的多個第二多路時 鍾信號，包括步驟
利用使能信號發生模塊根據所述目標時鐘信號的預定頻率及相位、 結合所述第 一多路時鐘信號中的部分或全部信號，輸出分別與各所述第
一多路時鐘信號對應的第二使能信號；
利用所述脈衝發生模塊結合所述使能信號發生模塊發出的所述第 二使能信號，分別對各所述第一多路時鐘信號進行頻率及相位調整，輸 出分別與各所述第 一 多路時鐘信號對應的多個第二多路時鐘信號。
在本發明的一個實施例中，所述利用使能信號發生模塊根據所述目 標時鐘信號的預定頻率及相位、結合所述第一多路時鐘信號中的部分或 全部信號，輸出分別與各所述第 一多路時鐘信號對應的第二使能信號， 包括步驟
利用可編程計算模塊結合部分或全部所述鎖相環電路輸出的所述 第一多路時鐘信號，根據所述目標時鐘信號的預定輸出頻率及相位進行 計算，輸出分別與各所述第 一多路時鐘信號對應的第 一使能信號；
利用同步校準模塊根據部分或全部所述鎖相環電路輸出的所述第 一多路時鐘信號，對所述可編程計算模塊發出的所述第 一使能信號進行 同步校準，輸出分別與各所述第 一多路時鐘信號對應的第二使能信號。
在本發明的一個實施例中，所述利用可編程計算模塊結合部分或全 部所述鎖相環電路輸出的所述第一多路時鐘信號，根據所述目標時鐘信 號的預定輸出頻率及相位進行計算，輸出分別與各所述第一多路時鐘信 號對應的第一使能信號，包括步驟
根據所述目標時鐘信號的預定輸出頻率設定各所述第一使能信號的頻率及高電平寬度。
在本發明的一個實施例中，所述利用可編程計算模塊結合部分或全 部所述鎖相環電路輸出的所述第一多路時鐘信號，根據所述目標時鐘信 號的預定輸出頻率及相位進行計算，輸出分別與各所述第 一多路時鐘信 號對應的第一使能信號，還包括步驟
根據所述目標時鐘信號的預定輸出相位設定所述第 一使能信號的 相位起始位置。
在本發明的一個實施例中，所述利用可編程計算模塊結合部分或全 部所述鎖相環電路輸出的所述第一多路時鐘信號，根據所述目標時鐘信 號的預定輸出頻率及相位進行計算，輸出分別與各所述第一多路時鐘信
號對應的第一使能信號，還包括步驟
根據所述時鐘信號的預定佔空比設定所述時鐘信號在一個周期內 對應的各所述第 一 多路時鐘信號的上升沿差或下降沿差的個數總和；
根據所述個數總和分別設定對應各所述第一多路時鐘信號的各所 述第一使能信號。
與現有技術相比，本發明具有以下優點
本發明提供的基於鎖相環的時鐘發生器及時鐘發生方法，利用時鐘 調整模塊根據目標時鐘信號的預定頻率及相位分別對鎖相環電路輸出 的各第一多路時鐘信號進行頻率及相位調整，利用倍頻電路輸出模塊接 收、合併該時鐘調整模塊對各第一多路時鐘信號進行頻率及相位調整後 得到的各第二多路時鐘信號，得到並輸出了具有較寬頻率範圍的目標時 鍾信號。
本發明的基於鎖相環的時鐘發生器及時鐘發生方法，通過對各第一 多路時鐘信號進行組合設置，方便靈活地實現了對頻率及相位的調整， 可實現
A、輸出帶寬可擴展至鎖相環電路輸出頻率的n倍，其中，n為鎖相環電路輸出的第 一多路時鐘信號相數的一半。
B 、輸出的目標時鐘信號的頻率可調節步距可僅為鎖相環電路輸出
頻率的l/n倍，其中，n為鎖相環電路輸出的第一多路時鐘信號相數的一半。
C、 可以方便地實現對目標時鐘信號相位的調整。
D、 當目標時鐘信號的頻率小於鎖相環電路的輸出頻率時，可實現 將目標時鐘信號具有的相位數設置得多於鎖相環電路輸出的第一多路
時鐘信號具有的相位it。
E、 目標時鐘信號具有的較寬的頻率範圍的調節步距可按兩相延遲 的寬度實現線性的增或減。
F、 可通過對時鐘調整模塊的軟體設置方便地實現佔空比的調整。


圖1為現有的一種基於鎖相環的時鐘發生器示意圖； 圖2為本發明第 一實施例中基於鎖相環的時鐘發生器的示意圖； 圖3為本發明第 一實施例中鎖相環電路輸出的第 一多路時鐘信號示 意圖4為本發明第一實施例中可編程計算模塊輸出的16個第一使能 信號示意圖5為本發明第一實施例中對Phase〈5〉進行同步校準的示意圖6為本發明第一實施例中對Phase〈12〉進行同步校準的示意圖7為本發明第 一 實施例中對Phase進行同步校準的示意圖8為本發明第 一實施例中由脈沖發生模塊輸出的第二多路時鐘信 號的示意圖9為本發明第 一 實施例中由或門電路輸出的或門輸出信號的示意
圖；圖10為本發明第一實施例中由觸發器輸出的目標時鐘信號的示意
圖
圖11為本發明第二實施例中基於鎖相環的時鐘發生方法的流程圖。
具體實施例方式
為使本發明的上述目的、特徵和優點能夠更加明顯易懂，下面結合 附圖對本發明的具體實施方式
做詳細的說明。
本發明的裝置及處理方法可以被廣泛地應用於各個領域中，並且可 利用許多適當的具體電路形成，下面是通過具體的實施例來加以說明， 當然本發明並不局限於該具體實施例，本領域內的普通技術人員所熟知 的一般的替換無疑地涵蓋在本發明的保護範圍內。
為了在需要多個不同頻率時鐘信號的較複雜的電子系統中，僅利用 單個晶體振蕩器就獲得所有需要的時鐘頻率，本發明提出了一種新的基
於鎖相環的時鐘發生器及時鐘發生方法。下面通過具體實施例對本發明 的基於鎖相環的時鐘發生器及時鐘發生方法進行詳細介紹。
第一實施例
本發明的第一實施例詳細介紹了一種基於鎖相環的時鐘發生器。圖 2為本發明第一實施例中基於鎖相環的時鐘發生器的示意圖，圖3至圖 10為本發明第 一 實施例中基於鎖相環的時鐘發生器內部的時序圖，下面 結合圖2至圖IO對本發明的第一實施例進行詳細介紹。
如圖2所示，本實施例中基於鎖相環的時鐘發生器，包括晶體振 蕩器X101,用於輸出初始時鐘信號(OSC一clk);鎖相環電路X102,用 於接收所述晶體振蕩器XIOI輸出的所述初始時鐘信號(OSC—clk),輸 出具有不同相位的多個第一多路時鐘信號(本實施例中輸出的為16個 具有不同相位的第一多路時鐘信號Phase〈15:0〉)；時鐘調整模塊XIOO, 用於接收所述鎖相環電路X102輸出的各所述第一多路時鐘信號 (Phase),根據目標時鐘信號的預定頻率及相位分別對各所述第一多路時鐘信號(Phase)進行頻率及相位調整，輸出分別與各所 述第一多路時鐘信號(Phase)對應的多個第二多路時鐘信號 (Pulsel03〈15: 0>);倍頻電路輸出才莫塊X300，用於接收、合併所述 時鐘調整模塊X100輸出的各所述第二多路時鐘信號(Pulsel03),輸出具有所述預定頻率和相位的所述目標時鐘信號(OutClock)。
本實施例中，時鐘調整模塊X100具體可以包括脈衝發生模塊X103 和使能信號發生模塊X200,所述使能信號發生模塊X200接收部分或全 部所述鎖相環電路X102輸出的所述第一多路時鐘信號(Phase ), 根據所述目標時鐘信號(Out Clock)的預定頻率及相位輸出分別與各所 述第 一 多路時鐘信號(Phase )對應的第二使能信號
(Sell03 ),所述脈衝發生才莫塊X103的輸入端接收所述鎖相環電 路X102輸出的各所述第一多路時鐘信號(Phase),使能端接收 所述使能信號發生模塊X200輸出的各所述第二使能信號
(Sell03 )，輸出端輸出分別與各所述第 一多路時鐘信號對應的多 個所述第二多路時鐘信號(Pulsel03)。
本實施例中，所述使能信號發生模塊X200可以包括同步校準模塊 X106和可編程計算模塊X107，所述可編程計算模塊X107接收部分或 全部所述鎖相環電路X102輸出的所述第 一 多路時鐘信號(Phase)，根據所述目標時鐘信號(OutClock)的預定頻率及相 位計算及輸出分別與各所述第 一多路時鐘信號(Phase )對應的第 一使能信號(Sell06 )，所述同步校準模塊X106的輸入端接收部 分或全部所述鎖相環電路輸出的所述第一多路時鐘信號(Phase)， 使能端接收所述可編程計算模塊X107輸出的各所述第一使能信號
(Sell06 ),輸出端輸出發往所述脈衝發生模塊X103使能端的各 所述第二使能信號(Sell03<15:0〉)。
本實施例中，所述倍頻電路輸出4莫塊可以包括或門電路X104和觸發器X105,所述或門電路X104對所述時鐘調整電路X100輸出的各所 述第二多路時鐘信號(Pulsel03)進行合併，並經過所述觸發 器X105輸出具有所述預定頻率和相位的所述目標時鐘信號(Out Clock )。
本實施例中的基於鎖相環的時鐘發生器的工作原理為
首先，由晶體振蕩器X101產生具有某一固定頻率的初始時鐘信號 (OSC—clk)。
然後，將該初始時鐘信號(OSC一clk)輸入至鎖相環電^各X102進 行複數化，產生16個具有不同相位的第 一多路時鐘信號(Phase )。 本實施例中，該鎖相環電路為才莫擬鎖相環電路(analog Phase Lock Loop),其可以根據輸入的初始時鐘信號(OSC—elk)產生多個固定頻 率的時鐘序列(簡稱時序)，且該多個時序的相鄰時序之間具有相同的 相位延遲。
圖3為本發明第一實施例中鎖相環電路輸出的第一多路時鐘信號示 意圖，如圖3所示，本實施例中的鎖相環電路將初始時鐘信號(OSC—elk) 進行複數化，得到了多個固定頻率的時鐘序列(簡稱時序)，如圖中所
示的時序Phase、 Phase......Phase<15〉，且該多個時序的相鄰時
序之間均具有相同的相位延遲。具體地，本實施例中以各第一多路時鐘 信號的頻率為300MHz為例進行說明，此時，其每一相延遲時間應為 (l/300MHz)/16=208.3pS。
接著，利用時鐘調整模塊X100對圖3中的16個第一多路時鐘信號 進行調整，具體調整方式為
A、 根據本實施例中的時鐘發生器待輸出的目標時鐘信號(Out Clock)的預定頻率及相位，對時鐘調整模塊X100中的使能信號發生模 塊X200中的可編程計算模塊X107中的計數器進行設置；
B、 根據計數器的設置，結合部分或全部鎖相環電路X102輸出的所述第一多路時鐘信號(Phase)，計算要實現目標時鐘信號的預 定頻率及相位需要對各第一多路時鐘信號(Phase)進行的調整， 並對應各第 一多路時鐘信號分別輸出進行該調整所需的對應的第 一使 能信號(Sell06)。
本實施例中，該可編程計算模塊X107根據計數器的設置，僅結合 了第一多路時鐘信號中的Phase〈4〉時序，故而在硬體結構上可以僅將總 線中用於傳輸Phase〈4〉時序的信號線連接至可編程計算模塊X107即 可。
圖4為本發明第一實施例中可編程計算模塊輸出的16個第一使能 信號示意圖，如圖4所示，可編程計算模塊X107輸出16個第一使能信
號Sell06、 Sell06......Sell06〈15〉分別與相應的各第一多路時鐘
信號對應，攜帶了計算得到的需要對各第一多路時鐘信號(Phase ) 進行調整的信息。
具體地，計算得到、並輸出的各所述第一使能信號的頻率及高電平 寬度的設定決定了目標時鐘信號的預定輸出頻率。如，本實施例中，設 定輸出的目標時鐘信號的頻率為184.5MHz,則該信號的周期寬度為 l/184.5MHz = 5.42nS,如前所述，鎖相環電路輸出的第一多路時鐘信號 的每一相延遲為208.3pS,可以算出， 一個周期的目標時鐘信號內需包 含5.42nS/208.3pS=26個第一多路時鐘信號的相位延遲。
本實施例中，設定該目標時鐘信號的佔空比為50°/。，則可以推得 一個周期的目標時鐘信號的高電平寬度內包含了 13個第一多路時鐘信 號的相位延遲，低電平寬度內包含了 13個第一多路時鐘信號的相位延 遲。
為此，對可編程計算模塊X107進行設置，令其輸出的第一使能信 號(Sell06〈15:O)可以實現每經過13個第一多路時鐘信號的相位延遲 後，倍頻輸出模塊X300輸出的目標時鐘信號進行一次高、低電平的翻轉。即，每當各所述第一多路時鐘信號的上升沿(或下降沿)差的個數
總和達13時，倍頻輸出模塊X300輸出的目標時鐘信號進行一次高、低
電平的翻轉。
該可編程計算模塊X107還可以根據所述目標時鐘信號的預定輸出 相位設定第一使能信號的相位起始位置(本實施例中第一使能信號的相 位起始位置指各第一使能信號時序中高電平起始位置最靠前的某一相 時序的相位位置)，進而決定目標時鐘信號從第一多路時鐘信號中哪一 相位的時序開始。
假設本實施例中預定的目標時鐘信號的相位與PhaseO時序的相 同，則其第一使能信號的相位起始位置可以為PhaseO時序的相位位 置。此時，可以通過分別設置與各第一多路時鐘信號對應的各第一使能 信號(Sell06)實現
第一多路時鐘信號中的PhaseO至Phase〈13〉傳送至倍頻輸出模塊 X300時，其輸出高電平；Phase〈13〉至下一周期的Phase〈10傳送至倍 頻輸出模塊X300時，其輸出低電平；下一周期的Phase〈0至再下一 周期的Phase〈M專送至倍頻輸出模塊X300時，其輸出高電平；再下一 周期的Phase〈7〉至再再下一周期的Phase〈4〉傳送至倍頻輸出模塊X300 時，其輸出低電平等等。如此循環下去，即可得到頻率為184.5MHz, 相位與第一多i 各時鐘信號中的PhaseO相位相同、佔空比為50%的目 標時鐘信號。
在本發明的其它實施例中，也可以設定不同的佔空比，此時設置為 一個周期的目標時鐘信號的高、低電平寬度內包含不同個數的相位延 遲，或說不同的第一多路時鐘信號的上升沿(或下降沿)差的個數總和
即可。其具體的實現步驟可以包^::
根據所述時鐘信號的預定佔空比設定所述時鐘信號在一個周期內
對應的各所述第 一 多路時鐘信號的上升沿差或下降沿差的個數總和；根據所述個數總和分別設定對應各所述第一多路時鐘信號的各所 述第一使能信號。
C、根據部分或全部所述鎖相環電路X102輸出的所述第一多^各時
鍾信號(Phase)，對所述可編程計算模塊X107發出的所述第一 使能信號(Sell06)進行同步校準，輸出分別與各所述第一多路 時鐘信號對應同步的第二使能信號(Sell03 )。
該步操作由時鐘調整模塊X100中的使能信號發生模塊X200中的 同步校準模塊X106實現。
可編程計算模塊X107輸出的各第一使能信號(Sell06)是 根據第一多路時鐘信號中的Phase〈4〉進行同步的。為了令倍頻電路輸出 模塊X300使能端輸入的第二使能信號(Sell03)能與其輸入端 輸入的第一多路時鐘信號(Phase)相匹配，並最終輸出正確的 目標時鐘信號，要求輸入的各第一多路時鐘信號(Phase<15: 0〉)的下 降沿均位於對應第二使能信號(Sell03)的高電平持續期間。
其中，由於本實施例中的脈衝發生模塊XI03是在Phase〈X〉的下降 沿產生脈衝，故同步時是以Phase〈X〉的下降沿為準，本發明的其它實 施例中，若脈衝發生模塊X103是在Phase〈X〉的上升沿產生脈衝，則也 應以Phase〈X〉的上升沿位置為準。
本實施例中脈衝發生模塊X103的使能端為高電平有效，故需要各 第一多路時鐘信號(Phase)的下降沿(或上升沿)位於對應第 二使能信號(Sell03)的高電平持續期間；本發明的其它實施例 中，若脈衝發生模塊X103的使能端為低電平有效，則應令各第一多路 時鐘信號(Phase)的下降沿(或上升沿)位於對應第二使能信 號(Sell03)的4氐電平持續期間。
為實現上述所說的各第一多路時鐘信號(Phase)的下降沿 (或上升沿)位置與相應的各第二使能信號(Sell03)高、低電平的對應關係，需要根據第一多路時鐘信號中的對應時序對16個第一
使能信號(Sell06)進行重新同步。本實施例中，該同步校準可 分為三部分進行Phase〈5:0〉部分的同步、Phase〈12:6〉部分的同步以及 Phase部分的同步。
其中，Phase〈5:0部分僅需利用PhaseO進行重新同步校準，即可 確保倍頻電路輸出模塊X300輸入端輸入的第一多路時鐘信號中的 Phase的下降沿均位於其使能端輸入對應的第二使能信號中的 Sell03〈5:O的高電平持續期間。對Phase〈5: O進行的同步校準具體如 下
以對Phase〈5〉進行同步校準為例進行說明。圖5為本發明第一實施 例中對Phase〈5〉進行同步校準的示意圖，如圖5所示，本實施例中，同 步校準模塊X106使能端輸入的第一使能信號中的Sell06〈5〉是根據第 一多路時鐘信號中的Phase〈4〉進行同步的，因此，其的上升沿與 Phase〈4〉的上升沿對齊或略有延遲(因電路處理過程中的延遲所致)。
本實施例中利用同步校準模塊X106選用第一多路時鐘信號中的 PhaseO〉時序為基準，對該第一使能信號中的Sell06O進行重新同步 校準，如圖5所示，經過同步校準模塊X106進行重新同步後輸出的與 第一使能信號中的Sell06O對應的第二使能信號中的Sell03O的上 升沿轉變為與PhaseO的上升沿對齊或略有延遲。
注意到，由於與第一多^各時鐘信號中的Phase<5: O對應的第一使 能信號中的Sell06〈5:O均是以第一多路時鐘信號中的PhaseO為基準 進行再同步校準的，該第一使能信號中的Sdl06〈5:O部分的上升沿均 應與PhaseO的上升沿對齊或略有延遲。
因第一多路時鐘信號中的各Phase〈5: 0>時序之間，相位間距最遠 的PhaseO與Phase〈5〉間的延遲差也僅為208.3pSx6 = 1.2498nS，加上 PhaseO的高電平持續時間(1/2周期)後得到的Phase〈5〉時序的下降沿，與Phase〈0〉時序(或說Sell03<5〉)的起始位置相比，其總延遲 時間也小於3nS (本實施例中的第一、第二使能信號的高電平寬度均大 於3nS)。故而，即使考慮到電路本身具有的延遲，本實施例中仍僅需 利用第一多路時鐘信號中的PhaseO時序為基準進行同步校準，就可以 確保第一多路時鐘信號中的Phase<5: O的下降沿均落於對應的第二使 能信號中的Sell03〈5:O的高電平持續期間。
利用PhaseO時序對與其對應的第一使能信號中的Sell06〈2:6〉進行 同步校準就不夠了。本實施例中，對與Phase〈2:6〉對應的第一使能信 號中的Sell06〈12:6〉進行同步時，在利用PhaseO時序對Sell06 進行再同步後得到中間使能信號Dout,還增加了一步再利用 Phase〈7〉對中間使能信號DouKl2:6〉進行進一步同步校準的步驟。
以對Phase〈12〉進行同步校準為例進行說明。圖6為本發明第一實 施例中對Phase〈12〉進行同步校準的示意圖，如圖6所示，本實施例中， 同步校準模塊X106使能端輸入的第一使能信號中的Sell06〈12〉是根據 第一多路時鐘信號中的Phase〈4〉進行同步的，因此，其的上升沿與 Phase〈4〉的上升沿對齊或略有延遲(因電路處理過程中的延遲所致)。
在利用PhaseO時序對Sell06〈12〉進行再同步後得到的中間使能 信號DouKl2〉的上升沿與PhaseO的上升沿對齊或略有延遲。接著， 再利用Phase〈7〉時序對中間使能信號DouKl2〉再做同步校準，得到的 Sell03的上升沿與Phase〈7〉的上升沿對齊或略有延遲。
同理，因第一多路時鐘信號中的各Phase〈12: 6〉時序之間，相位間 距最遠的Phase〈12〉與Phase〈6〉間的相位延遲差，加上Phase〈12〉的高 電平持續時間(1/2周期)後得到的Phase〈12〉時序的下降沿，與Phase 時序(或說Sell03 )的起始位置相比，其總延遲時間也小於3nS (本實施例中的第一、第二使能信號的高電平寬度均大於3nS)。故而，即使考慮到電路本身具有的延遲，本實施例中在利用第 一多路時鐘信號
中的PhaseO時序為基準進行同步校準後，再利用Phase〈〉時序為基 準進行再次同步校準，就可以確保第一多路時鐘信號中的Phase〈12: 6> 的下降沿均落於對應的第二使能信號中的Sell03〈2:6〉的高電平持續期間。
本實施例中，在對與Phase〈15:13〉對應的第一使能信號中的 Sell06〈15:13〉進行同步時，在利用PhaseO時序對Sell06〈15:13〉進行 再同步後得到第一中間使能信號Doutl,再利用Phase〈7〉對第 一中間使能信號DoutKl5:13>進行進一步同步得到第二中間使能信號 Dout2,另外，還增加了一步利用Phase〈14〉對第二中間使能信 號Dout2〈15:13〉進一步同步校準的步驟。
以對Phase〈5〉進行同步校準為例進行說明。圖7為本發明第一實 施例中對Phase〈15〉進行同步校準的示意圖，如圖7所示，本實施例中， 同步校準模塊X106使能端輸入的第一使能信號中的Sell06〈15〉是根據 第一多路時鐘信號中的Phase〈4〉進行同步的，因此，其的上升沿與 Phase〈4〉的上升沿對齊或略有延遲(因電路處理過程中的延遲所致)。
在利用PhaseO時序對Sell06〈15〉進行再同步後得到的第一中間 使能信號DoutK15〉的上升沿與PhaseO的上升沿對齊或略有延遲。接 著，再利用Phase〈7〉時序對該第一中間使能信號DoutK15〉再做同步校 準，得到的Sell03的上升沿與Phase〈〉的上升沿對齊或略有延遲。 再接著，利用Phase〈14〉時序對該第二中間使能信號Dout2〈15〉再做同 步校準，得到的Sell03〈5〉的上升沿與Phase〈4〉的上升沿對齊或略 有延遲。
同理，經上述同步校準後，即使考慮到電路本身具有的延遲，本實 施例中仍可確保第一多路時鐘信號中的Phase的下降沿均落於 對應的第二使能信號中的Sell03〈15:13〉的高電平持續期間。注意到，對於第一多路時鐘信號中的Phase及Phase部分，如果不經過多次同步校準，而直接利用Phase〈7〉或Phase 進行同步校準，將可能導致Sell03〈12:6〉及Sell03〈15:13〉時序出現漏 拍等問題，使時序混亂，無法實現真正的同步。
上述同步校準方法只是其中的一個同步例子，實際才喿作中可以有更 多的同步校準方式，如，可以針對不同的第一使能信號的高電平寬度選 用不同的第 一多路時鐘信號時序進行同步校準等，其具體實施步驟與上 述方法類似，在本實施例上述方法的啟示下，本領域的普通技術人員可 以推導得出，在此不再贅述。
D、利用時鐘調整模塊X100中的脈衝發生模塊X103結合所述使能 信號發生模塊X200發出的所述第二使能信號Sell03，分別對各 所述第一多路時鐘信號(Phase)進行頻率及相位調整。
本實施例中的脈衝發生模塊X103是一種小信號短周期脈沖發生電 路，其在第一多路時鐘信號的Phase〈X〉的下降沿來臨，且第二使能信 號Sell03〈X〉為高電平時，輸出一個短周期脈衝。圖8為本發明第一實 施例中由脈衝發生模塊輸出的第二多路時鐘信號的示意圖，如圖8所示， 其按使能信號發生模塊X200發出的第二使能信號Sdl03〈5:O對各所 述第一多路時鐘信號Phase進行了頻率及相位的調整。
在得到對鎖相環電路輸出的第一多路時鐘信號(Phase)進 行調整後的第二多路時鐘信號(Pulsel03)後，將其輸入倍頻 電路輸出模塊X300進行合併，最終輸出具有預定頻率和相位的目標時 鍾信號。
本實施例中，該倍頻電路輸出模塊X300包括或門電路X104和觸 發器X105。或門電路X104將所述時鐘調整電路X100輸出的各所述第 二多路時鐘信號(Pulsel03〈15: 0> )合併為一個或門輸出信號(OR—out )。 圖9為本發明第 一 實施例中由或門電路輸出的或門輸出信號的示意圖，如圖9所示，該或門輸出信號(OR—out)根據可編程計算模塊X107的 定義，記載對應的第一多路時鐘信號Phase〈15: O中的各上升沿及下降 沿信息。
本實施例中的觸發器X105為D觸發器，其通過時鐘輸入端(CK) 接收或門輸出信號(OR—out)後，將該或門輸出信號(OR_out) 二分 頻後輸出目標時鐘信號(Output Clock)。圖IO為本發明第一實施例中 由觸發器輸出的目標時鐘信號的示意圖，如圖10所示，該目標時鐘信 號(Output Clock )具有在可編程計算模塊X107內設置的預定的頻率和 相位。
注意到，其中的或門電路X104頻率為目標時鐘信號頻率的2倍， 對其速度要求較高，通常可採用小信號高速電路實現。
本實施例中的基於鎖相環的時鐘發生器，利用時鐘調整模塊X100 中的可編程計算模塊X107以編程的方式，對各第一多路時鐘信號 (Phase)進行組合i殳置，實現了對目標時鐘信號(Output Clock) 的頻率及相位的靈活調整。可實現
A、 輸出帶寬可擴展至鎖相環電路輸出頻率的n倍，其中，n為鎖 相環電路輸出的第 一多路時鐘信號相數的一半。
如，仍以鎖相環電路輸出16相、頻率為300MHz的第一多路時鐘 信號為例，當設置其輸出的目標時鐘信號的一個周期僅包含2個第 一多 ^各時鐘信號的相位延遲時，其一個周期為2x208.3pS=0.4166nS,相應地， 其的最大可頻率可為鎖相環輸出頻率的8倍，即2.4GHz,大大擴展了 其可輸出的帶寬。
B、 輸出的目標時鐘信號的頻率可調節步距可僅為鎖相環電路輸出 頻率的l/n倍，其中，n為鎖相環電路輸出的第一多路時鐘信號相數的 一半。
或者說，當佔空比為50%時，輸出的目標時鐘信號的最小周期調節步距可僅為鎖相環輸出的第 一多路時鐘信號的兩相延遲的寬度。
C、 可以方^更地實現對目標時鐘信號相位的調整。
可通過將與目標時鐘信號起始相位對應的某個第二多路時鐘信號 作為時鐘調整模塊的起始輸出實現對目標時鐘信號相位的調整。
D、 當目標時鐘信號的頻率小於鎖相環電路的輸出頻率時，可實現 將目標時鐘信號具有的相位數設置得多於鎖相環電路輸出的第一多路 時鐘信號具有的相位數。
E、 目標時鐘信號具有的較寬的頻率範圍的調節步距可按兩相延遲 的寬度實現線性的增或減。
F、 可通過對時鐘調整模塊的軟體設置方便地實現佔空比的調整。 第二實施例
本發明第二實施例提出了 一種可利用本發明第一實施例中的時鐘 發生器實現的基於鎖相環的時鐘發生方法，圖11為本發明第二實施例 中基於鎖相環的時鐘發生方法的流程圖，下面結合圖11和圖2至圖10 對本發明第二實施例中的基於鎖相環的時鐘發生方法進行詳細介紹。
步驟1101:利用晶體振蕩器輸出初始時鐘信號。
由晶體振蕩器X101產生具有某一固定頻率的初始時鐘信號 (OSC—clk )。
步驟1102:利用鎖相環電路對所述晶體振蕩器輸出的所述初始時鐘 信號進行複數化處理，輸出具有不同相位的多個第 一多路時鐘信號。
將初始時鐘信號(OSC—clk)輸入至鎖相環電路X102進行複數化， 產生16個具有不同相位的第一多路時鐘信號(Phase〈15:0)。該第一多 路時鐘信號(Phase)如圖3所示，其為16個固定頻率的時鐘序
歹寸(簡稱時序)Phase、 Phase......Phase,且相鄰時序之間
均具有相同的相位延遲。具體地，本實施例中以各第一多路時鐘信號的頻率為300MHz為例進行說明，此時，其每一相延遲時間應為 (l/300MHz)/16=208.3pS。
接著，利用時鐘調整模塊X100根據目標時鐘信號的預定頻率及相
位分別對各所述第 一多路時鐘信號進行頻率及相位調整，輸出分別與各 所述第 一多路時鐘信號對應的多個第二多路時鐘信號。其可分為以下幾
步
步驟1103:根據時鐘發生器待輸出的目標時鐘信號(Out Clock) 的預定頻率及相位，對時鐘調整模塊X100中的使能信號發生模塊X200 中的可編程計算模塊X107中的計數器進行設置；
步驟1104:可編程計算模塊X107根據計數器的設置，結合部分或 全部鎖相環電路X102輸出的所述第一多路時鐘信號(Phase)， 計算要實現目標時鐘信號的預定頻率及相位需要對各第一多路時鐘信
號(Phase)進行的調整，輸出進行該調整所需的第一使能信號 (Sell06)。本實施例中，該可編程計算模塊X107僅結合了第一 多路時鐘信號中的Phase〈4〉時序。
圖4所示為可編程計算模塊X107輸出的16個第一使能信號
Sell06、 Sell06......Sell06,其分別與相應的各第一多路時
鍾信號對應，攜帶了計算得到的需要對各第一多路時鐘信號 (Phase)進行調整的信息。
具體地，該第一使能信號的頻率及高電平寬度的設定決定了目標時 鍾信號的預定輸出頻率。如，本實施例中，設定輸出的目標時鐘信號的 頻率為184.5MHz,則該信號的周期寬度為l/184.5MHz = 5.42nS，如前 所述，鎖相環電路輸出的第一多路時鐘信號的每一相延遲為208.3pS, 可以算出， 一個周期的目標時鐘信號內需包含5.42nS/208.3pS=26個第 一多路時鐘信號的相位延遲。
本實施例中，設定該目標時鐘信號的佔空比為50%，則可以推得一個周期的目標時鐘信號的高電平寬度內包含了 13個第一多路時鐘信 號的相位延遲，低電平寬度內包含了 13個第一多路時鐘信號的相位延 遲。
可據此對可編程計算模塊XI07進行設置，令其輸出的第一使能信 號(Sell06)可以實現每經過13個第一多路時鐘信號的相位延遲 後，倍頻輸出模塊X300輸出的目標時鐘信號進行一次高、低電平的翻 轉。即，每當各所述第一多路時鐘信號的上升沿(或下降沿)差的個數 總和達13時，倍頻輸出模塊X300輸出的目標時鐘信號進行一次高、低 電平的翻轉。
假設本實施例中可編程計算模塊X107設定的目標時鐘信號的相位 與PhaseO時序的相同，則其第一使能信號的相位起始位置(本實施例 中的第 一使能信號的相位起始位置指各第一使能信號時序中高電平起 始位置最靠前的某一相時序的相位位置)可以為PhaseO時序的相位位 置。此時，可以通過分別設置與各第一多路時鐘信號對應的各第一使能 信號(Sell06)實現
第 一多路時鐘信號中的Phase〈0至Phase〈13〉傳送至倍頻輸出模塊 X300時，其輸出高電平；Phase〈13〉至下一周期的Phase〈10傳送至倍 頻輸出才莫塊X300時，其輸出低電平；下一周期的Phase〈0〉至再下一 周期的Phase〈〉傳送至倍頻輸出模塊X300時，其輸出高電平；再下一 周期的Phase〈7〉至再再下一周期的Phase〈4〉傳送至倍頻輸出模塊X300 時，其輸出低電平等等。如此循環下去，即可得到頻率為184.5MHz, 相位與第一多路時鐘信號中的PhaseO相位相同、佔空比為50%的目 標時鐘信號。
在本發明的其它實施例中，也可以i殳定不同的佔空比，此時^:置為 一個周期的目標時鐘信號的高、低電平寬度內包含不同個數的相位延 遲，或說不同的第一多路時鐘信號的上升沿(或下降沿)差的個數總和即可。其具體的實現步驟可以包括
根據所述時鐘信號的預定佔空比設定所述時鐘信號在一個周期內
對應的各所述第一多路時鐘信號的上升沿差或下降沿差的個數總和；
根據所述個數總和分別設定對應各所述第一多路時鐘信號的各所 述第一使能信號。
步驟1105:才艮據部分或全部所述鎖相環電路X102輸出的所述第一 多路時鐘信號(Phase)，對所述可編程計算模塊X107發出的所 述第一使能信號(Sell06)進行同步校準，輸出分別與各所述第 一多路時鐘信號對應同步的第二使能信號(Sell03 )。
該步操作可通過時鐘調整模塊X100中的使能信號發生模塊X200 中的同步校準模塊X106實現。
本實施例中脈沖發生模塊X103的使能端為高電平有效，故需要各 第一多路時鐘信號(Phase )的下降沿(或上升沿)位於對應第 二使能信號(Sell03)的高電平持續期間；本發明的其它實施例 中，若脈衝發生模塊X103的使能端為低電平有效，則應令各第一多路 時鐘信號(Phase )的下降沿(或上升沿)位於對應第二使能信 號(Sell03)的低電平持續期間。
為實現上述所說的各第一多路時鐘信號(Phase)的下降沿 (或上升沿)位置與相應的各第二使能信號(Sell03)高、低電 平的對應關係，需要^^艮據第一多路時鐘信號中的對應時序對16個第一 ^使能信號(Sell06)進行重新同步。本實施例中，該同步^t準可 分為三部分進行Phase〈5:0〉部分的同步、Phase〈12:6〉部分的同步以及 Phase〈15:13〉部分的同步。
其中，Phase〈5:0〉部分僅需利用PhaseO進行重新同步校準，即可 確保倍頻電路輸出模塊X300輸入端輸入的第一多路時鐘信號中的 Phase的下降沿均位於其使能端輸入對應的第二使能信號中的Sell03〈5:O的高電平持續期間。對Phase<5: O進行的同步校準具體如 下
如圖5所示，以對Phase〈5〉進行同步^f交準為例進行說明。本實施例 中，同步校準模塊X106使能端輸入的第一使能信號中的Sell06〈5〉是 根據第一多路時鐘信號中的Phase〈4〉進行同步的，因此，其的上升沿與 Phase〈4〉的上升沿對齊或略有延遲(因電路處理過程中的延遲所致)。
本實施例中利用同步校準模塊X106選用第一多路時鐘信號中的 PhaseO時序為基準，對該第一使能信號中的Sell06〈5〉進行重新同步 校準，如圖5所示，經過同步校準模塊X106進行重新同步後輸出的與 第一使能信號中的Sell06〈5〉對應的第二使能信號中的Sell03〈5〉的上 升沿轉變為與PhaseO的上升沿對齊或略有延遲。該同步校準確保了第 一多路時鐘信號中的Phase<5: O的下降沿均落於對應的第二使能信號 中的Sell03〈5:O的高電平持續期間。
注意到，由於與第一多路時鐘信號中的Phase對應的第一使 能信號中的Sell06〈5:O均是以第一多路時鐘信號中的PhaseO為基準 進行再同步校準的，該第一使能信號中的Sell06〈5:O部分的上升沿均 應與PhaseO的上升沿對齊或略有延遲。
對於Phase〈12:6〉部分而言，僅利用PhaseO時序對與其對應的第 一使能信號中的Sell06〈12:6〉進行同步校準已不夠。本實施例中，對與 Phase〈12:6〉對應的第一使能信號中的Sell06〈12:6〉進行同步時，在利用 PhaseO〉時序對Sell06進行再同步後得到中間使能信號 DouKl2:6〉，還增加了 一步再利用Phase〈7〉對中間使能信號Dout 進行進一步同步校準的步驟。
如圖6所示，以對Phase〈12〉進行同步校準為例進行說明。本實施 例中，同步校準模塊X106使能端輸入的第一使能信號中的Sell06 是根據第一多路時鐘信號中的Phase〈4〉進行同步的，因此，其的上升沿與Phase〈4〉的上升沿對齊或略有延遲(因電路處理過程中的延遲所致)。
在利用PhaseO時序對Sell06〈2〉進行再同步後得到的中間使能 信號DouKl2〉的上升沿與PhaseO的上升沿對齊或略有延遲。接著， 再利用Phase〈〉時序對中間使能信號DouKl2〉再做同步校準，得到的 Sell03<12〉的上升沿與Phase〈7〉的上升沿對齊或略有延遲。
本實施例中在利用第一多路時鐘信號中的PhaseO時序為基準進 行同步校準後，再利用Phase〈〉時序為基準進行再次同步校準，確保了 第一多路時鐘信號中的Phase的下降沿均落於對應的第二使能信 號中的Sell03〈12:6〉的高電平持續期間。
對於與Phase〈15:13〉對應的第一使能信號中的Sell06〈15:13〉的同 步，先利用PhaseO時序對Sell06〈5:13〉進行再同步，得到第一中間 使能信號Doutl<15:13〉；再利用Phase〈7〉對第 一 中間使能信號 DoutK15:13〉進行進一步同步，得到第二中間使能信號Dout2; 另外，還增加了一步利用Phase〈14〉對第二中間使能信號Dout2〈15:13〉 進一步同步校準的步驟。
如圖7所示，以對Phase進行同步校準為例進行說明。本實施 例中，同步校準模塊X106使能端輸入的第一使能信號中的Sell06 是根據第一多路時鐘信號中的Phase〈4〉進行同步的，因此，其的上升沿 與Phase〈4〉的上升沿對齊或略有延遲(因電路處理過程中的延遲所致)。
在利用Phase-O時序對Sell06〈15〉進行再同步後得到的第一中間 使能信號DoutK15〉的上升沿與PhaseO的上升沿對齊或略有延遲。接 著，再利用PhaseO時序對該第一中間使能信號DoutK15〉再做同步校
再接著，利用Phase〈14〉時序對該第二中間使能信號Dout2〈5〉再做同 步校準，得到的Sdl03〈15〉的上升沿與Phase〈14〉的上升沿對齊或略 有延遲。經上述同步校準後，即使考慮到電路本身具有的延遲，本實施例中
仍可確保第一多路時鐘信號中的Phase的下降沿均落於對應的 第二使能信號中的Sell03〈15:13〉的高電平持續期間。
注意到，對於第一多路時鐘信號中的Phase及Phase部分，如果不經過多次同步校準，而直接利用Phase〈7〉或Phase 進行同步校準，將可能導致Sell03〈12:6〉及Sell03〈15:13〉時序出現漏 拍等問題，使時序混亂，無法實現真正的同步。
上述同步校準方法只是其中一個可能的同步校準例子，實際操作中 可以有更多的同步校準方式，如,可以針對不同的第一使能信號的高電 平寬度選用不同的第 一多路時鐘信號時序進行同步校準等，其具體實施 步驟與上述方法類似，在本實施例上述方法的啟示下，本領域的普通技 術人員可以推導得出，在此不再贅述。
步驟1106:利用時鐘調整模塊X100中的脈沖發生模塊X103結合 所述使能信號發生模塊X200發出的所述第二使能信號Sdl03, 分別對各所述第一多路時鐘信號(Phase)進行頻率及相位調整， 輸出分別與各所述第一多路時鐘信號(Phase)對應的多個第二 多路時鐘信號(Pulsel03〈15: 0> )。
本實施例中的脈衝發生模塊X103在第一多路時鐘信號的 Phase〈X〉的下降沿來臨，且第二使能信號Sell03〈X〉為高電平時，輸出 一個短周期脈衝。其輸出的第二多路時鐘信號的時序如圖8所示，已按 使能信號發生模塊X200發出的第二使能信號Sell03〈15:O對各所述第 一多路時鐘信號Phase進行了頻率及相位的調整。
步驟1107:在得到對鎖相環電路輸出的第一多路時鐘信號 (Phase)進行調整後的第二多路時鐘信號(Pulsel03〈15: 0>) 後，將其輸入倍頻電路輸出^^莫塊X300進行合併，最終輸出具有預定頻 率和相位的目標時鐘信號。本實施例中，該倍頻電路輸出模塊X300包括或門電路X104和觸 發器X105。或門電路X104將所述時鐘調整電路X100輸出的各所述第 二多路時鐘信號(Pulsel03〈15: 0> )合併為一個或門輸出信號(OR—out )。 如圖9中的或門輸出信號(OR—out)所示，該或門輸出信號(OR—out) 實現根據可編程計算模塊X107的定義，記載對應的第一多路時鐘信號 Phase中的各上升沿及下降沿信息。
本實施例中的觸發器X105為D觸發器，其通過時鐘輸入端(CK) 接收或門輸出信號(OR_out)後，將該或門輸出信號(OR_out) 二分 頻後輸出目標時鐘信號(Output Clock )。如圖10中的目標時鐘信號 (Output Clock )所示，其已具有在可編程計算^t塊X107內設置的預定 的頻率和相位。
本實施例中的基於鎖相環的時鐘發生方法，利用時鐘調整模塊根據
時鐘信號進行頻率及相位調整，利用倍頻電路輸出模塊接收、合併該時 鐘調整模塊對各第 一 多路時鐘信號進行頻率及相位調整後得到的各第 二多路時鐘信號，得到並輸出了具有較寬頻率範圍的目標時鐘信號。可 方便靈活地實現
A、 輸出帶寬可擴展至鎖相環電路輸出頻率的n倍，其中，n為鎖 相環電路輸出的第 一 多路時鐘信號相數的 一半。
如，仍以鎖相環電路輸出16相、頻率為300MHz的第一多路時鐘 信號為例，當設置其輸出的目標時鐘信號的一個周期僅包含2個第一多 路時鐘信號的相位延遲時，其一個周期為2x208.3pS=0.4166nS，相應地， 其的最大可頻率可為鎖相環輸出頻率的8倍，即2.4GHz，大大擴展了 其可輸出的帶寬。
B、 輸出的目標時鐘信號的頻率可調節步距可僅為鎖相環電路輸出 頻率的l/n倍，其中，n為鎖相環電路輸出的第一多路時鐘信號相數的一半。
或者說，當佔空比為50%時，輸出的目標時鐘信號的最小周期調節 步距可僅為鎖相環輸出的第一多路時鐘信號的兩相延遲的寬度。
C、 可以方便地實現對目標時鐘信號相位的調整。
可通過將與目標時鐘信號起始相位對應的某個第二多路時鐘信號 作為時鐘調整模塊的起始輸出實現對目標時鐘信號相位的調整。
D、 當目標時鐘信號的頻率小於鎖相環電路的輸出頻率時，可實現 將目標時鐘信號具有的相位數設置得多於鎖相環電路輸出的第一多路
時鐘信號具有的相位數。
E、 目標時鐘信號具有的較寬的頻率範圍的調節步距可按兩相延遲
的寬度實現線性的增或減。
F 、可通過對時鐘調整模塊的軟體設置方便地實現佔空比的調整。
說明，其具體的實現可以有多種替代方案，如，可將倍頻電路輸出模塊 中的或門電路更改為或非電路，將D觸發器的時鐘輸入端再加個非電路 等，或以其它觸發器代替本發明上述實施例中的D觸發器等等。其具體 實施步驟與思^各均和本實施例相似，在本發明實施例的啟示下，這一應 用的延伸對於本領域普通技術人員而言是易於理解和實現的，在此不再 贅述。
本發明雖然以較佳實施例公開如上，但其並不是用來限定本發明， 任何本領域技術人員在不脫離本發明的精神和範圍內，都可以做出可能 的變動和修改，因此本發明的保護範圍應當以本發明權利要求所界定的 範圍為準。
權利要求
1、一種基於鎖相環的時鐘發生器，包括晶體振蕩器，用於輸出初始時鐘信號；鎖相環電路，用於接收所述晶體振蕩器輸出的所述初始時鐘信號，輸出具有不同相位的多個第一多路時鐘信號；其特徵在於，還包括時鐘調整模塊，用於接收所述鎖相環電路輸出的各所述第一多路時鐘信號，根據目標時鐘信號的預定頻率及相位分別對各所述第一多路時鐘信號進行頻率及相位調整，輸出分別與各所述第一多路時鐘信號對應的多個第二多路時鐘信號；倍頻電路輸出模塊，用於接收、合併所述時鐘調整模塊輸出的各所述第二多路時鐘信號，輸出具有所述預定頻率和相位的所述目標時鐘信號。
2、 如權利要求1所述的時鐘發生器，其特徵在於所述時鐘調整 模塊包括脈衝發生模塊和使能信號發生模塊，所述使能信號發生模塊接 收部分或全部所述鎖相環電路輸出的所述第一多路時鐘信號，根據所述 目標時鐘信號的預定頻率及相位輸出分別與各所述第一多路時鐘信號 對應的第二使能信號，所述脈衝發生模塊的輸入端接收所述鎖相環電路 輸出的各所述第 一多路時鐘信號，使能端接收所述使能信號發生模塊輸 出的各所述第二使能信號，輸出端輸出分別與各所述第一多路時鐘信號 對應的多個所述第二多路時鐘信號。
3、 如權利要求2所述的時鐘發生器，其特徵在於所述使能信號 發生模塊包括同步校準模塊和可編程計算模塊，所述可編程計算模塊接 收部分或全部所述鎖相環電路輸出的所述第一多路時鐘信號，根據所述 目標時鐘信號的預定頻率及相位計算及輸出分別與各所述第一多路時鐘信號對應的第一使能信號，所述同步校準模塊的輸入端接收部分或全 部所述鎖相環電路輸出的所述第一多路時鐘信號，使能端接收所述可編程計算模塊輸出的各所述第 一使能信號，輸出端輸出發往所述脈衝發生 模塊使能端的各所述第二使能信號。
4、 如權利要求1所述的時鐘發生器，其特徵在於所述倍頻電路輸出模塊包括或門電路和觸發器，所述或門電路對所述時鐘調整電路輸 出的各所述第二多路時鐘信號進行合併，並經過所述觸發器輸出具有所 述預定頻率和相位的所述目標時鐘信號。
5、 一種基於鎖相環的時鐘發生方法，其特徵在於，包括步驟 利用晶體振蕩器輸出初始時鐘信號；利用鎖相環電路對所述晶體振蕩器輸出的所述初始時鐘信號進行 複數化處理，輸出具有不同相位的多個第一多路時鐘信號；利用時鐘調整模塊根據目標時鐘信號的預定頻率及相位分別對各 所述第 一多路時鐘信號進行頻率及相位調整，輸出分別與各所述第 一多 路時鐘信號對應的多個第二多路時鐘信號；利用倍頻電路輸出模塊對各所述第二多路時鐘信號進行合併，輸出 具有所述預定頻率和相位的所述目標時鐘信號。
6、 如權利要求5所述的時鐘發生方法，其特徵在於，所述利用時 鐘調整模塊根據所述目標時鐘信號的預定頻率及相位分別對各所述第 一多路時鐘信號進行頻率及相位調整，輸出分別與各所述第 一多路時鐘 信號對應的多個第二多路時鐘信號，包括步驟利用使能信號發生模塊根據所述目標時鐘信號的預定頻率及相位、 結合所述第一多路時鐘信號中的部分或全部信號，輸出分別與各所述第 一多路時鐘信號對應的第二使能信號；利用所述脈沖發生模塊結合所述使能信號發生模塊發出的所述第 二使能信號，分別對各所述第一多路時鐘信號進行頻率及相位調整，輸 出分別與各所述第 一 多路時鐘信號對應的多個第二多路時鐘信號。
7、 如權利要求6所述的時鐘發生方法，其特徵在於，所述利用使能信號發生模塊根據所述目標時鐘信號的預定頻率及相位、結合所述第 一多路時鐘信號中的部分或全部信號，輸出分別與各所述第一多路時鐘信號對應的第二使能信號，包括步驟利用可編程計算模塊結合部分或全部所述鎖相環電路輸出的所述 第一多路時鐘信號，根據所述目標時鐘信號的預定輸出頻率及相位進行 計算，輸出分別與各所述第 一多路時鐘信號對應的第 一使能信號；利用同步校準模塊根據部分或全部所述鎖相環電路輸出的所述第 一多路時鐘信號，對所述可編程計算模塊發出的所述第 一使能信號進行 同步校準，輸出分別與各所述第 一多路時鐘信號對應的第二使能信號。
8、 如權利要求7所述的時鐘發生方法，其特徵在於，所述利用可 編程計算模塊結合部分或全部所述鎖相環電路輸出的所述第一多路時 鍾信號，根據所述目標時鐘信號的預定輸出頻率及相位進行計算，輸出 分別與各所述第 一多路時鐘信號對應的第 一使能信號，包括步驟根據所述目標時鐘信號的預定輸出頻率設定各所述第一使能信號 的頻率及高電平寬度。
9、 如權利要求8所述的時鐘發生方法，其特徵在於，所述利用可 編程計算模塊結合部分或全部所述鎖相環電路輸出的所述第一多路時鐘信號，根據所述目標時鐘信號的預定輸出頻率及相位進行計算，輸出 分別與各所述第 一多路時鐘信號對應的第 一使能信號，還包括步驟根據所述目標時鐘信號的預定輸出相位設定所述第一使能信號的 相位起始位置。
10、 如權利要求8或9所述的時鐘發生方法，其特徵在於，所述利 用可編程計算模塊結合部分或全部所述鎖相環電路輸出的所述第一多 路時鐘信號，根據所述目標時鐘信號的預定輸出頻率及相位進行計算， 輸出分別與各所述第一多路時鐘信號對應的第一使能信號，還包括步驟根據所述時鐘信號的預定佔空比設定所述時鐘信號在一個周期內 對應的各所述第一多路時鐘信號的上升沿差或下降沿差的個數總和；根據所述個數總和分別設定對應各所述第一多路時鐘信號的各所 述第一使能信號。
全文摘要
本發明公開了一種基於鎖相環的時鐘發生器，包括晶體振蕩器；鎖相環電路；時鐘調整模塊，用於接收所述鎖相環電路輸出的各第一多路時鐘信號，根據目標時鐘信號的預定頻率及相位分別對各所述第一多路時鐘信號進行頻率及相位調整，輸出分別與各所述第一多路時鐘信號對應的多個第二多路時鐘信號；倍頻電路輸出模塊，用於接收、合併所述時鐘調整模塊輸出的各所述第二多路時鐘信號，輸出具有所述預定頻率和相位的所述目標時鐘信號。本發明還公開了相應的時鐘發生方法。本發明的基於鎖相環的時鐘發生器及時鐘發生方法，可以方便靈活地對輸出的目標時鐘信號的頻率及相位進行調整，並大大地擴展了其可能實現的帶寬。
文檔編號H03L7/06GK101419483SQ20081020377
公開日2009年4月29日 申請日期2008年11月27日 優先權日2008年11月27日
發明者溫帶豪 申請人:華亞微電子有限公司