電晶體的形成方法與流程

2023-05-29 01:35:06

本發明涉及半導體製造技術領域，尤其涉及一種電晶體的形成方法。

背景技術：

靜態隨機存儲器(Static Random Access Memory，SRAM)作為存儲器中的一員，具有高速度、低功耗與標準工藝相兼容等優點，廣泛應用於電腦、個人通信、消費電子產品(智慧卡、數位相機、多媒體播放器)等領域。

靜態隨機存儲器的存儲單元包括4T(電晶體)結構和6T(電晶體)結構。對於6T靜態隨機存儲器的尺寸單元來說，包括：第一PMOS電晶體P1、第二PMOS電晶體P2、第一NMOS電晶體N1、第二NMOS電晶體N2、第三NMOS電晶體N3以及第四NMOS電晶體N4。其中，所述P1和P2為上拉電晶體；所述N1和N2為下拉電晶體；所述N3和N4為傳輸電晶體。

現有技術為了在減小柵極尺寸的同時，抑制短溝道效應的產生，提出了一種高k金屬柵(High K Metal Gate，簡稱HKMG)結構電晶體。在所述高k金屬柵結構電晶體中，採用高k(介電常數)介質材料取代常規的氧化矽等材料作為電晶體的柵介質層，採用金屬材料取代常規的多晶矽等材料作為電晶體的柵電極層。

而且，為了調節PMOS管和NMOS管的閾值電壓，現有技術會在PMOS電晶體和NMOS電晶體的柵介質層表面形成功函數層(work function layer)。其中，PMOS電晶體的功函數層需要具有較高的功函數，而NMOS電晶體的功函數層需要具有較低的功函數。因此，在PMOS電晶體和NMOS電晶體中，需要採用材料不同的功函數層，以滿足各自功函數調節的需求。

然而，由於PMOS電晶體和NMOS電晶體所需的功函數層材料不同，導致所形成的靜態隨機存儲器的性能不穩定。

技術實現要素：

本發明解決的問題是提供一種電晶體的形成方法，能夠簡化電晶體的形 成過程，提高電晶體的可靠性和穩定性。

為解決上述問題，本發明提供一種電晶體的形成方法，包括：提供襯底，所述襯底具有第一有源區和第二有源區，所述襯底表面具有介質層，所述介質層內具有暴露出部分第一有源區和第二有源區表面的第一開口，所述第一開口的底部表面具有柵介質層；在所述介質層表面、以及第一開口的側壁和底部表面形成第一功函數膜；對第一有源區的第一功函數膜進行功函數調節處理，使第一有源區的第一功函數膜轉變成第二功函數膜，所述第二功函數膜與第一功函數膜的功函數不同；在所述功函數調節處理工藝之後，去除介質層表面的第一功函數膜和第二功函數膜，形成位於第一有源區的第二功函數層、以及位於第二有源區的第一功函數層；在所述功函數調解處理工藝之後，在所述第一開口內形成填充滿所述第一開口的柵極層。

可選的，所述功函數調節處理工藝為離子注入工藝。

可選的，所述離子注入工藝的參數包括：劑量為1E15atoms/cm2～1E17atoms/cm2，能量為1Kev～3Kev。

可選的，所述第一功函數膜的材料為P型功函數材料，對所述第一有源區的第一功函數膜進行離子注入的離子為N型功函數材料離子。

可選的，所述第一功函數膜的材料為TiN；N型功函數材料離子包括鋁離子、鈦離子中的一種或兩種。

可選的，對所述第一有源區的第一功函數膜進行離子注入的步驟包括：在第一功函數膜表面形成圖形化層，所述圖形化層暴露出第一有源區的第一功函數膜；以所述圖形化層為掩膜，對所述第一有源區的第一功函數膜進行離子注入。

可選的，所述介質層表面的第一功函數膜和第二功函數膜在形成所述柵極層之前去除。

可選的，所述柵極層和所述柵介質層的形成步驟包括：在形成第一功函數膜之前，在所述介質層表面以及第一開口的側壁和底部表面形成柵介質膜；在所述功函數調解處理工藝之後，在所述第一開口內以及介質層上形成填充滿所述第一開口的柵極膜；平坦化所述柵極膜和柵介質膜，直至暴露出所述 介質層表面為止，形成柵極層和柵介質層。

可選的，還包括：在去除介質層表面的第一功函數膜和第二功函數膜之後，在所述第一功函數層和第二功函數層表面形成第三功函數膜；在形成柵極層之後去除介質層上的第三功函數膜，在第一開口內形成第三功函數層。

可選的，所述第一功函數膜的材料為P型功函數材料，所述第三功函數膜的材料為N型功函數材料；所述第一功函數膜的材料為N型功函數材料，所述第三功函數膜的材料為P型功函數材料。

可選的，所述第一功函數膜的材料為TiN，所述第三功函數膜的材料為TiAl。

可選的，還包括：在形成所述柵極層之前，在第一開口的側壁和底部表面以及介質層上形成阻擋層；在所述阻擋層表面形成填充滿所述第一開口的柵極層。

可選的，所述第一開口的形成步驟包括：在所述襯底的第一有源區和第二有源區表面形成偽柵極結構，所述偽柵極結構包括偽柵極層；在所述偽柵極結構兩側的襯底內形成源區和漏區；在形成所述源區和漏區之後，在所述襯底表面形成覆蓋所述偽柵極結構側壁的介質層，所述介質層表面與所述偽柵極結構的頂部表面齊平；去除所述偽柵極層，在所述介質層內形成第一開口。

可選的，所述源區和漏區的形成步驟包括：在所述偽柵極結構兩側的襯底內形成應力層；在所述應力層內摻雜P型離子或N型離子，形成源區和漏區。

可選的，所述偽柵極結構還包括位於偽柵極層和襯底之間的柵介質層；在去除所述偽柵極層之後，所述第一開口底部暴露出所述柵介質層。

可選的，還包括：在形成所述第一功函數膜之前，在所述柵介質層表面形成隔離層；在所述隔離層表面形成第一功函數膜；所述隔離層的材料為氮化鈦。

可選的，所述襯底包括：基底、位於基底表面的第一鰭部和第二鰭部、 以及位於所述基底表面且覆蓋部分第一鰭部和第二鰭部側壁的隔離層；所述第一鰭部形成第一有源區；所述第二鰭部形成第二有源區。

可選的，所述第一有源區和第二有源區相鄰且平行排列，襯底的相鄰第一有源區和第二有源區之間具有隔離層相互隔離；所述第一開口橫跨所述第一有源區和第二有源區。

可選的，還包括：在形成柵介質層之前，在所述第一開口的底部表面形成柵氧層。

可選的，所述柵介質層的材料為高k介質材料；在形成所述第一功函數膜之前，在所述介質層表面、以及第一開口的側壁和底部表面形成柵介質層；在形成所述柵極層之後，去除所述介質層表面的柵介質層。

與現有技術相比，本發明的技術方案具有以下優點：

本發明的形成方法中，通過對第一有源區的第一功函數膜進行功函數調節處理，能夠使所形成的第二功函數膜的功函數與第一功函數膜不同，使得所述第二功函數膜的功函數高於或低於所述第一功函數膜。通過去除介質層表面的第一功函數膜和第二功函數膜，能夠在第一有源區形成第二功函數層，在第二有源區形成第一功函數層；當所述第一有源區和第二有源區用於形成的電晶體類型不同時，由於所述第一功函數層和第二功函數層的功函數不同，能夠用於作為所述不同類型電晶體的功函數層。由於避免了刻蝕第一有源區或第二有源區的部分第一功函數膜的步驟，能夠保證在進行功函數調節處理之後形成的第一功函數膜和第二功函數膜的位置和形狀精確，能夠避免第一功函數膜向第一有源區延伸或第二功函數膜向第二有源區延伸的問題。而且，由於避免了刻蝕第一有源區或第二有源區的部分第一功函數膜的步驟，能夠避免位於第一功函數膜底部的材料層受到損傷。因此，所形成的電晶體的性能穩定，以所述電晶體形成的半導體器件的失配問題得到抑制。

進一步，所述功函數調節處理工藝包括離子注入工藝。當所述第一功函數膜的材料為P型功函數材料，且所述第一功函數膜用於形成第二有源區的功函數層時，對所述第一有源區的第一功函數膜進行離子注入的離子為N型功函數材料離子，例如鋁離子。所述N型功函數離子能夠拉低第一功函數膜 的功函數，使得第一有源區形成的第二功函數膜的功函數低於第一功函數膜，則所述第二功函數膜能夠用於形成NMOS電晶體的功函數層，第一功函數膜能夠用於形成PMOS電晶體的功函數層。

進一步，在去除介質層表面的第一功函數膜和第二功函數膜之後，在所述第一功函數層和第二功函數層表面形成第三功函數膜；而且，當所述第一功函數膜的材料為P型功函數材料時，所述第三功函數膜的材料為N型功函數材料；當所述第一功函數膜的材料為N型功函數材料時，所述第三功函數膜的材料為P型功函數材料。所述第三功函數膜用於與第二功函數膜共同形成第一有源區的功函數層；同時，通過調節第一功函數膜與第三功函數膜的厚度，能夠對第二有源區的功函數進行調節，使第一功函數膜與第三功函數膜的功函數適應於第二有源區形成的電晶體。

附圖說明

圖1至圖4是本發明實施例的一種電晶體的形成過程的剖面結構示意圖；

圖5至圖16是本發明實施例的另一種電晶體的形成過程的剖面結構示意圖。

具體實施方式

如背景技術所述，現有技術靜態隨機存儲器的性能不穩定。

經過研究發現，由於靜態隨機存儲器的存儲單元包括PMOS電晶體和NMOS電晶體，而所述PMOS電晶體和NMOS電晶體所需的功函數層材料不同，因此，在靜態隨機存儲器的存儲單元的形成過程中，需要在形成PMOS電晶體中的功函數層之後，再形成NMOS電晶體中的功函數層，或者在形成NMOS電晶體中的功函數層之後，再形成PMOS電晶體中的功函數層。然而隨著靜態隨機存儲器的器件密度提高，形成於NMOS電晶體中的功函數層容易向PMOS電晶體中延伸，或者形成於PMOS電晶體中的功函數層向NMOS電晶體中延伸，使得所形成的靜態隨機存儲器的性能不穩定，使得上拉電晶體和下拉電晶體之間容易發生失配，具體請參考圖1至圖4，圖1至圖4是本發明實施例的一種電晶體的形成過程的剖面結構示意圖。

請參考圖1和圖2，圖2是圖1沿AA』方向的剖面結構示意圖，提供襯底 100，所述襯底100具有相鄰且平行排列的PMOS區110和NMOS區120，所述PMOS區110和NMOS區120之間具有隔離層101相互隔離，所述襯底100表面具有介質層102，所述介質層102內具有暴露出部分PMOS區110和NMOS區120表面的開口103，所述開口103橫跨所述PMOS區110、NMOS區120和隔離層101表面；在所述介質層102表面以及開口103的側壁和底部表面形成高k柵介質層104；在所述高k柵介質層104表面形成覆蓋層105；在所述覆蓋層105表面形成P型功函數層106。

請參考圖3，圖3與圖2的剖面方向一致，在所述P型功函數層106表面形成圖形化的光刻膠層107，所述圖形化的光刻膠層107暴露出NMOS區120和部分隔離層101表面的P型功函數層106；以所述圖形化的光刻膠層107為掩膜，刻蝕去除NMOS區的P型功函數層106。

請參考圖4，圖4與圖3的剖面方向一致，在刻蝕去除NMOS區的P型功函數層106之後，去除圖形化的光刻膠層107；在去除圖形化的光刻膠層107之後，在高k柵介質層104和P型功函數層106表面形成N型功函數層108。

隨著電晶體的尺寸不斷縮小，所形成的P型功函數層106和N型功函數層108的厚度也相應減薄，為了減少刻蝕P型功函數層106的工藝對覆蓋層105的損傷和消耗，刻蝕去除NMOS區的P型功函數層106的刻蝕工藝為各向同性的溼法刻蝕工藝。然而，由於所述各向同性的溼法刻蝕工藝在各個方向上的刻蝕速率均一，在垂直於襯底100表面的方向上進行刻蝕的同時，還會在平行於襯底100表面的方向上進行刻蝕。

隨著靜態隨機存儲器的器件密度提高，所述相鄰的PMOS區110和NMOS區120之間距離較小，而所述橫跨所述PMOS區110、NMOS區120和隔離層101表面，則所述P型功函數層110覆蓋開口103底部相鄰的PMOS區110和NMOS區120的表面以及隔離層101表面。由於所述各向同性的刻蝕工藝能夠在平行於襯底100表面的方向上進行刻蝕，在刻蝕NMOS區120的P型功函數層106時，容易在PMOS區110中，將相鄰於NMOS區120的部分P型功函數層106刻蝕去除；而且，為了能夠完全去除NMOS區120的P型功函數層106，在刻蝕暴露出覆蓋層105之後，還需要進行一定的過刻蝕，然而， 所述過刻蝕會消耗部分厚度的覆蓋層105，使NMOS區120和PMOS區110的覆蓋層105厚度不一致，如圖3中的區域A所示。當後續形成N型功函數層108時，所述N型功函數層108容易覆蓋部分PMOS區110，如圖4中的區域B所示。從而，PMOS區110形成的PMOS電晶體與NMOS區120形成的NMOS電晶體之間發生失配，則所形成的靜態隨機存儲器的性能不良、穩定性變差。

為了解決上述問題，本發明提供一種電晶體的形成方法。所述電晶體的形成方法包括：提供襯底，所述襯底具有第一有源區和第二有源區，所述襯底表面具有介質層，所述介質層內具有暴露出部分第一有源區和第二有源區表面的第一開口，所述第一開口的底部表面具有柵介質層；在所述介質層表面、以及第一開口的側壁和底部表面形成第一功函數膜；對第一有源區的第一功函數膜進行功函數調節處理，使第一有源區的第一功函數膜轉變成第二功函數膜，所述第二功函數膜與第一功函數膜的功函數不同；在所述功函數調節處理工藝之後，去除介質層表面的第一功函數膜和第二功函數膜，形成位於第一有源區的第二功函數層、以及位於第二有源區的第一功函數層；在所述功函數調解處理工藝之後，在所述第一開口內形成填充滿所述第一開口的柵極層。

其中，通過對第一有源區的第一功函數膜進行功函數調節處理，能夠使所形成的第二功函數膜的功函數與第一功函數膜不同，使得所述第二功函數膜的功函數高於或低於所述第一功函數膜。通過去除介質層表面的第一功函數膜和第二功函數膜，能夠在第一有源區形成第二功函數層，在第二有源區形成第一功函數層；當所述第一有源區和第二有源區用於形成的電晶體類型不同時，由於所述第一功函數層和第二功函數層的功函數不同，能夠用於作為所述不同類型電晶體的功函數層。由於避免了刻蝕第一有源區或第二有源區的部分第一功函數膜的步驟，能夠保證在進行功函數調節處理之後形成的第一功函數膜和第二功函數膜的位置和形狀精確，能夠避免第一功函數膜向第一有源區延伸或第二功函數膜向第二有源區延伸的問題。而且，由於避免了刻蝕第一有源區或第二有源區的部分第一功函數膜的步驟，能夠避免位於第一功函數膜底部的材料層受到損傷。因此，所形成的電晶體的性能穩定， 以所述電晶體形成的半導體器件的失配問題得到抑制。

為使本發明的上述目的、特徵和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施例做詳細的說明。

圖5至圖16是本發明實施例的電晶體的形成過程的剖面結構示意圖。

請參考圖5和圖6，圖6是圖5沿BB』方向的剖面結構示意圖，提供襯底200，所述襯底200具有第一有源區201和第二有源區202，所述襯底200表面具有介質層203，所述介質層203內具有暴露出部分第一有源區201和第二有源區202表面的第一開口204。

所述襯底200為矽襯底、矽鍺襯底、碳化矽襯底、絕緣體上矽(SOI)襯底、絕緣體上鍺(GOI)襯底、玻璃襯底或III-V族化合物襯底(例如氮化矽或砷化鎵等)。本實施例中，所述襯底200為矽襯底。

在本實施例中，所述第一有源區201用於形成NMOS電晶體，所述第二有源區202用於形成PMOS電晶體。所述第一有源區201和第二有源區202相鄰且平行排列，襯底200的相鄰第一有源區201和第二有源區202之間具有隔離層206相互隔離。

在本實施例中，所述第一有源區201形成的電晶體作為SRAM器件的下拉電晶體，所述第二有源區202形成的電晶體作為SRAM器件的下拉電晶體；所述相鄰的第一有源區201和第二有源區202之間的距離為50納米～60納米。

在本實施例中，所形成的電晶體的柵極結構為高k金屬柵(High K Metal Gate，簡稱HKMG)結構，即以高K介質材料形成柵介質層，以金屬材料形成柵極層；所述電晶體採用後柵(Gate Last)工藝形成，首先需要形成偽柵極結構，以及為電晶體的柵極結構佔據空間位置。

所述第一開口204的形成步驟包括：在所述襯底200的第一有源區201和第二有源區202表面形成偽柵極結構，所述偽柵極結構包括偽柵極層；在所述偽柵極結構兩側的襯底200內形成源區和漏區；在形成所述源區和漏區之後，在所述襯底200表面形成覆蓋所述偽柵極結構側壁的介質層203，所述介質層203表面與所述偽柵極結構的頂部表面齊平；去除所述偽柵極層，在所述介質層內形成第一開口204。

在本實施例中，所述偽柵極結構橫跨所述第一有源區201、第二有源區202和所述隔離層203，因此，所形成的第一開口204也橫跨所述第一有源區201、第二有源區202和隔離層203。

所述偽柵極結構還包括：位於偽柵極層側壁表面的側牆；所述側牆用於定義源區和漏區與偽柵極層之間的距離；所述側牆的材料為氧化矽、氮化矽、氮氧化矽中的一種或多種組合。

所述偽柵極結構還能夠包括位於襯底表面的柵氧層，所述偽柵極層位於所述柵氧化層表面；所述柵氧層的材料為氧化矽；所述柵氧層用於在去除偽柵極層的過程中，保護襯底200表面。在本實施例中，在去除所述偽柵極層之後，去除所述柵氧層。

在另一實施例中，所述偽柵極結構還包括位於柵氧層和偽柵極層之間的柵介質層，所述柵介質層的材料為高k介質材料(介電常數大於3.9)；在去除所述偽柵極層之後，暴露出所述柵介質層，所形成的第一開口的底部表面具有柵介質層。

在本實施例中，所述源區和漏區的形成步驟包括：在所述偽柵極結構兩側的襯底200內形成應力層205；在所述應力層205內摻雜P型離子或N型離子，形成源區和漏區。

所述應力層205的形成步驟包括：在所述偽柵極結構兩側的襯底200內形成第二開口；採用選擇性外延沉積工藝在所述第二開口內形成填充滿所述第二開口的應力層205，所述應力層205的表面高於或齊平於所述襯底200表面。

其中，位於第一有源區201的應力層205材料為碳化矽，位於第二有源區202的應力層205材料為矽鍺。位於第一有源區201的應力層205側壁垂直於襯底200表面，位於第二有源區202的應力層205側壁與襯底200表面呈「Σ」形，且所述應力層205的側壁具有向偽柵極層底部的襯底200延伸的頂點。在應力層205內摻雜P型離子或N型離子的工藝能夠為原位摻雜工藝或離子注入工藝。

在本實施例中，所形成的電晶體為鰭式場效應電晶體；所述襯底200包 括：基底、位於基底表面的第一鰭部和第二鰭部、以及位於所述基底表面且覆蓋部分第一鰭部和第二鰭部側壁的隔離層206；所述第一鰭部形成第一有源區201；所述第二鰭部形成第二有源區202。其中，所述基底、第一鰭部和第二鰭部的材料為多晶矽，所述隔離層206的材料為氧化矽；所述第一鰭部和第二鰭部平行排列，且相鄰第一鰭部和第二鰭部之間的距離為50納米～60納米；所述第一鰭部的寬度為10納米～20納米；所述第二鰭部的寬度為10納米～20納米；本實施例中，所述第一鰭部和第二鰭部的寬度為14納米。在其它實施例中，所述襯底200的表面平坦，所形成的電晶體為平面電晶體。

請參考圖7，圖7與圖5的剖面方向一致，在所述介質層203表面、以及第一開口204的側壁和底部表面形成柵介質膜205。

所述柵介質膜205的材料為高k介質材料；所述高k介質材料包括氧化鉿、氧化鋯、氧化鉿矽、氧化鑭、氧化鋯矽、氧化鈦、氧化鉭、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦或氧化鋁；所述柵介質膜205的材料工藝為化學氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝；所述柵介質膜205的厚度為

在本實施例中，所述第一開口204暴露出第一有源區201(如圖5所示)和第二有源區202(如圖5所示)的襯底200表面以及隔離層203(如圖5所示)表面，則所述柵介質膜205覆蓋第一有源區201和第二有源區202的襯底200表面以及隔離層203表面。

在一實施例中，在形成所述柵介質膜205之前，還能夠在所述第一開口204的底部表面形成柵氧層，在所述柵氧層表面形成所述柵介質膜205；所述柵氧層的材料為氧化矽，所述柵氧層的形成工藝能夠為熱氧化工藝或溼法氧化工藝；所述柵氧層用於提高所述柵介質膜205與襯底200之間的結合強度。

在另一實施例中，所述偽柵極結構包括位於偽柵極層和襯底200之間的柵介質層，則無需在去除偽柵極層之後，形成所述柵介質膜205。

在本實施例中，在形成所述第一功函數膜之前，還包括在所述柵介質膜205表面形成隔離層206。所述隔離層206用於防止後續形成的柵極層的材料向所述柵介質膜205內擴散，以此保證所述柵介質膜205的介電係數穩定， 使所形成的電晶體性能穩定。所述隔離層206的材料為氮化鈦、氮化鉭中的一種或兩種組合；所述隔離層206的形成工藝化學氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝；所述隔離層206的厚度為

請參考圖8，圖8與圖5的剖面方向一致，在所述隔離層206表面形成第一功函數膜207。

在本實施例中，所述第一功函數膜207用於形成PMOS電晶體的功函數層，所述第一功函數膜207的材料具有較高的功函數；相應的，所述第一公函膜207不適於作為NMOS電晶體的功函數層。在本實施例中，所述第一有源區201用於形成NMOS電晶體，所述第二有源區202用於形成PMOS電晶體，因此，需要調整位於第一有源區201的第一功函數膜207的功函數，以使調整後位於第一有源區201的第一功函數膜207適於形成NMOS電晶體。

所述第一功函數膜207的材料為TiN；所述第一功函數膜207的形成工藝為化學氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝；所述第一功函數膜207的厚度為所述第一功函數膜207的厚度不宜過厚，否則不利於縮小電晶體的尺寸；而所述第一功函數膜207的厚度也不宜過薄否則不足以調節PMOS電晶體的閾值電壓。

本實施例中的第一功函數膜207形成工藝為原子層沉積工藝；採用原子層沉積工藝能夠形成具有良好的覆蓋能力的第一功函數膜207，所述第一功函數膜207能夠與第一開口204的側壁和底部表面緊密貼合，並能夠良好的覆蓋與第一鰭部和第二鰭部的側壁和頂部表面；而且，原子層沉積工藝能夠使所形成的第一功函數膜206的厚度均勻，使PMOS電晶體的閾值電壓調節能力穩定易控。

請參考圖9，圖9與圖6的剖面方向一致，對第一有源區201的第一功函數膜207進行功函數調節處理，使第一有源區201的第一功函數膜207轉變成第二功函數膜208，所述第二功函數膜208與第一功函數膜207的功函數不同。

在本實施例中，由於所形成的電晶體用於構成SRAM器件，因此所形成的電晶體密度較高，相鄰第一有源區201和第二有源區202之間的間距較小。 由於所述第一功函數膜207適於作為PMOS電晶體的功函數層，而不適於作為NMOS電晶體的功函數層，因此需要對第一有源區201的第一功函數膜207進行調整。

若採用刻蝕工藝去除第一有源區201的第一功函數膜207，基於所述第一功函數膜207的厚度較薄，且所述第一功函數膜207覆蓋於第一開口204的側壁和底部表面、以及第一鰭部的側壁和頂部表面，去除第一功函數膜207的工藝為溼法刻蝕工藝。然而，由於和溼法刻蝕工藝為各向同性的刻蝕工藝，且第一有源區201和第二有源區之間的距離較小，在去除第一有源區201的第一功函數膜207時，還容易去除第二有源區202襯底200表面的部分第一功函數膜207，則後續形成適於NMOS電晶體的功函數膜時，所述NMOS電晶體的功函數膜還會覆蓋部分第二有源區202的襯底200表面，從而造成第二有源區202形成的PMOS電晶體的閾值電壓不穩定，且所形成的NMOS電晶體和PMOS電晶體容易發生失配問題，所形成的SRAM器件性能不良。

為了上述問題，在本實施例中，對第一有源區201的第一功函數膜207進行功函數調節處理，使第一有源區201的第一功函數膜207轉變成第二功函數膜208，從而避免了刻蝕第一有源區201的第一功函數膜207的步驟，以此能夠保證經過功函數調節處理的第一功函數膜207和第二功函數膜208的位置和形狀精確，以此保證所形成的電晶體性能穩定，所形成的SRAM器件的性能改善。

本實施例中，所述功函數調節處理工藝包括離子注入工藝。對所述第一有源區201的第一功函數膜207進行離子注入的步驟包括：在第一功函數膜207表面形成圖形化層209，所述圖形化層209暴露出第一有源區201的第一功函數膜207；以所述圖形化層209為掩膜，對所述第一有源區201的第一功函數膜207進行離子注入。

其中，所述圖形化層209為圖形化的光刻膠層；所述圖形化的光刻膠層的形成步驟包括：在第一功函數膜207表面塗布光刻膠膜；對所述光刻膠膜進行曝光顯影以圖形化，去除第一有源區201的光刻膠膜。在形成所述光刻膠膜之前，還能夠在所述第一功函數膜207表面形成底層抗反射層，所述底層抗反射層的表面平坦。

所述離子注入工藝的參數包括：劑量為1E15atoms/cm2～1E17atoms/cm2，能量為1Kev～3Kev。

通過調節所述離子注入工藝的能量能夠控制注入離子的深度；由於所述第一功函數膜207的厚度較薄，因此所述離子注入工藝的深度不宜過大，否則容易將離子注入隔離層206或柵介質膜205內。所述離子注入的角度垂直於第一鰭部和第二鰭部的頂部表面，使得離子區域的區域與所述圖形化層209暴露出的區域一致，從而能夠使第二功函數膜208的位置和形狀準確，能夠避免第二功函數膜208向第二有源區202延伸。

在本實施例中，所述第一功函數膜207的材料為P型功函數材料，對所述第一有源區201的第一功函數膜207進行離子注入的離子為N型功函數材料離子；所述N型功函數材料離子為具有較低功函數的材料離子，例如鋁離子、鈦離子中的一種或兩種。

在本實施例中，所述功函數調節處理工藝所注入的離子為鋁離子；由於鋁的功函數較低，在第一功函數膜207內注入鋁離子，能夠使所形成的第二功函數膜208的功函數低於第一功函數膜207，則所形成的第二功函數膜208適於在第一有源區201用於形成NMOS電晶體。在其它實施例中，所注入的離子還能夠為其它N型功函數材料離子。

請參考圖10、圖11和圖12，圖11是圖10沿BB』方向的剖面結構示意圖，圖12是圖10沿CC』方向的剖面結構示意圖，在所述功函數調節處理工藝之後，去除靠近第一開口204頂部側壁表面的第一功函數膜207(如圖9所示)和第二功函數膜208(如圖9所示)、以及位於介質層203表面的第一功函數膜207和第二功函數膜208，形成位於第一有源區201的第二功函數層208a、以及位於第二有源區202的第一功函數層207a。

在本實施例中，在形成後續的柵極層之前，去除靠近第一開口204頂部側壁表面的第一功函數膜207和第二功函數膜208、以及位於介質層203表面的第一功函數膜207和第二功函數膜208，以此增大所述第一開口204頂部的尺寸，使後續在所述第一開口204內填充柵極膜的工藝容易進行，使填充於 第一開口204內的柵極膜內部緻密均勻。在其它實施例中，還能夠僅去除靠近第一開口204頂部側壁表面的第一功函數膜207或第二功函數膜208。

形成所述第二功函數層208a和第一功函數層207a的步驟包括：在所述第一開口204內形成犧牲層，所述犧牲層的表面低於所述介質層203表面；以所述犧牲層為掩膜，採用溼法刻蝕工藝刻蝕所述第一功函數膜207和第二功函數膜208，形成所述第一功函數層207a和第二功函數層208a；在所述溼法刻蝕工藝之後，去除所述犧牲層。

其中，所述溼法刻蝕工藝的刻蝕液為SC-1溶液和SC-2溶液；所述SC-1溶液包括氨水、雙氧水和水，其中，氨水和雙氧水的體積比為1:20～60:100，雙氧水和水的體積比為60:100～1:300，SC-1溶液用於去除雜質顆粒或有機物；所述SC-2溶液包括氯化氫、雙氧水和水，其中，氯化氫和雙氧水的體積比為1:1～2:6，雙氧水和水的體積比為2:6～1:12，所述SC-2溶液用於去除金屬。

請參考圖13和14，圖13與圖11的剖面方向一致，圖14與圖12的方向一致，在所述第一功函數層207a和第二功函數層208a表面形成第三功函數膜210。

在本實施例中，所述第一有源區201用於形成NMOS電晶體，所述第三功函數膜210用於在第一有源區201用於作為NMOS電晶體的功函數層。所述第三功函數膜210的材料為N型功函數材料，所述第三功函數層210的功函數較低。

在本實施例中，的第三功函數膜210材料為TiAl；所述第三功函數膜210的形成工藝為化學氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝；所述第三功函數膜210的厚度為

在其它實施例中，當所述第一有源區201用於形成PMOS電晶體，所述第三功函數膜210的材料為P型功函數材料。

在所述第一有源區201，所述第一開口204內具有第二功函數層208a和第三功函數膜210，則所述第二功函數層208a和第三功函數膜210的總功函數需要較低，以滿足NMOS電晶體的工藝需要。具體的，通過調節所述第二 功函數層208a和第三功函數膜210之間的厚度比例，能夠調節第二功函數層208a和第三功函數膜210的總功函數。

在所述第二有源區202，所述第一開口204內具有第一功函數層207a和第三功函數膜210，則所述第一功函數層207a和第三功函數膜210的總功函數需要較高，以滿足PMOS電晶體的工藝需要。具體的，通過調節所述第一功函數層207a和第三功函數膜210之間的厚度比例，能夠調節第一功函數層207a和第三功函數膜210的總功函數。

在形成所述第三功函數膜210之後，在所述第一開口204內形成填充滿所述第一開口204的柵極層。以下將對柵極層和柵介質層的形成步驟進行說明。

請參考圖15和圖16，圖15與圖11的剖面方向一致，圖16與圖12的剖面方向一致，在所述第一開口204(如圖13和圖14所示)內以及介質層203上形成填充滿所述第一開口204的柵極膜211。

在形成所述柵極膜211之前，在第一開口204的側壁和底部表面以及介質層203上形成阻擋層；在所述阻擋層表面形成填充滿所述第一開口204的柵極層。所述阻擋層用於放置所述柵極膜211的材料向第一功函數層207a、第二功函數層208a和第三功函數膜210內擴散，保證了所述第一功函數層207a、第二功函數層208a和第三功函數膜210的功函數穩定；此外，所述阻擋層212還能夠作為後續平坦化所述柵極膜211的停止層。所述阻擋層的材料為氮化鈦、氮化鉭中的一種或兩種；所述阻擋層的形成工藝為化學氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝。

所述柵極膜211的材料為金屬；所述金屬包括鎢、鋁、銅、鈦、銀、金、鉛或鎳；所述柵極膜211的形成工藝為物理氣相沉積工藝、化學氣相沉積工藝、電鍍工藝或化學鍍工藝。

在形成所述柵極膜211之後，還包括：平坦化去除所述柵極膜211、第三功函數膜210和柵介質膜205，直至暴露出所述介質層203表面為止，形成柵極層、第三功函數層和柵介質層。所述平坦化工藝為化學機械拋光工藝。

在其它實施例中，還能夠在採用平坦化工藝去除介質層表面的柵極膜之 後，採用刻蝕工藝去除介質層表面的第三功函數膜和柵介質膜，在第一開口內形成第三功函數層和柵介質層。

綜上，本實施例中，通過對第一有源區的第一功函數膜進行功函數調節處理，能夠使所形成的第二功函數膜的功函數與第一功函數膜不同，使得所述第二功函數膜的功函數高於或低於所述第一功函數膜。通過去除介質層表面的第一功函數膜和第二功函數膜，能夠在第一有源區形成第二功函數層，在第二有源區形成第一功函數層；當所述第一有源區和第二有源區用於形成的電晶體類型不同時，由於所述第一功函數層和第二功函數層的功函數不同，能夠用於作為所述不同類型電晶體的功函數層。由於避免了刻蝕第一有源區或第二有源區的部分第一功函數膜的步驟，能夠保證在進行功函數調節處理之後形成的第一功函數膜和第二功函數膜的位置和形狀精確，能夠避免第一功函數膜向第一有源區延伸或第二功函數膜向第二有源區延伸的問題。而且，由於避免了刻蝕第一有源區或第二有源區的部分第一功函數膜的步驟，能夠避免位於第一功函數膜底部的材料層受到損傷。因此，所形成的電晶體的性能穩定，以所述電晶體形成的半導體器件的失配問題得到抑制。

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