三維半導體器件的製作方法

2023-05-29 08:27:41

專利名稱：三維半導體器件的製作方法
技術領域：
本發明構思的示例實施例涉及半導體器件及其製造方法，更具體地，涉及包括三維地布置的存儲單元的三維半導體存儲器件及其製造方法。
背景技術：
三維集成電路(3D-IC)存儲技術可以用於增加存儲容量。3D-IC存儲技術一般指的是與三維地布置存儲單元有關的技術。除了 3D-IC存儲技術之外，存儲容量可以通過(1) 圖案小型化技術和O)多層單元(MLC)技術來增加。然而，圖案小型化技術的使用會由於高成本而受到限制，而通過MLC技術實現的容量增加會受到每個單元中所增加的位的數目的限制。圖案小型化技術和MLC技術可以與3D-IC技術結合，以實現更加增大的存儲容量， 並且可以預期與3D-IC技術分離地發展。一種3D-IC技術是穿孔插塞技術(punch-and-plug technique)。穿孔插塞技術包括在基板上依次形成多層的薄層然後形成插塞以穿透該薄層。通過該技術，不用製造成本的急劇增加，可以實現三維存儲器件的存儲容量。

發明內容
本發明構思的實施例提供配置為減少其中的電流路徑的電阻的三維半導體器件。本發明構思的其它實施例提供製造三維半導體器件的方法，該三維半導體器件配置為減小其中的電流路徑的電阻。根據本發明構思的示例實施例，三維半導體存儲器件可以包括在下結構上的上結構(upper structure)，上結構包括導電圖案；半導體圖案，穿過上結構連接到下結構； 以及絕緣間隔物，在半導體圖案與上結構之間，絕緣間隔物的底表面位於等於或高於下結構的最高表面的水平面(level)。下結構可以包括半導體基板，半導體圖案直接連接到半導體基板。半導體基板可以包括與半導體圖案間隔開的摻雜區，摻雜區具有與半導體圖案不同的導電類型；以及直接連接到半導體圖案的連接區，該連接區具有與半導體圖案相同的導電類型。下結構可以包括基板以及插置在基板與上結構之間的選擇電晶體，選擇電晶體包括直接連接到半導體圖案的選擇半導體圖案，絕緣間隔物的底表面位於等於或高於選擇半導體圖案的最高表面的水平面。下結構可以包括三維布置的下存儲器件以及插置在下存儲器件與半導體圖案之間的襯墊圖案，絕緣間隔物的底表面位於等於或高於襯墊圖案的最高表面的水平面。上結構還可以包括層間電介質圖案，依次堆疊在下結構上並插置在導電圖案之間；以及中間層，插置在導電圖案與半導體圖案之間，絕緣間隔物插置在層間電介質圖案與半導體圖案之間。層間電介質圖案的最低層可以插置在導電圖案的最低層與下結構之間，層間電介質圖案的最低層與半導體圖案直接接觸。層間電介質圖案的最低層可以包括矽氧化物層和高k電介質層中的至少一種。層間電介質圖案的最低層可以包括鋁氧化物。導電圖案與下結構之間的距離可以小於層間電介質圖案的厚度。中間層可以從導電圖案與半導體圖案之間的區域水平地延伸以覆蓋導電圖案的頂表面和底表面。中間層可以包括隧道絕緣層、阻擋絕緣層、以及插置在隧道絕緣層與阻擋絕緣層之間的電荷存儲層，並且隧道絕緣層和阻擋絕緣層的每一個可以包括具有大於電荷存儲層的帶隙的絕緣層，阻擋絕緣層具有大於隧道絕緣層的有效介電常數。絕緣間隔物可以包括多個部分，每個部分局部地插置在半導體圖案與層間電介質圖案之間，絕緣間隔物的所述部分通過中間層豎直地分離。絕緣間隔物和中間層可以定義存儲層，該存儲層包括隧道絕緣層、阻擋絕緣層、以及插置在隧道絕緣層與阻擋絕緣層之間的電荷存儲層，並且隧道絕緣層和阻擋絕緣層的每一個包括具有大於電荷存儲層的帶隙的絕緣層，阻擋絕緣層具有大於隧道絕緣層的有效介電常數。絕緣間隔物可以包括隧道絕緣層，中間層包括阻擋絕緣層，絕緣間隔物和中間層中的至少一個包括電荷存儲層。半導體圖案可以包括穿過絕緣間隔物插入下結構中的半導體芯(core)，該半導體芯的豎直長度比絕緣間隔物的豎直長度長。上結構還可以包括插置在導電圖案的最低層與下結構之間的最低的層間電介質圖案，半導體芯具有與最低的層間電介質圖案的側壁直接接觸的表面。半導體圖案還可以包括插置在絕緣間隔物與半導體芯之間的半導體間隔物。半導體芯可以包括延伸部分，該延伸部分覆蓋半導體間隔物的下側壁並具有位於下結構的最高頂表面上的頂表面。該器件還可以包括插入到半導體芯中的絕緣間隙填充圖案，所述絕緣間隙填充圖案具有大於上結構的豎直長度。下結構可以具有用半導體芯完全填滿的孔。根據本發明構思的其它示例實施例，一種三維半導體存儲器件可以包括在下結構上的上結構，該上結構包括導電圖案；半導體圖案，延伸穿過上結構中的開口，該半導體圖案垂直於下結構並連接到下結構；以及絕緣間隔物，在半導體圖案與開口的側壁之間，在上結構的底部中的空間分離絕緣間隔物的最低邊緣與下結構的最高表面。根據本發明構思的其它示例實施例，一種製造三維半導體器件的方法可以包括 在下結構上形成上結構，該上結構包括導電圖案；形成通過上結構連接到下結構的半導體圖案；以及形成在半導體圖案與上結構之間的絕緣間隔物，使得絕緣間隔物的底表面位於等於或高於下結構的最高表面的豎直水平面。在下結構上形成上結構可以包括在下結構上形成層堆疊(layer stack)；形成絕緣間隔物可以包括形成豎直地插入到層堆疊中的絕緣層並蝕刻絕緣層的下區域以形成絕緣間隔物，使得絕緣間隔物暴露層堆疊的下側壁；形成半導體圖案包括在絕緣間隔物中形成半導體圖案，使得半導體圖案通過層堆疊直接連接到下結構。
形成絕緣層可以包括形成穿過層堆疊的開口以暴露下結構，以及在開口的內壁上形成絕緣層。形成層堆疊可以包括形成依次沉積在下結構上的多個水平層，形成絕緣層可以包括在層堆疊中形成開口，以及在開口的內壁上形成絕緣層，使得開口與下結構間隔開，並使得至少一個水平層保留在開口的底表面與下結構之間。形成半導體圖案還可以包括蝕刻保留在開口下面的水平層以暴露下結構。形成其中一個水平層可以包括在形成開口期間形成鋁氧化物的層作為蝕刻停止層。形成層堆疊可以包括在下結構上形成交替的第一水平層和第二水平層，該第一水平層由矽氧化物形成，該第二水平層由相對於第一水平層具有蝕刻選擇性的材料形成。形成層堆疊可以包括將第一水平層中的一個形成為最低層。形成層堆疊可以包括將第二水平層中的一個形成為最低層。該方法還可以包括在形成半導體圖案之後，移除第二水平層以形成凹入區域，該凹入區域暴露第一水平層之間的絕緣間隔物的側壁；以及在凹入區域中形成導電圖案。該方法還可以包括在形成導電圖案之前在凹入區域中形成中間圖案，使得中間圖案和絕緣間隔物定義存儲層。該方法還可以包括在形成導電圖案之前，蝕刻暴露的絕緣間隔物以暴露半導體圖案的側壁；以及形成中間圖案以覆蓋半導體圖案的暴露側壁，使得絕緣間隔物保留在定位於半導體圖案與第一水平層之間的區域中。形成絕緣間隔物可以包括形成相對於第二水平層具有蝕刻選擇性的至少一種材料的層。形成半導體圖案可以包括形成半導體間隔物以穿透絕緣間隔物；以及形成穿過半導體間隔物直接連接到下結構的半導體芯。半導體間隔物可以在形成絕緣間隔物期間用作暴露絕緣層的下區域的蝕刻掩模。形成絕緣間隔物可以包括穿過絕緣層暴露下結構，形成半導體圖案包括形成半導體芯以覆蓋絕緣間隔物的內側壁和暴露的下結構。形成下結構可以包括形成半導體基板，使得半導體圖案直接連接到半導體基板。形成半導體基板可以包括形成與半導體圖案間隔開的摻雜區，該摻雜區具有與半導體圖案不同的導電類型；以及形成直接連接到半導體圖案的連接區，該連接區具有與半導體圖案相同的導電類型。形成下結構可以包括形成基板以及插置在基板與上結構之間的選擇電晶體，該選擇電晶體包括直接連接到半導體圖案的選擇半導體圖案，絕緣間隔物的底表面位於等於或高於選擇半導體圖案的最高頂表面的豎直水平面。形成下結構可以包括形成三維布置的下存儲器件以及插置在下存儲器件與半導體圖案之間的襯墊圖案，絕緣間隔物的底表面位於高於襯墊圖案的最高頂表面的豎直水平面。


通過參照附圖詳細描述示範性實施例，以上和其它的特徵及優點對於本領域的技術人員將變得更加明顯，在附圖中圖1至圖9示出根據第一示例實施例的三維半導體器件的製造方法中階段 (stage)的截面圖；圖10示出根據第一示例實施例的變形的三維半導體器件的製造方法的截面圖；圖11至圖14示出通過基於第一示例實施例的變形的方法製造的三維半導體器件的截面圖；圖15至圖17示出根據第二示例實施例的三維半導體器件的製造方法中的階段的截面圖；圖18示出根據第二示例實施例的變形的三維半導體器件的製造方法的截面圖；圖19至圖M示出根據第三示例實施例的三維半導體器件的製造方法中的階段的截面圖；圖25至圖觀示出根據第三示例實施例的第一和第二變形的三維半導體器件的製造方法中的階段的截面圖；圖四至圖31示出根據第四示例實施例的三維半導體器件的製造方法中的階段的截面圖；圖32至圖36示出根據第四示例實施例的第一至第四變形的三維半導體器件的製造方法中的階段的截面圖；圖37和圖38示出根據第五示例實施例的三維半導體器件的製造方法中的階段的截面圖；圖39示出提供用於示範性地描述之前描述的實施例的其它變形的截面圖；圖40至圖46示出根據第六示例實施例的三維半導體器件的製造方法中的階段的截面圖；圖47示出根據第六示例實施例的變形的三維半導體器件的製造方法的截面圖；圖48示出根據第七示例實施例的三維半導體器件的示意性截面圖；圖49至圖51示出根據第七示例實施例的變形的三維半導體器件的示意性截面圖；圖52示出流過根據示例實施例的半導體器件的電流通路的示意圖；圖53示出流過對比的半導體器件的電流通路的示意圖；圖M示出裝配有根據示例實施例的半導體存儲器件的存儲卡的方框圖；以及圖55示出包括根據本發明構思的示例實施例的存儲系統的信息處理系統的方框圖。應當注意，這些附圖旨在示出在某些示例實施例中使用的方法、結構和/或材料的一般特性並旨在對以下提供的書面描述進行補充。然而，這些附圖沒有按比例，不能精確地反映任何給出實施例的精確結構或性能特徵，並且不應被解釋為限定或限制由示例實施例所涵蓋的性能或數值的範圍。例如，為了清晰，分子、層、區域和/或結構元件的相對厚度和位置可以被減小或誇大。在不同的附圖中的相似或相同附圖標記的使用旨在表示相似或相同元件或特徵的存在。
具體實施方式
在下文將參照附圖更全面地描述示例實施例；然而，它們可以以不同的形式實施而不應被解釋為限於這裡闡述的實施例。而是，提供這些實施例使得本公開透徹和完整，並將達本發明的範圍充分傳達給本領域技術人員。在附圖中，為了圖示的清晰，層和區域的尺寸可以被誇大。還將理解，當稱一層或元件在另一層或基板「上」時，它可以直接在另一層或基板上，或者還可以存在插入層。此夕卜，還將理解，當稱一層在兩個層「之間」時，它可以是這兩個層之間的唯一層，或者還可以存在一個或多個插入層。此外，將理解，當稱一層「連接」或「耦接」到另一元件時，它可以直接連接到或直接耦接到另一元件，或者可以存在插入的元件。用於描述元件或層之間的關
系的其它詞語應該以類似的方式解釋(例如，「在......之間」與「直接在......之間」，
「相鄰」與「直接相鄰」，「在......上」與「直接在......上」)。相同的附圖標記始終指代
相同的元件。如這裡使用的，術語「和/或」包括一個或多個所列相關項目的任意和所有組合。 還將理解，雖然這裡可使用術語「第一」、「第二」等描述各種元件、組件、區域、層和/或部分，但這些元件、組件、區域、層和/或部分不應受限於這些術語。這些術語僅用於將一個元件、組件、區域、層或部分與另一元件、組件、區域、層或部分區別開。因此，以下討論的第一元件、組件、區、層或部分可以在不背離示例實施例的教導的前提下稱為第二元件、組件、區域、層或部分。為便於描述這裡可以使用諸如「在...之下」、「在...下面」、「下(lower)」、 「在...之上」、「上(upper)」等空間相對性術語以描述如附圖所示的一個元件或特徵與另一個(些)元件或特徵之間的關係。將理解，空間相對性術語是用來概括除附圖所示取向之外器件在使用或操作中的不同取向的。例如，如果附圖中的器件翻轉過來，被描述為「在」 其他元件或特徵「之下」或「下面」的元件將會在其他元件或特徵的「上方」。這樣，示範性術語「在...下面」就能夠涵蓋之上和之下兩種取向。器件可以採取其他取向(旋轉90度或在其他取向)，這裡所用的空間相對性描述符做相應解釋。這裡所用的術語僅是為了描述特定實施例的目的，並非要限制示例實施例。如這裡所用的，除非上下文另有明確表述，否則單數形式「一」和「該」均同時旨在包括複數形式。 將進一步理解的是，術語「包括」和/或「包含」，如果在這裡使用，指定了所述特徵、整體、 步驟、操作、元件和/或組件的存在，但並不排除一個或多個其他特徵、整體、步驟、操作、元件、組件和/或其組合的存在或增加。這裡參照截面圖示描述了本發明構思的示例實施例，這些圖是示例實施例構思的理想化實施例(和中間結構)的示意圖。因此，由例如製造技術和/或公差引起的圖示形狀的變化是可能發生的。因而，本發明構思的示例實施例不應被解釋為限於這裡示出的區域的特定形狀，而是包括由例如製造引起的形狀偏差在內。例如，示出為矩形的注入區可以具有圓化或彎曲的特徵和/或在其邊緣處的注入濃度的梯度，而不是從注入區到非注入區的二元變化。類似地，通過注入形成的埋入區可以導致在埋入區與通過其發生注入的表面之間的區域中的一些注入。因而，在附圖中示出的區域在本質上是示意性的，它們的形狀並非要示出裝置的區域的實際形狀，也並非要限制示例實施例的範圍。除非另行定義，此處使用的所有術語(包括技術術語和科學術語)都具有本發明所屬領域內的普通技術人員所通常理解的同樣的含義。還將理解的是，諸如通用詞典中所
8定義的術語，除非此處加以明確定義，否則應當被解釋為具有與它們在相關領域的語境中的含義相一致的含義，而不應被解釋為理想化的或過度形式化的意義。第一示例實施例圖1至圖9是根據第一示例實施例的三維半導體器件的製造方法中的階段 (stages)的截面圖。參照圖1，層堆疊100可以形成在下結構10上。在一些實施例中，下結構10可以是由例如半導體材料、絕緣材料或者用絕緣層覆蓋的半導體或導電材料形成的基板。例如， 下結構10可以是矽晶圓(wafer)。在其它實施例中，下結構10還可以包括插置在基板與層堆疊100之間的至少一個電晶體。在以下的描述中，為了更易於理解本發明構思的示例實施例，示例實施例可以被描述為層堆疊100直接形成在下結構10或基板上。然而，本發明構思的示例實施例不限於此。層堆疊100可以包括多個層間電介質120和多個犧牲層130。層間電介質120和犧牲層130可以以交替的方式堆疊，如圖1所示。根據當前的實施例，層間電介質120之一可以用作層堆疊100的最低層。也就是說，層間電介質120之一可以與下結構10直接接觸， 犧牲層130可以與下結構10間隔開。犧牲層130可以包括相對於層間電介質120具有蝕刻選擇性的至少一種材料。換句話說，層間電介質120可以包括關於用於蝕刻犧牲層130的蝕刻劑以比犧牲層130更慢的速度被蝕刻的材料。蝕刻選擇性可以被定量地表示為犧牲層130的材料與層間電介質 120的材料的蝕刻速度的比率。在一些實施例中，犧牲層130可以是相對於層間電介質120 的一種或多種材料提供約1 10至約1 200(例如，約1 30至約1 100)的蝕刻選擇性的一種或多種材料。例如，層間電介質120可以是矽氧化物和矽氮化物中的至少一種， 犧牲層130可以是矽、矽氧化物、矽碳化物和矽氮化物中的至少一種。犧牲層130可以被選擇為與層間電介質120不同的材料。在以下的描述中，為了更易於理解本發明構思的示例實施例，將關於包括矽氧化物的層間電介質120和包括矽氮化物的犧牲層130來描述示例實施例。然而，示例實施例不限於矽氧化物和矽氮化物，並且每個層不限於單種材料。參照圖2，開口 105可以形成為穿透層堆疊100。在一些實施例中，開口 105可以形成為具有例如孔形。每個開口 105可以形成為具有深度為其寬度的至少五倍的形狀，例如約5的高寬比(aspect ratio)。根據當前的實施例，開口 105可以二維地形成在下結構 10的頂表面(S卩，xy面)上。例如，每個開口 105可以是沿χ方向和y方向的每個與其它開口 105間隔開的隔離區。在其它實施例中，每個開口 105可以包括例如六面體部分，其中其投射在下結構 10的頂表面(S卩，xy面)上的截面可以具有大於約5的長寬比。例如，開口 105可以形成為水平地交叉或切割層堆疊100。開口 105的形成可以包括在層堆疊100上形成限定開口 105的位置的掩模圖案以及例如利用掩模圖案作為蝕刻掩模來各向異性蝕刻層堆疊100。由於層堆疊100可以包括兩種不同的層，所以開口 105的側壁可能相對於下結構 10的頂表面不完全垂直，與圖2示出的不同。例如，開口 105可以向下漸縮，也就是開口 105 的寬度可以隨著與下基板10距離的減小而減小。開口 105的該不均勻寬度會導致三維布置的電晶體的操作特性的不一致性。對該不一致性及其改進方法的詳細描述可以在美國專利申請No. 12/420518中公開，該美國專利申請No. 12/420518的全部內容被併入作為本申請的一部分。根據當前實施例，開口 105可以形成為暴露下結構10的頂表面。此外，在開口 105 下面的下結構10可以由於在層堆疊100的各向異性刻蝕期間的過蝕刻而凹入，以具有凹入孔(recessed hole)RH。例如，開口 105和凹入孔RH可以重疊並具有相同的寬度以限定均
一的隧道結構。參照圖3，可以依次形成豎直層150和第一半導體層160以覆蓋凹入孔RH和開口 105的內壁。豎直層150和第一半導體層160可以共形地形成在層堆疊100上，也就是可以塗覆開口 105的內壁而不完全填滿開口 105。如這裡使用的，共形性(conformality)是描述下表面的表面狀況被複製得有多好的層性質。例如，共形層具有與其下的表面(也就是其覆蓋的表面)基本相同的形狀，和/或具有始終基本相同的厚度。例如，豎直層150和第一半導體層160可以形成為具有開口 105寬度的例如約1/50至1/5的厚度。根據本發明構思的一些方面，豎直層150可以形成為具有單層結構或多層結構。 例如，豎直層150(也就是絕緣間隔物150)可以包括構成電荷捕獲型非易失性存儲器電晶體的存儲元件的層中的至少一層。根據本發明構思的其它方面，豎直層150可以由相對於犧牲層130具有蝕刻選擇性的絕緣材料形成。本發明構思的示例實施例可以根據豎直層 150的層而被不同地分類，如以下將參照表1和圖11至圖14更詳細描述的。第一半導體層160可以是利用例如原子層沉積(ALD)和化學氣相沉積(CVD)之一形成的半導體層(例如，多晶矽層)。在一些實施例中，第一半導體層160可以是例如有機半導體層和碳納米結構中的一種。參照圖4，第一半導體層160和豎直層150可以被圖案化以形成再次暴露凹入孔 RH內壁的第一半導體圖案165(或半導體間隔物)和豎直圖案155(或絕緣間隔物)。豎直圖案155和第一半導體圖案165的形成可以包括各向異性蝕刻第一半導體層 160和豎直層150以在開口 105的底部暴露下結構10的頂表面。豎直圖案155和第一半導體圖案165可以形成為具有例如端部敞開的圓筒形。雖然沒有示出，但是下結構10被半導體圖案165暴露的頂表面可以在第一半導體層160的各向異性蝕刻期間通過過蝕刻而額外地凹入。在一些實施例中，豎直圖案155的暴露表面可以利用第一半導體圖案165作為蝕刻掩模而被進一步蝕刻。在該情形下，如圖4所示，底切區域(undercut region)可以形成在第一半導體圖案165下面，豎直圖案155可以具有比第一半導體圖案165短的豎直長度。 換句話說，豎直圖案巧5的底邊緣15 與開口 105的底部之間的距離可以大於下結構10的最高表面IOa與開口 105的底部之間的距離，所以邊緣15 可以與最高表面IOa間隔開。 也就是，豎直圖案巧5可以僅沿最低電介質層120的上部延伸，因此最低電介質層120的底部可以在邊緣15 與下結構10的最高表面IOa之間。根據當前實施例，如圖4所示，底切區域可以形成為暴露層堆疊100的至少下側壁。換句話說，豎直圖案155的底表面可以位於比層堆疊100的底表面高的水平面，因此層堆疊100的下側壁(也就是最低電介質層120的下部分)可以被暴露。此外，層堆疊100的頂表面可以通過各向異性蝕刻第一半導體層160和豎直層150 而暴露。因而，每個豎直圖案155和每個第一半導體圖案165可以被定位在相應的一個開口 105內。例如，豎直圖案155和第一半導體圖案165可以二維地布置在下結構10的頂表面上。參照圖5，第二半導體層170和間隙填充圖案185可以依次形成在提供有豎直圖案 155和第一半導體圖案165的所得結構上。第二半導體層170可以是利用例如ALD和CVD之一形成的半導體層(例如，多晶矽層)。在一些實施例中，第二半導體層170可以共形地形成而不完全填滿開口 105。由於層堆疊100的下側壁被如上所述的底切區域部分地暴露，所以第二半導體層170可以形成為與層堆疊100的暴露側壁直接接觸。間隙填充圖案185可以形成為填充(例如，完全填充)提供有第二半導體層170 的開口 105，並可以是使用旋塗玻璃(SOG)技術形成的絕緣層或矽氧化物層。在一些實施例中，可以進行(例如，在形成間隙填充圖案185之前)用於在包括氫氣和/或重氫的氣氛下熱處理包括第二半導體層170的結構的氫退火步驟。在第一半導體圖案165和第二半導體層170中的晶體缺陷可以在氫氣退火期間被消除和/或減少。參照圖6，溝槽200可以形成為穿透層堆疊100並暴露犧牲層130和層間電介質 120的側壁。溝槽200可以與開口 105間隔開並在開口 105之間經過。溝槽200的形成可以包括在層堆疊100上形成蝕刻掩模190 ；以及各向異性蝕刻層堆疊100以暴露下結構10的頂表面。如所示地，在溝槽200下面的下結構10可以在層堆疊100的各向異性刻蝕期間通過過蝕刻而凹入。在一些實施例中，一對溝槽200可以形成在每個開口 105的兩側。例如，設置在該對溝槽200之間的開口 105可以與該對溝槽200的每個間隔開基本相同的距離。但是本發明構思的示例實施例可以不限於此。例如，在設置在成對的溝槽200之間的開口 105中，在距離溝槽200之一的距離方面，一些可以與另一些不同。在一些實施例中，第二半導體圖案175和襯墊(pad)PD可以在形成蝕刻掩模190 之前形成。第二半導體圖案175可以通過圖案化第二半導體層170形成並且可以定位在開口 105內。襯墊PD可以形成為連接到第一和第二半導體圖案165和175。在一些實施例中， 襯墊PD的形成可以包括使第一和第二半導體圖案165和175的上部分凹入以及用襯墊PD 填充凹入區域。襯墊PD可以由具有與第一和第二半導體圖案165和175不同的導電類型的半導體材料形成。由於第二半導體圖案175可以如上所述通過圖案化第二半導體層170 形成，所以第二半導體圖案175可以形成為與層堆疊100的被底切區域暴露的下側壁直接接觸(也就是像第二半導體層170 —樣)。參照圖7，凹入區域210可以通過選擇性地移除被溝槽200暴露的犧牲層130而形成在層間電介質120之間。凹入區域210可以是從溝槽200橫向地延伸的間隙區域，並可以形成為暴露豎直圖案155的側壁。凹入區域210的外邊界可以由層間電介質120和溝槽 200限定，其內邊界可以通過豎直地穿過凹入區域210的豎直圖案155限定。凹入區域210的形成可以包括使用例如相對於層間電介質120和豎直圖案155具有蝕刻選擇性的蝕刻劑和/或蝕刻工藝來橫向地蝕刻犧牲層130。例如，如果犧牲層130是矽氮化物層並且層間電介質120是矽氧化物層，則橫向蝕刻可以使用包括磷酸的蝕刻劑進行。參照圖8，中間層220可以形成為覆蓋凹入區域210的內壁，例如中間層220可以共形地塗覆下結構10上的所得結構以追溯到(trace)每個凹入區域210。然後，導電圖案 230可以形成為填充凹入區域210的剩餘空間，也就是形成在中間層220上。中間層220 和導電圖案230的形成可以包括依次形成中間層220和導電層以例如覆蓋並填充凹入區域 210，然後從溝槽200移除導電層，使得導電圖案230保留在凹入區域210中。根據當前實施例，在形成中間層220之前，被凹入區域210暴露的豎直圖案155可以被進一步蝕刻以暴露第一半導體圖案165的側壁。在該情形下，中間層220可以與第一半導體圖案165的暴露側壁直接接觸，如所示地，並且豎直圖案155可以包括通過中間層220 豎直分離的多個部分。類似於豎直層150，中間層220可以形成為具有單層結構或多層結構。在一些實施例中，中間層220可以包括電荷捕獲型非易失性存儲器電晶體的阻擋絕緣層。在其它實施例中，中間層220還可以包括電荷捕獲型非易失性存儲器電晶體的電荷存儲層和/或隧道絕緣層。導電層(在中間層220上)可以由例如摻雜矽、金屬材料、金屬氮化物和/或金屬矽化物中的至少一種形成。例如，導電層可以由鉭氮化物層和/或鎢層形成。在一些實施例中，導電層可以形成為共形地覆蓋溝槽200的內壁，並且導電圖案 230的形成可以包括使用例如各向同性蝕刻來移除溝槽200中的導電層。在另一些實施例中，導電層可以形成為填充溝槽200，並且導電圖案230的形成可以包括例如各向異性蝕刻溝槽200中的導電層。根據本發明構思的關於快閃記憶體的示例實施例，摻雜區240可以在形成導電圖案230之後形成。摻雜區240可以通過離子注入工藝形成，並且可以形成在通過溝槽200 暴露的下結構10中。摻雜區240可以形成為具有與第一和第二半導體圖案165和175不同的導電類型。因而，摻雜區240可以與下結構10和/或第二半導體層170 —起形成pn結。在其它實施例中，下結構10的與第二半導體圖案175接觸(例如，直接接觸)的區域(在下文，稱為接觸區)可以具有與第二半導體圖案175相同的導電類型。在一些實施例中，摻雜區240可以彼此連接並且可以處於等電位狀態。在另一些實施例中，摻雜區240可以彼此電分離。在另一些實施例中，摻雜區240可以分為多個源組 (source group)，每個源組包括至少一個摻雜區，並且源組可以彼此電分離以處於不同的電勢。參照圖9，電極分離圖案250可以形成為填充溝槽200，上插塞260可以形成為分別連接到襯墊PD，然後上互連線270可以形成為連接上插塞沈0。電極分離圖案250可以由矽氧化物、矽氮化物和矽氮氧化物中的至少一種形成。上插塞260可以由摻雜矽和金屬材料中的至少一種形成。每條上互連線270可以經由上插塞沈0電連接到第一和第二半導體圖案165和 175並且可以形成為與導電圖案230或溝槽200交叉。根據NAND快閃記憶體件的示例實施例，上互連線270可以用作耦接到多個單元串的上部的位線。[第一示例實施例的變形]圖10是截面圖，示出根據第一示例實施例的變形的三維半導體器件的製造方法。 為了簡潔的描述，可以省略之前參照圖1至圖9描述的元件的重複描述。
參照圖10，根據當前實施例，中間層220可以形成為覆蓋豎直圖案155的暴露側壁，與之前參照圖8描述的實施例不同。也就是，可以省略移除豎直圖案155被凹入區域 210暴露的部分的步驟。在該情形下，如所示地，豎直圖案155可以保留在中間層220與第一半導體圖案165之間。根據用於實現存儲器件的示例實施例，中間層220和豎直圖案155可以包括用於存儲信息的結構(在下文，存儲層)，如圖11至圖14所示。例如，根據電荷捕獲型非易失性存儲器件的示例實施例，中間層220和豎直圖案155可以是存儲單元電晶體的存儲層的一部分。在中間層220和豎直圖案155的每個中的層的數目和材料可以變化，基於該差異，本發明構思的示例實施例可以分為幾個示例實施例。例如，本發明構思的與存儲層相關的示例實施例可以如以下的表1來分類。表1

權利要求
1.一種三維半導體存儲器件，包括在下結構上的上結構，所述上結構包括導電圖案；半導體圖案，穿過所述上結構連接到所述下結構；以及絕緣間隔物，在所述半導體圖案與所述上結構之間，所述絕緣間隔物的底表面位於等於或高於所述下結構的最高表面的水平面。
2.如權利要求1所述的器件，其中所述下結構包括半導體基板，所述半導體圖案直接連接到所述半導體基板。
3.如權利要求2所述的器件，其中所述半導體基板包括與所述半導體圖案間隔開的摻雜區，所述摻雜區具有與所述半導體圖案不同的導電類型；以及直接連接到所述半導體圖案的連接區，所述連接區具有與所述半導體圖案相同的導電類型。
4.如權利要求1所述的器件，其中所述下結構包括基板以及插置在所述基板與所述上結構之間的選擇電晶體，所述選擇電晶體包括直接連接到所述半導體圖案的選擇半導體圖案，並且所述絕緣間隔物的底表面位於等於或高於所述選擇半導體圖案的最高表面的水平面。
5.如權利要求4所述的器件，其中所述下結構包括三維布置的下存儲器件以及插置在所述下存儲器件與所述半導體圖案之間的襯墊圖案，所述絕緣間隔物的底表面位於等於或高於所述襯墊圖案的最高表面的水平面。
6.如權利要求1所述的器件，其中所述上結構還包括層間電介質圖案，依次堆疊在所述下結構上並插置在所述導電圖案之間；以及中間層，插置在所述導電圖案與所述半導體圖案之間，所述絕緣間隔物插置在所述層間電介質圖案與所述半導體圖案之間。
7.如權利要求6所述的器件，其中所述層間電介質圖案的最低層插置在所述導電圖案的最低層與所述下結構之間，所述層間電介質圖案的最低層直接接觸所述半導體圖案。
8.如權利要求6所述的器件，其中所述導電圖案與所述下結構之間的距離小於所述層間電介質圖案的厚度。
9.如權利要求6所述的器件，其中所述中間層從所述導電圖案與所述半導體圖案之間的區域水平地延伸以覆蓋所述導電圖案的頂表面和底表面。
10.如權利要求6所述的器件，其中所述中間層包括隧道絕緣層、阻擋絕緣層、以及插置在所述隧道絕緣層與所述阻擋絕緣層之間的電荷存儲層，並且所述隧道絕緣層和所述阻擋絕緣層的每一個包括具有大於所述電荷存儲層的帶隙的絕緣層，所述阻擋絕緣層具有大於所述隧道絕緣層的有效介電常數。
11.如權利要求10所述的器件，其中所述絕緣間隔物包括多個部分，每個部分局部地插置在所述半導體圖案與所述層間電介質圖案之間，所述絕緣間隔物的該多個部分通過所述中間層豎直地分離。
12.如權利要求6所述的器件，其中所述絕緣間隔物和所述中間層定義存儲層，該存儲層包括隧道絕緣層、阻擋絕緣層、以及插置在所述隧道絕緣層與所述阻擋絕緣層之間的電荷存儲層，並且所述隧道絕緣層和所述阻擋絕緣層的每一個包括具有大於所述電荷存儲層的帶隙的絕緣層，所述阻擋絕緣層具有大於所述隧道絕緣層的有效介電常數。
13.如權利要求12所述的器件，其中所述絕緣間隔物包括所述隧道絕緣層，所述中間層包括所述阻擋絕緣層，所述絕緣間隔物和所述中間層中的至少一個包括所述電荷存儲層。
14.如權利要求1所述的器件，其中所述半導體圖案包括穿過所述絕緣間隔物插入所述下結構中的半導體芯，所述半導體芯的豎直長度比所述絕緣間隔物的豎直長度長。
15.如權利要求14所述的器件，其中所述上結構還包括插置在所述導電圖案的最低層與所述下結構之間的最低的層間電介質圖案，所述半導體芯具有與所述最低的層間電介質圖案的側壁直接接觸的表面。
16.如權利要求14所述的器件，其中所述半導體圖案還包括插置在所述絕緣間隔物與所述半導體芯之間的半導體間隔物。
17.如權利要求16所述的器件，其中所述半導體芯包括延伸部分，該延伸部分覆蓋所述半導體間隔物的下側壁並具有位於所述下結構的最高頂表面上的頂表面。
18.如權利要求14所述的器件，還包括插入在所述半導體芯中的絕緣間隙填充圖案， 所述絕緣間隙填充圖案具有大於所述上結構的豎直長度。
19.如權利要求14所述的器件，其中所述下結構具有用所述半導體芯完全填滿的孔。
20.一種三維半導體存儲器件，包括在下結構上的上結構，所述上結構包括導電圖案；半導體圖案，延伸穿過所述上結構中的開口，所述半導體圖案垂直於所述下結構並連接到所述下結構；以及絕緣間隔物，在所述半導體圖案與所述開口的側壁之間，在所述上結構的底部中的空間使所述絕緣間隔物的最低邊緣與所述下結構的最高表面分離。
全文摘要
本發明提供一種三維半導體器件。該三維半導體存儲器件包括在下結構上的上結構，該上結構包括導電圖案；半導體圖案，穿過上結構連接到下結構；以及絕緣間隔物，在半導體圖案與上結構之間，絕緣間隔物的底表面位於等於或高於下結構的最高表面的豎直水平面。
文檔編號H01L25/00GK102468280SQ20111034771
公開日2012年5月23日 申請日期2011年11月7日 優先權日2010年11月5日
發明者孫炳根, 張盛壹, 樸贊真, 李昌炫, 趙慧珍 申請人:三星電子株式會社