一種數位訊號處理的嵌入式開發系統的製作方法

2023-06-18 17:09:26 1

專利名稱：一種數位訊號處理的嵌入式開發系統的製作方法
技術領域：
本實用新型涉及一種高速數位訊號處理開發系統，特別是涉及一種基於微處理器和FPGA (可編程門陣列)實現數位訊號處理的通用嵌入式開發系統。
背景技術：
當前數字通信、圖像處理等技術發展速度日新月異，新型業務和處理技術希望硬體板卡供應商提供高性能的硬體平臺，以滿足高速率、大帶寬的數位訊號處理要求。FPGA (可編程門陣列)以其分布式處理架構和動態可重構性能，日益成為高速數位訊號處理的首選。而ARM晶片以其豐富的協議接口和強大的處理能力，成為工業控制、通信協議處理的首選架構。本專利涉及的嵌入式開發系統同時提供上述兩種架構，能滿足客戶在數位訊號處理、圖像處理、工業控制等各方面的需求，可廣泛應用於通信、多媒體開發、嵌入式系統開發等各領域。由於本實用新型具有靈活的可編程能力，並為客戶提供良好的再開發接口，可作為一通用開發平臺滿足客戶各方面的驗證需求。當前電子通信行業總線標準繁多，繁多的接口協議為電子通信業系統集成及產品研髮帶來較大困難。本實用新型提供業界各種常用的接口如PCIE、USB、乙太網、串口 RS232/422/485以及CAN總線等標準，滿足各種接口部件間的相互轉換，實現上下遊部件不同接口間中間橋接。同時本實用新型提供一個電源管理單元。該單元不僅提供給本實用新型各模塊正常工作所需的電力供給，而且可通過對該單元的控制晶片編程，實現電源管理晶片各種電壓輸出(5V以下)，滿足特殊的電源電壓應用場景需求。而且本實用新型提供最多高達17路的模數轉換接口和2路數模轉換接口，可實現數字模擬信號之間的相互轉換。本實用新型可級聯射頻收發前端或工業控制中模擬信號輸入輸出端，特別適合相控陣天線陣列信號處理、通信業務信號接入、工業現場總線控制等應用場景。最後本實用新型提供如觸控螢幕、液晶屏等豐富人機接口，滿足客戶用戶界面、通信收發數據的實時顯示，具有較好的可視性。同時提供內存條、大容量電子硬碟，滿足如 Linux, Wince等各種作業系統的移植與開發，為產品維護和性能擴展帶來極大空間。
發明內容本實用新型的目的在於提供一種高速數位訊號處理開發系統，特別是涉及一種基於微處理器和FPGA (可編程門陣列)的通用嵌入式開發系統。本實用新型提供一種高速數位訊號處理嵌入式開發系統，，應用於各種高速數位訊號信號處理場景，如通信接入、相控陣天線等。其包括FPGA模塊，包括FPGA單元；FPGA 輔助工作模塊，與FPGA模塊相連，包括為了給FPGA提供穩定工作狀態的FPGA外圍的電阻、 電容、電感，第一存儲器，第二存儲器，晶振電路甲，所述的電阻電容為FPGA單元穩定工作提供電源去耦，所述的第一存儲器為FPGA單元數位訊號處理提供數據暫存，第二存儲器為
4FPGA單元被配置成微處理器模式時提供程序存儲，所述的晶振電路甲為FPGA單元提供時鐘；微處理器模塊，通過外擴存儲器接口(EMIF)、通用IO 口與FPGA模塊相連，包括核心的 ARM處理器單元；微處理器輔助工作模塊，與微處理器模塊相連，包括為了給微處理器提供穩定工作狀態的電阻、電容、電感，第三存儲器，第四存儲器，第五存儲器，晶振電路乙，所述的電阻電容為微處理單元穩定工作提供電源去耦，所述的第三存儲器為微處理器提供數據暫存，所述的第四存儲器為運行於微處理器的程序提供存儲空間，所述的第五存儲器為大型程序如作業系統運行時提供數據空間和程序運行空間，所述的晶振電路乙為微處理器單元提供時鐘；數字與模擬轉換接口模塊，與FPGA模塊相連，包括模擬/數字轉換(ADC)單元與數字/模擬轉換(DAC)單元；FPGA外圍總線接口模塊，與FPGA模塊相連，包括PCIE接口單元，SFI接口單元與RS485/RS422協議接口單元；微處理器外圍總線接口模塊，與微處理器模塊相連，包括USB接口單元、乙太網接口單元、異步串口(RS232)接口單元；FPGA配置模塊，與FPGA模塊相連，包括實現FPGA配置的JTAG配置單元和AS配置單元，其中JTAG配置單元包括JTAG配置接插件和JTAG配置電纜以及JTAG配置電路，AS配置單元包括AS配置接插件和AS配置電纜以及AS配置電路(含固化存儲器及其外圍電阻電容)。JTAG配置和 AS配置為FPGA模塊的兩種配置方式，兩者均可實現針對FPGA的在線編程，兩者區別在於前者的配置信息掉電即損失，後者配置後，配置信息存儲於配置存儲器中，掉電不損失；微處理器配置模塊，與微處理器模塊相連，實現微處理器在線配置，包括微處理器配置接插件和微處理器配置電纜，以及微處理器配置電路；電源管理與復位模塊，與上述各個模塊均相連，包括電源接入控制單元、電源檢測和復位單元和電源供應與管理單元，其中外部電源控制單元負責外部電源接通與斷開控制，電源檢測和復位單元監控當前單元供給情況，若電源掉電或手動觸發均可為上述各模塊提供異步復位信號，電源供應與管理單元為各模塊提供所需的各種電源電壓，同時也可通過在線編程可提供5V以下各種電源的輸出；人機接口模塊，與微處理器模塊相連，包括液晶顯示單元與液晶顯示控制單元，人機接口模塊實現數據的實時顯示。本實用新型所述的核心模塊為FPGA模塊和微處理器模塊，上述兩者可分別獨立工作，也可並行聯合工作，用戶可根據信號處理特點選擇合適架構的模塊。同時可通過FPGA 配置模塊、微處理器配置模塊分別對FPGA模塊和微處理器模塊進行在線編程和配置更新， 將用戶自定義的程序重新下載到FPGA模塊和微處理器模塊，實現用戶設計的特定數位訊號處理目的，從而使本實用新型具有極大的靈活性。當FPGA模塊和微處理器模塊並行工作時，FPGA模塊為微處理器模塊的下位機，通過外擴存儲器接口微處理器模塊可讀取或擦寫 FPGA模塊中數據，實現兩模塊的數據交換。其他模塊為上述兩模塊提供各種接口和輔助工作條件，用戶可根據需要選擇合適的接口進行數據的輸入與輸出。所述FPGA模塊中執行如下步驟步驟1，所述裝置開始工作後，若電源管理與復位模塊中外部電源接入控制單元處於接通狀態，電源供應與管理單元為FPGA模塊提供所需的各種電源電壓，FPGA模塊開始工作。步驟2，所述FPGA模塊通過特殊的數據總線從AS配置單元中的固化存儲器讀取上次用戶配置的用戶程序，並按照用戶程序將FPGA配置成特定的用戶模式，等待相應的數據輸入和信號觸發。若有數據輸入或信號觸發，FPGA完成用戶自定義的數位訊號處理，並可將處理結果通過合適的數據接口輸出或顯示。若用戶還沒有在AS配置單元中的固化存儲器固化用戶程序，則FPGA模塊等待新的配置程序注入，當前空操作。步驟3，FPGA模塊進入用戶模式後，用戶可通過FPGA配置模塊中的JTAG配置單元或AS配置單元，通過配置電纜和配置接插件，將用戶在PC中自定義的新配置下載注入到 FPGA模塊中，FPGA按照用戶程序進入新的用戶模式。其中JTAG配置方式和AS配置均為 FPGA模塊的兩種配置方式，兩者的區別主要有兩點一是JTAG配置時新的配置信息直接注入給FPGA，FPGA直接按照新配置完成更改；而AS配置時新的配置信息直接注入對象為AS 配置單元中的固化存儲器，配置完成後，FPGA需從固化存儲器中讀取新配置完成配置更新。 二是JTAG配置時配置信息掉電即損失，即掉電後配置信息丟失，從新按照JTAG配置前固化存儲器中配置信息工作，後者配置後，配置信息存儲於配置存儲器中，掉電不丟失，掉電後按照AS配置後固化存儲器中配置信息工作。步驟4，FPGA配置成新用戶模式後，等待相應的數據輸入和信號觸發。若有新的數據輸入或信號觸發，FPGA完成用戶自定義的數位訊號處理，並可將處理結果通過合適的數據接口輸出或顯示。所述微處理器模塊中執行如下步驟步驟1，所述裝置開始工作後，若電源管理與復位模塊中外部電源接入控制單元處於接通狀態，電源供應與管理單元按照一定的供電先後次序為微處理模塊提供所需的各種電源電壓，微處理器模塊開始工作。步驟2，所述微處理器模塊通過特殊的數據總線從微處理器輔助工作模塊中的第四存儲器讀取上次用戶配置的用戶程序，從用戶程序中第一條開始執行，常規是先完成用戶指定的用戶模式設定 (對應接口總線寄存器使能或禁止)，然後進入主程序，主程序常規為空循環，等待相應的數據輸入和信號觸發。若有數據輸入或信號觸發，微處理器完成用戶自定義的數位訊號處理， 並可將處理結果通過合適的數據接口輸出或顯示。若用戶還沒有在第四存儲器固化用戶程序，則微處理器模塊等待新的配置程序注入，當前空操作。步驟3，微處理器模塊進入用戶模式後，用戶可通過微處理器配置模塊中的微處理器配置接插件和微處理器配置電纜，將用戶在PC中自定義的新配置下載注入到第四存儲器中，具體是以微處理器單元為中介，將新的配置信息轉寫注入至第四存儲器中。步驟4，當微處理器接受異步復位信號或重新上電後，微處理器按照用戶程序進入新的用戶模式，並從新用戶程序中第一條開始執行，直至進入主程序空循環，等待相應的數據輸入和信號觸發。若有新的數據輸入或信號觸發，微處理器完成用戶自定義的數位訊號處理，並可將處理結果通過合適的數據接口輸出或顯示。優選的，所述的FPGA輔助工作模塊中第一存儲器為SRAM，第二存儲器為快閃記憶體，其中第一存儲器為FPGA單元數位訊號處理提供數據暫存，第二存儲器為FPGA單元被配置成微處理器模式時提供程序存儲。優選的，所述的微處理器輔助工作模塊中第三存儲器為SRAM，第四存儲器為快閃記憶體， 第五存儲器為DRAM，其中第三存儲器為微處理器提供數據暫存，第四存儲器為運行於微處理器的程序提供存儲空間，第五存儲器為大型程序如作業系統運行時提供數據空間和程序運行空間。優選的，所述的數字與模擬轉換接口模塊，與FPGA模塊相連，包括數字/模擬轉換 (ADC)單元與模擬/數字轉換(DAC)單元，本實用新型最多可以提供17路的ADC接口和2 路DAC接口。優選的，所述的FPGA外圍總線接口模塊，與FPGA模塊相連，包括PCIE接口單元， SFI接口單元與RS485/RS422協議接口單元，實現FPGA模塊數據通過上述各接口的輸入、輸出ο優選的，所述的微處理器外圍總線接口模塊，與微處理器模塊相連，包括USB接口單元、乙太網接口單元、異步串口(RS232)接口單元，實現微處理器模塊數據的輸入、輸出。優選的，所述的人機接口模塊，與微處理器模塊相連，包括液晶顯示單元與液晶顯示控制單元，人機接口模塊實現數據的實時顯示。與現有技術相比，本實用新型提供的高速數位訊號處理開發系統具有以下優點1、本實用新型功能齊全，兼具微處理器和FPGA兩種架構，兩者可並行或獨立工作，處理能力強大，滿足用戶高速信號處理要求。2、本實用新型配置靈活，為微處理器和FPGA提供可靠的配置接口以及多種配置方式，便於客戶程序動態更新，有效保證本實用新型作為通用嵌入式開發平臺的廣泛適用性。3、本實用新型最多提供17路的ADC接口和2路DAC接口，單路最高數據採樣率可達300MSPS，滿足通道數目要求較多、處理速度很快的陣列數位訊號處理要求；同時還提供最多4個PCIE和2個SFI接口，其數據接口吞吐率可達16GBPS，完全滿足高速數位訊號處理要求。4、本實用新型提供各種常規總線接口，這些接口包括USB、乙太網、串口 RS232/422/485等，便於與不同總線接口的上下遊設備級聯對接，同時也可以微處理模塊為核心，實現各種協議標準間相互轉換。5、良好的人機接口，可以實時顯示接收到的數據，具有較好的可視性與可操作性。本實用新型的多功能接口轉換裝置，通過JTAG配置接口可以實現程序重載，從而達到性能參數升級的目的。同時該裝置也具有豐富的外設存儲空間和數據空間(最高達 4GB的快閃記憶體以及512M的內存)，可實現作業系統移植，提升產品性能。本實用新型可應用於性能要求較高的高速數位訊號處理應用場景如通信接入、智能天線等，同時也可作為普通產品開發或教學用的通用嵌入式平臺，具有廣泛的實用性。
以下結合附圖和具體實施方式
來進一步說明本實用新型。

圖1為本實用新型高速數位訊號處理的嵌入式開發系統各模塊互聯關係示意圖；圖2為人機電源管理與復位模塊工作原理框圖；圖3為FPGA輔助工作模塊互聯關係框圖。圖4為微處理器輔助工作模塊互聯關係框圖。圖5為FPGA配置模塊組成框圖。圖6為微處理器配置模塊組成框圖。圖7為FPGA外圍總線接口模塊組成框圖。圖8為數字與模擬轉換接口模塊組成框圖。圖9為微處理器外圍總線接口模塊組成框圖。圖10為人機接口模塊組成框圖。
具體實施方式
[0037]如圖1所示，一種高速數位訊號處理的嵌入式開發系統，它包括FPGA模塊1、FPGA 輔助工作模塊2、微處理器模塊3、微處理器輔助工作模塊4、數字與模擬轉換接口模塊5、 FPGA外圍總線接口模塊6、微處理器外圍總線接口模塊7、FPGA配置模塊8、微處理器配置模塊9、電源管理與復位模塊10。本實用新型核心為FPGA模塊1與微處理器模塊3，兩者可分別獨立工作，也可並行聯合工作。當FPGA模塊和微處理器模塊並行工作時，FPGA模塊為微處理器模塊的下位機，FPGA模塊1與微處理模塊3通過外擴存儲器總線與普通IO 口相連。通過外擴存儲器接口微處理器模塊可讀取或擦寫FPGA模塊中數據，實現兩模塊的數據交換。通過普通IO 口，FPGA模塊和微處理器模塊之間可以實現通信，如FPGA模塊通過中斷觸發方式通知微處理器模塊來讀取數據。如圖2所示電源管理與復位模塊10，與本實用新型中各個模塊均相連，包括電源接入控制單元101，電源供應與管理單元102和電源檢測和復位單元103。其中電源控制單元101負責外部電源接通與斷開控制；電源供應與管理單元102為各模塊提供所需的各種電源電壓，同時也可通過在線編程可提供5V以下各種電源的輸出，電源檢測和復位單元 103監控當前單元供給情況，若電源掉電或手動觸發均可為上述各模塊提供異步復位信號。具體來說，電源電纜插入電源接入控制單元101中電源接插件1011，電源開關 1012負責電源接入的通斷狀態。若電源開關1012接通，電源供應與管理單元102工作，產生合適各模塊的各種工作電壓g如3. 3v、2. 5v、l. 8v、l. 5v、l. 2v等，而且各種電壓按照特定次序產生，滿足微處理器模塊啟動時各種電源電壓上電的時序要求。電源供應與管理單元 102產生3. 3v電源電壓供給電源檢測和復位單元103，電源檢測和復位單元103檢測3. 3v 電源供給情況，若3. 3v電源出現低於額定門限(如2. 9v)的掉電情形，電源檢測和復位單元會自動產生一個不低於IOOms的復位脈衝，作為本實用新型中各個模塊的全局復位信號e， 同時也可通過手動觸發方式，產生有效的復位信號，作為各模塊的手動異步復位信號。電源供應與管理單元102穩定工作後，微處理器模塊3通過特殊控制總線k，控制電源供應與管理單元102的工作狀態，也就是可以通過對微處理器模塊3在線編程，實現對電源供應與管理單元102的輸出控制。電源供應與管理單元102為一多輸出的電源轉換裝置，通過微處理器模塊3輸出控制命令並按照特殊的格式發送給電源供應與管理單元，電源供應與管理單元空餘埠即可輸出5v以下各種電源電壓p，滿足一些特殊的電壓需求場景。而且電源供應與管理單元調整精度很高，調整步進精度可以達到0. 02v，對電壓穩定度要求較高的場景很有吸引力。FPGA模塊1核心為一高性能的FPGA，可以為當前主流FPGA供應商如Altera或 Xilinx公司產品。FPGA為分布式架構，其在線可編程特性和數目眾多的管腳為發展日新月異的數位訊號處理帶來極大便利。而且FPGA內部具有豐富的DSP硬體乘法器和塊RAM資源，可充分滿足數位訊號處理大量的乘累加需求。高檔次FPGA提供基於LVDS電平標準的高速串行接口，這些接口可以配置成上層的PCIE或SFI協議，滿足高速數據傳輸需求。為了使FPGA模塊穩定工作，提供FPGA輔助工作模塊2，見圖3。FPGA輔助工作模塊2包括電阻、電容、電感21，第一存儲器22，第二存儲器23，晶振電路甲24，所述的電阻電容電感21為FPGA模塊1穩定工作提供電源去耦，所述的第一存儲器22為FPGA模塊數位訊號處理提供數據暫存，第二存儲器23為FPGA模塊配置成微處理器模式時提供程序存儲， 所述的晶振電路甲24為FPGA模塊提供高精度時鐘；第一存儲器22為SRAM，第二存儲器23為快閃記憶體。微處理器單元3可以是一高性能微處理器如ARM。ARM處理器擁有豐富的外設接口以及較高的處理速度，在工業控制領域有廣泛的應用市場。微處理器單元是整個系統的處理中心，它可應用於需要複雜邏輯判斷的應用場景，如通信中鏈路控制，人機界面顯示等。 微處理器與FPGA聯合工作時，處於上位機狀態，負責數據的調度，同時也負責人機接口模塊11的初始化控制，以及微處理器外圍總線接口上層協議處理等。為了使微處理器模塊3穩定工作和擴展其性能，提供微處理器輔助工作模塊4，見圖4。微處理器輔助工作模塊4包括為電阻、電容電感41，第三存儲器42，第四存儲器43， 第五存儲器44，晶振電路乙45。所述的電阻電容電感41為微處理單元穩定工作提供電源去耦，所述的第三存儲器42為微處理器提供數據暫存，所述的第四存儲器43為運行於微處理器的程序提供存儲空間，所述的第五存儲器44為大型程序如作業系統運行時提供數據空間和程序運行空間，所述的晶振電路46為微處理器單元提供時鐘。第三存儲器42為 256M空間的SRAM，第四存儲器43為4( 空間的快閃記憶體，第五存儲器可為運行速度133M且擁有512M空間的內存。FPGA配置模塊8，與FPGA模塊1相連，見圖5。FPGA配置模塊8包括實現FPGA配置的JTAG配置單元81和AS配置單元82，其中JTAG配置單元81包括JTAG配置電纜811、 JTAG配置接插件812以及JTAG配置電路813，AS配置單元82包括AS配置電纜821、AS配置接插件822以及AS配置電路823 (含固化存儲器8232及其外圍電阻電容8231)，JTAG 配置和AS配置為FPGA模塊的兩種配置方式，兩者均可實現針對FPGA的在線編程，兩者區別在於前者的配置信息掉電即損失，後者配置後，配置信息存儲於配置存儲器中，掉電不損失。選用JTAG配置單元81對所述FPGA模塊進行配置時，執行如下步驟步驟1，所述裝置開始工作後，若電源接入控制單元101中電源開關1012的處於接通狀態，電源供應與管理單元102為FPGA模塊1提供所需的各種電源電壓如3. 3v、2. 5v、l. 2v, FPGA模塊1開始工作，進入配置模式。步驟2，所述FPGA模塊1通過特殊的數據總線從AS配置單元82 中的固化存儲器8232讀取上次用戶配置的用戶程序，並按照用戶程序將FPGA配置成特定的用戶模式，等待相應的數據輸入和信號觸發。若有數據輸入或信號觸發，FPGA完成用戶自定義的數位訊號處理，並可將處理結果通過合適的數據接口輸出或顯示。若用戶還沒有在固化存儲器固化用戶程序，則FPGA模塊等待新的配置程序注入，當前空操作。上述配置導引過程完成後，FPGA模塊進入用戶模式。步驟3，FPGA模塊進入用戶模式後，用戶可通過 JTAG配置單元81中通過JTAG配置電纜811和JTAG配置接插件812，使PC與FPGA模塊完成電路連接。JTAG配置電纜811為一接口轉換器，可將USB接口或並口轉換成JTAG接口。 因此JTAG配置電纜一端接PC的USB接口或並口，另一端接JTAG配置接插件812。最後用戶在PC中自定義的新配置下載注入到FPGA模塊中，下載完成後，FPGA即可按照用戶程序指定完成新的配置，進入新的用戶模式。注意FPGA在配置信號流導引下完成重構重配，其機理是FPGA內部硬體決定和實現的。步驟4，FPGA配置成新用戶模式後，等待相應的數據輸入和信號觸發。若有新的數據輸入或信號觸發，FPGA完成用戶自定義的數位訊號處理，並可將處理結果通過合適的數據接口輸出或顯示。選用AS配置單元82對所述FPGA模塊進行配置時，執行如下步驟步驟1，所述裝置開始工作後，若電源接入控制單元101中電源開關1012的處於接通狀態，電源供應與管理單元102為FPGA模塊1提供所需的各種電源電壓如3. 3v、2. 5v、l. 2v, FPGA模塊1開始工作，進入配置模式。步驟2，所述FPGA模塊1通過特殊的數據總線從AS配置單元82中的固化存儲器8232讀取上次用戶配置的用戶程序，並按照用戶程序將FPGA配置成特定的用戶模式，等待相應的數據輸入和信號觸發。若有數據輸入或信號觸發，FPGA完成用戶自定義的數位訊號處理，並可將處理結果通過合適的數據接口輸出或顯示。若用戶還沒有在固化存儲器固化用戶程序，則FPGA模塊等待新的配置程序注入，當前空操作。上述配置導引過程完成後，FPGA模塊進入用戶模式。步驟3，FPGA模塊進入用戶模式後，用戶可通過AS 配置單元82中通過AS配置電纜821和AS配置接插件822，使PC與FPGA模塊完成電路連接。AS配置電纜821為一接口轉換器，可將USB接口或並口轉換成JTAG接口。因此AS配置電纜821 —端接PC的USB接口或並口，另一端接AS配置接插件822。最後用戶在PC中自定義的新配置下載注入到固化存儲器8232中。下載完成後，FPGA即可按照步驟2中相同程序和方法，按特定的總線格式從固化存儲器讀取新的配置信息。新配置信息從固化存儲器注入FPGA模塊，FPGA模塊即可按照用戶程序指定完成新的配置，進入新的用戶模式。同樣，FPGA在配置信號流導引下完成重構重配，其機理是FPGA內部硬體決定和實現的。步驟 4，FPGA配置成新用戶模式後，等待相應的數據輸入和信號觸發。若有新的數據輸入或信號觸發，FPGA完成用戶自定義的數位訊號處理，並可將處理結果通過合適的數據接口輸出或顯不。JTAG配置方式和AS配置均為FPGA模塊的兩種配置方式，兩者的區別主要有兩點 一是JTAG配置時新的配置信息直接注入給FPGA，FPGA直接按照新配置完成更改；而AS配置時新的配置信息直接注入對象為AS配置單元中的固化存儲器，配置完成後，FPGA需從固化存儲器中讀取新配置完成配置更新。二是JTAG配置時配置信息掉電即損失，即掉電後配置信息丟失，從新按照JTAG配置前固化存儲器中配置信息工作，後者配置後，配置信息存儲於配置存儲器中，掉電不丟失，掉電後按照AS配置後固化存儲器中配置信息工作。微處理器配置模塊9，與微處理器模塊3相連，見圖6.微處理器配置模塊9實現微處理器在線配置，其包括微處理器配置電纜91、微處理器配置接插件92以及微處理器配置電路93。採用微處理器配置模塊9對所述微處理器模塊3配置時，執行如下步驟步驟1， 所述裝置開始工作後，若電源接入控制單元101中電源開關1012的處於接通狀態，電源供應與管理單元按照一定的供電先後次序為微處理模塊3提供所需的各種電源電壓如1. 2v、 1.8ν、1.5ν、3.3ν等，微處理器模塊開始工作，進入配置階段。步驟2，所述微處理器模塊3 通過特殊的數據總線從微處理器輔助工作模塊4中的第四存儲器43讀取上次用戶配置的用戶程序，從用戶程序中第一條開始執行，常規是先完成用戶指定的用戶模式設定(各種接口總線或中斷對應寄存器使能或禁止)，然後進入主程序，主程序常規為空循環，等待相應的數據輸入和信號觸發。若有數據輸入或信號觸發，微處理器完成用戶自定義的數位訊號處理，並可將處理結果通過合適的數據接口輸出或顯示。若用戶還沒有在第四存儲器43固化用戶程序，則微處理器模塊3等待新的配置程序注入，當前空操作。上述配置導引過程完成後，微處理器模塊進入用戶模式。步驟3，微處理器模塊3進入用戶模式後，用戶可通過微處理器配置模塊3中的微處理器配置電纜91和微處理器配置接插件92，將用戶在PC中自定義的新配置下載注入到第四存儲器中，具體是以微處理器單元3為中介，將新的配置信息轉寫注入至第四存儲器43中。步驟4，當微處理器模塊3接受異步復位信號或重新上電後，微處理器按照用戶程序進入新的用戶模式，並從新用戶程序中第一條開始執行，直至進入主程序空循環，等待相應的數據輸入和信號觸發。其過程同步驟2，內部機理由微處理器 bootloader硬體來決定。若有新的數據輸入或信號觸發，微處理器完成用戶自定義的數位訊號處理，並可將處理結果通過合適的數據接口輸出或顯示。FPGA外圍總線接口模塊6，與FPGA模塊1相連，其包括依託FPGA實現的各種總線接口，具體包括PCIE接口單元61，SFI接口單元62，RS422協議接口單元63與RS485協議接口單元64，如圖7所示。所述的PCIE接口單元61包含4個PCIE協議接口接插件PCIE 接插件甲611、PCIE接插件乙612、PCIE接插件丙613、PCIE接插件丁 614。所述的SFI接口單元62包含2個SFI協議接口接插件SFI接插件甲621、SFI接插件乙622。RS422協議接口單元63包括RS422物理層處理子單元631、RS422接插件632。RS485協議接口單元 64包括RS485物理層處理子單元641、RS485接插件642。本實用新型最多可以同時接入4 塊支持PCIE協議和2塊支持SFI協議的下遊設備。以下分別描述各種接口實現的基本思路。PCIE接口單元61，SFI接口單元62在本實用新型中僅提供對應協議的被動型接插件。由於該接插件與PCIE接口與SFI接口信號均採用的是LVDS電平標準，所以上述接插件均與支持LVDS電平標準的FPGA管腳相連。FPGA模塊可通過FPGA配置模塊8配置PCIE 接口協議或SFI接口協議IP核，將FPGA內部配置成PCIE接口或SFI接口對應的硬體電路，當PCIE接口單元61，SFI接口單元62中的接插件接入下遊設備時，即可在FPGA內部完成PCIE接口或SFI接口的物理層和上層協議層處理。當前主流的FPGA供應商和第三方IP 供應商均大量提供PCIE接口或SFI接口的IP核，該IP核具有較強通用性，可迅速移植在 FPGA模塊中，完成對應接口功能。RS422接口實現機理如下。當串口 RS422接插件632中接入設備時，數據通過該接插件以及PCB物理走線傳給RS422物理層處理單元631。RS422物理層處理單元631進行對應的物理層處理，包括串口 RS422的總線電平至FPGA模塊1接受的電平(例如TTL電平或CMOS電平)的轉換。RS422物理層處理單元631完成物理層處理後，將數據通過特定的數據總線傳給FPGA模塊1。FPGA模塊可通過FPGA配置模塊8配置RS422網絡層處理IP 核，使得FPGA內部配置成RS422網絡層處理硬體電路。RS422網絡層處理硬體電路完成串口 RS422的網絡層協議處理，去除幀協議信息(去除起始位、停止位)，按照定義的數據位寬度恢復得到原始的傳輸數據。同時，按照協議標準進行奇偶校驗，對出錯數據進行一定的糾錯。上述為RS422接口接收流程，發射流程與此機理相同，方向反轉。RS485接口實現機理如下。當串口 RS485接插件642中接入設備時，數據通過該接插件以及PCB物理走線傳給RS485物理層處理單元641。RS485物理層處理單元641進行對應的物理層處理，包括串口 RS485的總線電平至FPGA模塊1接受的電平(例如TTL電平或CMOS電平)的轉換。RS485物理層處理單元641完成物理層處理後，將數據通過特定的數據總線傳給FPGA模塊1。FPGA模塊可通過FPGA配置模塊8配置RS485網絡層處理IP 核，使得FPGA內部配置成RS485網絡層處理硬體電路。RS485網絡層處理硬體電路完成串口 RS485的網絡層協議處理，去除幀協議信息(去除起始位、停止位)，按照定義的數據位寬度恢復得到原始的傳輸數據。同時，按照協議標準進行奇偶校驗，對出錯數據進行一定的糾錯。上述為配置RS485接口接收流程，發射流程與此機理相同，方向反轉。數字與模擬轉換接口模塊5，與FPGA模塊1相連，見圖8，包括模擬/數字轉換 (ADC)單元51與數字/模擬轉換(DAC)單元52。其中模擬/數字轉換(ADC)單元51最多可實現17個通道的並行模擬/數字轉換(ADC)，數字/模擬轉換(DAC)單元52最多可實現 2個通道的並行數字/模擬轉換(MC)。各通道的模擬/數字轉換(ADC)和數字/模擬轉換 (DAC)的最高時鐘抽樣率均可達到300M。如此通道數目的高速數字與模擬轉換接口，為大吞吐量的陣列數位訊號處理創造了條件。模擬/數字轉換(ADC)單元51包含17個通道的並行模擬/數字轉換(ADC)，以其中1個通道為例說明其構成。第一個模擬/數字轉換(ADC)通道包括AD轉換接插件51011、 AD轉換變壓器電路子單元51012、AD轉換電路子單元51013。其中AD轉換接插件51011可以為SMA同軸電纜接插件，負責將模擬信號沿同軸電纜輸入，通過pcb走線傳給後續的AD 轉換變壓器電路子單元51012。AD轉換變壓器電路子單元51012核心為一變壓器，變壓器電路在此有兩個作用一是阻抗匹配，將輸入阻抗調整為50歐姆，這樣可以減少輸入信號反射，維護輸入信號完整性；二是隔直作用，將上遊設備輸入信號直流偏置與本實用新型設備隔離，減少兩級設備間直流耦合之間的影響。輸入信號經過AD轉換變壓器電路子單元後傳給後續的AD轉換電路子單元51013，在此實現模擬信號到數位訊號的轉換。模擬輸入信號峰峰值為lv，在此被量化成12bit的數位訊號，通過後續特定的數字總線傳給FPGA模塊。 注意FPGA模塊在此輸給模擬/數字轉換(ADC)單元一個採樣時鐘信號，整個模擬/數字轉換(ADC)單元依據此時鐘進行模數轉換。其他16個通道配置與上述的第一個通道相同。數字/模擬轉換(DAC)單元52，包含並行的2個通道數字/模擬轉換(DAC)，以其中1個通道為例說明其構成。第一個數字/模擬轉換(DAC)通道包括DA轉換電路子單元 5213,DA轉換變壓器電路子單元5212、DA轉換接插件5211。DA轉換電路子單元5213通過特定的數據總線與FPGA模塊相連，在此實現數位訊號到模擬信號間的轉換。FPGA模塊1通過特定的數據總線將14bit數據傳給DA轉換電路子單元5213，同時FPGA模塊還傳輸一個轉換時鐘信號。DA轉換電路子單元完成數字模擬轉換後，通過pcb走線，傳給後續的DA轉換變壓器電路子單元5212。DA轉換變壓器電路子單元5212核心為一變壓器，變壓器電路在此有兩個作用一是阻抗匹配，將輸出阻抗調整為50歐姆，這樣可以減少輸出信號反射，維護輸出信號完整性；二是隔直作用，將本實用新型設備輸出信號直流偏置與下遊設備隔離， 減少兩級設備間直流耦合之間的影響。經過DA轉換變壓器電路子單元處理後，通過pcb走線傳給後續的DA轉換接插件 5211，DA轉換接插件5211可以為SMA同軸電纜接插件，負責將模擬信號沿同軸電纜輸出給下遊設備。另一個數字/模擬轉換通道配置與上述的第一個通道相同。微處理器外圍總線接口模塊7，與微處理器模塊7相連，見圖9，其包括USB接口單元71、乙太網接口單元72、RS232接口單元73 ；微處理器外圍總線接口模塊7實現3種總線接口的收發，這種總線接口為USB接口、乙太網接口、串口 RS232接口。各種接口單元包括兩部分一是接口接插件，負責信號接入；二是接口物理層處理子單元，在此負責物理層處理，如對應總線電平標註與微處理總線電平(TTL或CMOS)標準之間的相互轉換，乙太網接口物理層處理子單元還負責輸入信號的曼徹斯特編解碼處理。具體來說，USB接口單元71包括USB物理層處理子單元711、USB接插件712 ；乙太網接口單元72包括乙太網物理層處理子單元721、乙太網接插件722 ；RS232接口單元73包括RS232物理層處理子單元731、 RS232接插件732。微處理模塊內部包含各接口網絡層處理單元，如USB接口網絡層處理單元、乙太網接口網絡層處理單元、RS232接口網絡層處理單元，這些網絡層處理單元集成於微處理內部，對應於微處理器內部特定硬體電路，可在操作軟體指引下完成對應接口的網絡層處理工作。下面實施例，以接口甲接收數據傳給微處理器單元處理後，再由接口乙發送傳給下遊設備來說明微處理器外圍總線接口模塊的基本工作機理。接口甲和接口乙可以為上述的USB接口、乙太網接口、串口 RS232接口中任一接口。實施例的流程如下步驟Si，本實用新型上電開始工作後，微處理器模塊3從微處理器輔助工作模塊4 的第四存儲器43讀取操作程序，根據用戶設定好的工作模式對接口甲的物理層處理單元、 接口乙的物理層處理單元、接口甲的網絡層處理單元以及接口乙的網絡層處理單元進行相應的參數設定。其中，接口甲的物理層處理單元和接口乙的物理層處理單元位於微處理器模塊3的外部，對這些物理層處理單元的初始參數設定可以通過微處理器模塊3與這些物理層處理單元之間的控制總線完成。接口甲的網絡層處理單元和接口乙的網絡層處理單元位於微處理器模塊3的內部，對這些網絡層處理單元的初始參數設定可以通過更改內部寄存器設置來實現。步驟S2，接口甲的接插件接入上遊設備後，數據通過該接插件以及PCB物理走線傳給接口甲的物理層處理單元。接口甲的物理層處理單元進行對應的物理層處理，包括輸入接口的電平至微處理器模塊3接受的電平(例如TTL電平或CMOS電平)的轉換和輸入接口的總線協議的物理層解碼(例如，網口的物理層曼徹斯特碼)。數據經過接口甲的物理層處理單元完成物理層處理後，通過特定的數據總線傳給微處理器模塊3中接口甲的網絡層處理單元。接口甲的網絡層處理單元進行對應的網絡層協議處理，包括根據定義的總線協議參數去除幀協議信息(如乙太網中的TCP/IP協議)以恢復原始傳輸數據。同時還按照協議標準進行解碼校驗並對出錯數據進行一定的糾錯。之後，接口甲的網絡層處理單元將數據及其傳輸狀況信息傳給微處理器模塊中核心地位的中央處理單元，並可由中央處理單元再轉發給微處理器輔助工作模塊4的第三存儲器42中，作為數據暫存。步驟S3，中央處理單元將帶發射數據發給接口乙的網絡層處理單元。此外，中央處理單元優選為可以與上遊設備通信，並增加用戶自定義協議處理，滿足客戶性能擴展要求。 接口乙的網絡層處理單元對數據重新添加網絡層協議和編碼校驗信息，然後通過數據總線傳給接口乙的物理層處理單元。在接口乙的物理層處理單元進行對應的物理層協議處理， 包括微處理器模塊3發射的電平(例如TTL電平或CMOS電平)至接口乙的電平的轉換和接口乙的總線協議的物理層編碼。接口乙的物理層處理單元完成物理層處理後，通過特定的數據總線，傳給接口乙的接插件。接口乙的接插件通過接口電纜聯接下遊設備，完成數據發射。人機接口模塊11，與微處理器模塊3相連，如圖10。人機接口模塊11包括液晶顯示單元112與液晶顯示控制單元111，人機接口模塊顯示用戶界面或者數位訊號處理中數據結果實時顯示。用戶將本實用新型涉及的裝置上電後，微處理器單元3主動運行程序，同時通過控制總線對液晶顯示控制單元111進行初始狀態設置，使液晶顯示控制單元111進入合理的工作狀態(圖10中a所示)。當液晶顯示控制單元完成初始工作狀態設定後，等待接收圖像數據。微處理模塊3通過數據總線輸出圖像數據(圖10中b所示)給液晶顯示控制單元， 液晶顯示控制單元接收數據並按照特定的圖像顯示標準給液晶顯示單元112刷屏。從而在液晶顯示單元112顯示用戶界面(⑶I)和數位訊號處理中數據結果。具有液晶屏幕的人機接口使得本實用新型具有更好的可視性與可閱讀性，液晶屏幕的應用也使得本實用新型可應用於圖像數位訊號處理中。綜上所述，本實用新型兼容FPGA與微處理器兩種截然不同架構，並提供多種良好的配置接口，極大方便了客戶的升級開發。同時本實用新型還提供業界常用的各種模擬/ 數字輸入輸出接口，極大方便與各種上下遊設備級聯，具有較強的通用性。作為一通用的數位訊號處理開發平臺，本實用新型具有廣泛的應用前景。以上描述了本實用新型的基本原理和主要特徵及其優點。本行業的技術人員應該了解，本實用新型不受上述實施例的限制，上述實施例和說明書中描述的只是說明本實用新型的原理，在不脫離本實用新型精神和範圍的前提下，本實用新型還會有各種變化和改進，這些變化和改進都落入要求保護的本實用新型範圍內。本實用新型要求保護範圍由所附的權利要求書及其等效物界定。
權利要求1.一種數位訊號處理的嵌入式開發系統，其特徵在於，包括FPGA模塊，包括FPGA單元；FPGA輔助工作模塊，與FPGA模塊相連，包括為了給FPGA提供穩定工作狀態的FPGA外圍的電阻、電容、電感，第一存儲器，第二存儲器，晶振電路甲，所述的電阻電容為FPGA單元穩定工作提供電源去耦，所述的第一存儲器為FPGA單元數位訊號處理提供數據暫存，第二存儲器為FPGA單元被配置成微處理器模式時提供程序存儲，所述的晶振電路甲為FPGA單元提供時鐘；微處理器模塊，通過外擴存儲器接口(EMIF)、通用IO 口與FPGA模塊相連，包括核心的 ARM處理器單元；微處理器輔助工作模塊，與微處理器模塊相連，包括為了給微處理器提供穩定工作狀態的電阻、電容、電感，第三存儲器，第四存儲器，第五存儲器，晶振電路乙，所述的電阻電容為微處理單元穩定工作提供電源去耦，所述的第三存儲器為微處理器提供數據暫存，所述的第四存儲器為運行於微處理器的程序提供存儲空間，所述的第五存儲器為大型程序如作業系統運行時提供數據空間和程序運行空間，所述的晶振電路乙為微處理器單元提供時鐘；數字與模擬轉換接口模塊，與FPGA模塊相連，包括模擬/數字轉換(ADC)單元與數字/ 模擬轉換(DAC)單元；FPGA外圍總線接口模塊，與FPGA模塊相連，包括PCIE接口單元，SFI接口單元與 RS485/RS422協議接口單元；微處理器外圍總線接口模塊，與微處理器模塊相連，包括USB接口單元、乙太網接口單元、異步串口(RS232)接口單元；FPGA配置模塊，與FPGA模塊相連，包括實現FPGA配置的JTAG配置單元和AS配置單元，其中JTAG配置單元包括JTAG配置接插件和JTAG配置電纜以及JTAG配置電路，AS配置單元包括AS配置接插件和AS配置電纜以及AS配置電路(含固化存儲器及其外圍電阻電容)；JTAG配置和AS配置為FPGA模塊的兩種配置方式，兩者均可實現針對FPGA的在線編程，兩者區別在於前者的配置信息掉電即損失，後者配置後，配置信息存儲於配置存儲器中，掉電不損失；微處理器配置模塊，與微處理器模塊相連，實現微處理器在線配置，包括微處理器配置接插件和微處理器配置電纜，以及微處理器配置電路；電源管理與復位模塊，與上述各個模塊均相連，包括電源接入控制單元、電源檢測和復位單元和電源供應與管理單元，其中外部電源控制單元負責外部電源接通與斷開控制，電源檢測和復位單元監控當前單元供給情況，若電源掉電或手動觸發均可為上述各模塊提供異步復位信號，電源供應與管理單元為各模塊提供所需的各種電源電壓，同時也可通過在線編程可提供5V以下各種電源的輸出；人機接口模塊，與微處理器模塊相連，包括液晶顯示單元與液晶顯示控制單元，人機接口模塊實現數據的實時顯示。
2.根據權利要求1所述的數位訊號處理的嵌入式開發系統，其特徵在於，所述的FPGA 輔助工作模塊中第一存儲器為SRAM，第二存儲器為快閃記憶體，其中第一存儲器為FPGA單元數位訊號處理提供數據暫存，第二存儲器為FPGA單元被配置成微處理器模式時提供程序存儲。
3.根據權利要求1所述的數位訊號處理的嵌入式開發系統，其特徵在於，所述的微處理器輔助工作模塊中第三存儲器為SRAM，第四存儲器為快閃記憶體，第五存儲器為DRAM，其中第三存儲器為微處理器提供數據暫存，第四存儲器為運行於微處理器的程序提供存儲空間， 第五存儲器為大型程序如作業系統運行時提供數據空間和程序運行空間。
4.根據權利要求1所述的數位訊號處理的嵌入式開發系統，其特徵在於，所述的數字與模擬轉換接口模塊，與FPGA模塊相連，包括數字/模擬轉換(ADC)單元與模擬/數字轉換(DAC)單元，本實用新型最多可以提供17路的ADC接口和2路DAC接口。
5.根據權利要求1所述的數位訊號處理的嵌入式開發系統，其特徵在於，所述的FPGA 外圍總線接口模塊，與FPGA模塊相連，包括PCIE接口單元，SFI接口單元與RS485/RS422協議接口單元，實現FPGA模塊數據通過上述各接口的輸入、輸出。
6.根據權利要求1所述的數位訊號處理的嵌入式開發系統，其特徵在於，所述的微處理器外圍總線接口模塊，與微處理器模塊相連，包括USB接口單元、乙太網接口單元、異步串口(RS232)接口單元，實現微處理器模塊數據的輸入、輸出。
7.根據權利要求1所述的數位訊號處理的嵌入式開發系統，其特徵在於，所述的人機接口模塊，與微處理器模塊相連，包括液晶顯示單元與液晶顯示控制單元，人機接口模塊實現數據的實時顯示。
專利摘要一種數位訊號處理開發系統，兼具微處理器和FPGA兩種架構，兩者可並行或獨立工作，處理能力強大，滿足用戶高速信號處理要求；配置靈活，為微處理器和FPGA提供可靠的配置接口以及多種配置方式；最多提供17路的ADC接口和2路DAC接口，同時還提供最多4個PCIE和2個SFI接口；提供各種常規總線接口；良好的人機接口，可以實時顯示接收到的數據，具有較好的可視性與可操作性。
文檔編號G06F15/76GK202142057SQ20112019146
公開日2012年2月8日 申請日期2011年6月9日 優先權日2011年6月9日
發明者餘金培, 劉會傑, 梁廣, 覃維引, 龔文斌 申請人:中國科學院上海微系統與信息技術研究所