電子器件及半導體器件的製作方法
2023-06-23 23:09:21 2
本發明涉及例如在布線基板上排列地搭載有多個半導體晶片的半導體器件、以及搭載有半導體器件的電子器件。
背景技術：
在日本特開平6-151639號公報(專利文獻1)中記載有如下的半導體器件：布線基板的多個管腳(端子)中的、接地管腳及電源管腳以從內側連續到外側的方式連續配置。
另外，在日本特開2006-237385號公報(專利文獻2)、日本特開2007-213375號公報(專利文獻3)中記載有如下的半導體器件：多個存儲器晶片和對上述多個存儲器晶片進行控制的數據處理晶片排列地搭載在布線基板上。
現有技術文獻
專利文獻
專利文獻1：日本特開平6-151639號公報
專利文獻2：日本特開2006-237385號公報
專利文獻3：日本特開2007-213375號公報
技術實現要素：
存在多個半導體晶片排列地配置在布線基板上且上述多個半導體晶片經由布線基板電連接的半導體器件。為了使這樣的半導體器件的性能提高，要求使半導體器件能夠處理的數據量增大的技術。
為了使半導體器件處理的數據量增大，需要使信號的傳輸速度提高的技術。另外，為了使半導體器件處理的數據量增大，向運算處理電路提供的電流值變大，因此，需要將大電流高效地提供給運算處理電路的技術。
其他課題和新的特徵將通過本說明書的記述及附圖得以明確。
一實施方式的電子器件包括第1布線基板、和搭載在上述第1布線基板上的半導體器件。在上述半導體器件的第2布線基板上排列地搭載有多個第1半導體晶片、和對上述多個第1半導體晶片的每一個進行控制的第2半導體晶片。另外，上述多個第1半導體晶片搭載在上述布線基板的第1基板邊與上述第2半導體晶片的第1晶片邊的延長線之間。另外，上述第1布線基板具有：向上述多個第1半導體晶片的每一個供給第1電源電位的第1電源線、和向上述第2半導體晶片供給第2電源電位的第2電源線。另外，上述第2電源線在俯視下與上述第2布線基板的上述第1基板邊交叉，並且從上述第2布線基板的上述第1基板邊側朝向與上述第2半導體晶片重疊的區域延伸。
發明效果
根據上述一實施方式，能夠提高搭載有多個半導體晶片經由布線基板彼此電連接的半導體器件的電子器件的性能。
附圖說明
圖1是表示一實施方式的包含半導體器件的電子器件的結構例的放大俯視圖。
圖2是沿著圖1的A-A線的放大剖視圖。
圖3是表示圖1所示的母板的上表面的放大俯視圖。
圖4是沿著圖3的A-A線的放大剖視圖。
圖5是表示與圖1所示的半導體器件所具有的多個半導體晶片電連接的多個傳輸路徑的結構概要的說明圖。
圖6是沿著圖1所示的半導體器件的A-A線的剖視圖。
圖7是沿著圖1所示的半導體器件的B-B線的剖視圖。
圖8是表示圖1所示的半導體器件的下表面側的構造的仰視圖。
圖9是圖1所示的邏輯晶片的表面側的俯視圖。
圖10是圖1所示的存儲器晶片的表面側的俯視圖。
圖11是表示圖5所示的內部接口路徑的布線示意像(image)的說明圖。
圖12是表示圖5所示的內部接口路徑的布線示意像的說明圖。
圖13是表示使用圖1～圖12說明的半導體器件的製造工序的概要的說明圖。
圖14是表示圖13所示的布線基板準備工序中準備的布線基板的晶片搭載面側的俯視圖。
圖15是表示在圖14所示的布線基板上搭載有多個半導體晶片的狀態的俯視圖。
圖16是表示針對圖1所示的半導體器件PKG1的變形例的俯視圖。
圖17是表示針對圖12所示的控制信號的傳輸路徑的變形例的布線示意像的說明圖。
圖18是表示針對圖1的變形例的搭載有半導體器件的電子器件的俯視圖。
圖19是表示圖18所示的母板的上表面的放大俯視圖。
圖20是表示圖18所示的半導體器件所具有的內部接口路徑的布線示意像的說明圖。
圖21是表示圖18所示的半導體器件所具有的內部接口路徑的布線示意像的說明圖。
圖22是表示圖18所示的半導體器件的下表面側的構造的仰視圖。
圖23是表示針對圖1的另一變形例的搭載有半導體器件的電子器件的俯視圖。
圖24是表示圖23所示的母板的上表面的放大俯視圖。
圖25是表示圖23所示的半導體器件所具有的內部接口路徑的布線示意像的說明圖。
圖26是表示圖23所示的半導體器件所具有的內部接口路徑的布線示意像的說明圖。
圖27是表示圖23所示的半導體器件的下表面側的構造的仰視圖。
圖28是表示針對圖26的變形例的半導體器件所具有的內部接口路徑的布線示意像的說明圖。
圖29是表示針對圖2的變形例的剖視圖。
圖30是表示針對圖2的變形例的電子器件的結構例的放大剖視圖。
圖31是表示圖13所示的製造工序的變形例的說明圖。
具體實施方式
(本申請的記載形式、基本術語及用法的說明)
在本申請中，關於實施方式的記載，根據需要為了方便而分為幾個章節等來進行記載，但除特別明示不是這樣的情況以外，它們之間並不是相互獨立的，不管記載的前後順序如何，關於單個例子的各部分，一方是另一方的一部分詳細情況或一部分或全部的變形例等。另外，原則上，對同樣的部分省略重複的說明。此外，實施方式中的各結構要素在除特別明示不是這樣的情況、理論上限定於該數的情況以及從上下文來看明顯不是這樣的情況以外，不是必須的。
同樣地，在實施方式等的記載中，關於材料、組分等，即使說「由A構成的X」等，除特別明示不是這樣的情況及從上下文來看明顯不是這樣的情況以外，不排除包含A以外的要素。例如，就成分來說，是「作為主要成分而含有A的X」等的意思。例如，即使說「矽材料」等，也並不限於單純的矽，當然也包含SiGe(矽鍺)合金等其他以矽為主要成分的多元合金、含有其他添加物等的材料。另外，即使說鍍金、Cu層、鍍鎳等，除特別明示不是這樣的情況以外，不僅包含單純的相應元素的情況，還包含分別以金、Cu、鎳等為主要成分的材料。
而且，在提及特定的數值、數量時，除了特別明示不是這樣的情況、理論上限定於該數的情況以及從上下文來看明顯不是這樣的情況以外，可以是超過該特定數值的數值，還可以是不足該特定數值的數值。
此外，在實施方式的各圖中，相同或等同的部分用相同或類似的符號或附圖標記示出，原則上不重複進行說明。
另外，在附圖中，在反而會變得繁雜的情況或使與空隙之間的區別變得明確的情況下，即使是剖面也有省略剖面線等的情況。與之相關聯地，在根據說明等是明確的情況等下，即使是平面上封閉的孔，也有省略背景的輪廓線的情況。而且，即使不是剖面，為了明示不為空隙，或者明示區域的邊界，有時標註剖面線或點圖案。
(實施方式)
在本實施方式中，作為多個半導體晶片經由布線基板電連接的半導體器件、以及搭載有上述半導體器件的電子器件的一例，列舉在汽車導航裝置的內部搭載的半導體器件、以及具有上述半導體器件的模塊(電子器件)進行說明。
在本實施方式中作為一例舉出的汽車導航裝置是搭載在汽車中的電子設備。近年來，針對汽車導航裝置有這樣的研究：在一個裝置內賦予各種各樣的功能(系統)來實現高功能化。例如，在汽車導航裝置中除了顯示汽車的當前位置、進行到目的地為止的路線引導的汽車導航系統以外，還具有音樂播放系統和動態畫面播放系統等各種功能(系統)。另外，從使上述各種系統各自的性能提高的觀點出發，優選使各系統在單位時間內處理的數據量增加。
可以考慮如下方法：使具有上述那樣多個系統的電子器件在母板上搭載功能不同的多個半導體器件(例如控制用半導體器件和存儲用半導體器件)並通過母板的布線將多個半導體器件之間電連接。但是，若考慮到在單位時間內處理的數據量的增加、或者數據的轉發速度的提高，則在經由母板的布線來連接多個半導體器件的方式的情況下，難以使電氣特性提高。
於是，本申請的發明人研究了在一個半導體器件中搭載多個半導體晶片並經由作為中介層(interposer)的布線基板來將多個半導體晶片之間電連接的結構。即，以下說明的半導體器件PKG1(參照圖1)是具有多個半導體晶片的多晶片模塊(MCM:Multi-Chip Module)。另外，半導體器件PKG1是在一個半導體封裝內形成有系統的SiP(System in Package：系統級封裝)。與作為母板的布線基板MB1相比，半導體器件PKG1具有的布線基板IP1(參照圖2)的平面面積小且能夠以高加工精度來形成布線。因此，在將多個半導體晶片之間電連接的情況下，能夠得到高電氣特性。
然而，可知在如半導體器件PKG1那樣在一個半導體封裝內嵌入多個系統且使電氣特性提高的情況下，需要高效地配置提供對系統進行驅動的電源的路徑、或者在與半導體器件PKG1之間使信號電流輸入或輸出的路徑。
例如，存在為了對形成圖形和動態畫面等的電路進行驅動，而需要超過5A(安培)那樣的大電流的情況。若伴隨著布線密度的增大而使電源的供給路徑的截面面積減小，則阻抗變大，而若在阻抗大的電源供給路徑中流動大電流，則電壓下降量增大。另外，在用於使電路動作的電源電位的裕度小的情況下，存在因電壓下降而導致電路無法動作的隱患。
另外，若驅動電壓的供給路徑的電阻值大，則存在半導體器件PKG1的溫度上升而導致電路動作不穩定的隱患。此外，例如在流過上述那樣的大電流的電源路徑和1.6Gbps(Giga bit per second：千兆比特每秒)以上的高速信號傳輸路徑同時存在的情況下，需要對高速信號傳輸路徑考慮噪聲對策。尤其是，在利用差動對來傳輸信號的情況下，或者在增大總線寬度來使每單位時間的信號傳輸量增加的情況下，信號傳輸路徑的數量增加。為此，需要在平面面積比母板小的中介層的布線基板上高效地形成布線路徑的技術。
以下，按照電子器件的結構、以及電子器件所具有的半導體器件的順序，對本實施方式的電子器件的結構例進行說明。
＜電子器件＞
首先，對本實施方式的電子器件的結構例進行說明。圖1是表示本實施方式的電子器件的結構例的放大俯視圖。另外，圖2是沿著圖1的A-A線的放大剖視圖。圖3是表示圖1中示出的母板的上表面的放大俯視圖。另外，圖4是表示沿著圖3的A-A線的放大剖視圖，將電源供給用的焊錫球的周邊放大示出。
此外，圖2雖然是剖視圖，但為了易於觀察電子器件EDV1的結構部件的電連接關係的例子，而省略了剖面線。另外，圖3中示出了覆蓋布線基板MB1的上表面、且被絕緣膜SRB覆蓋的多條布線MW、以及端子(安裝基板端子)CN中的一部分。另外，圖3雖是俯視圖，但根據所流動的電流的種類而對多個端子CN賦予不同的圖案來示出，各圖案所表示的意思在上述圖案的附近標註符號來示出。
圖1所示的電子器件(電子設備)EDV1具有：布線基板(母板、安裝基板)MB1、搭載在布線基板MB1上的半導體器件PKG1、和搭載在布線基板MB1上的電力供給裝置(調整器)RGL1。另外，在圖2所示的例子中，在布線基板MB1上除了半導體器件PKG1、電力供給裝置RGL1以外還搭載有電容器CC1等多個電子部件。
搭載在布線基板MB1上的電力供給裝置RGL1是向電子器件EDV1所具備的多個電子部件分別供給電力的電源用部件。電力供給裝置RGL1例如具有電力轉換電路，將從設在電子器件EDV1外部的外部電源輸入的電力轉換成與電子器件EDV1所具備的各種電路的動作電壓、動作電流相應的電壓值、電流值。由電力供給裝置RGL1轉換的電力經由布線基板MB1所具有的布線MW而被供給到電子器件EDV1所具備的多個電路(電子部件所具備的電路)的每一個電路。
另外，電子器件EDV1所具有的布線基板MB1具有：作為半導體器件PKG1的搭載面的上表面(面、半導體器件搭載面)MBt、以及與上表面MBt為相反側的下表面(面、背面)MBb。布線基板MB1是搭載有包含半導體器件PKG1在內的多個電子部件並將這些電子部件電連接而形成模塊的基板，要求布線基板MB1具有支承多個電子部件的強度。因此，布線基板MB1的厚度比半導體器件PKG1的布線基板IP1的厚度大(比其厚)。
例如，在圖2所示的例子中，布線基板MB1的厚度為1.6mm。另一方面，布線基板IP1的厚度比布線基板MB1的厚度薄，為1.2mm。此外，各基板的厚度不限於上述的值，也可以使用布線基板MB1的厚度為例如1.0mm～2.0mm左右、布線基板IP1的厚度為例如0.2mm～1.5mm左右的基板。另外，布線基板MB1的厚度是從上表面MBt及下表面MBb中的一方的面到另一方的面的距離。另外，布線基板IP1的厚度是從上表面IPt及下表面IPb中的一方的面到另一方的面的距離。
另外，布線基板MB1具有使例如玻璃布中含浸有環氧類的樹脂的預浸漬材料等絕緣性材料構成的基材。在圖2所示的例子中，布線基板MB1是多層布線基板(層疊基板)，其是通過由預浸漬材料構成的多個絕緣層和由銅箔等導體膜構成的多個布線層交替層疊而形成的。此外，布線基板IP1也可以具有由預浸漬材料構成的基材(芯材)，但布線基板MB1需要比布線基板IP1所具有的基材相對較厚的預浸漬材料。如上述那樣，在本實施方式中，作為構成各布線基板MB1、IP1的絕緣層使用了預浸漬材料，因此能夠提高布線基板的強度。此外，在布線基板的厚度大、即各絕緣層的厚度大的情況下，不限於預浸漬材料，也可以通過僅由環氧類樹脂構成的絕緣性材料來構成絕緣層。
另外，如圖2所示，布線基板MB1具有多條布線(安裝基板布線、母板布線)MW。布線基板MB1是具有多個布線層的多層布線基板，多條布線MW分別形成在多個布線層上。如圖3所示，多條布線MW中含有：向半導體器件PKG1所具有的多個半導體晶片中的邏輯晶片(半導體晶片)LC供給電源電位的電源線VHW、及向存儲器晶片(半導體晶片)MC供給電源電位的電源線VQW。另外，多條布線MW中含有在與邏輯晶片LC之間發送或接收電信號的信號線SGW。此外，雖然在布線基板MB1上形成有大量信號線SGW，但為了在圖3中易於觀察而例示性地示出了大量信號線SGW中的2條。
另外，布線基板MB1具有形成於上表面MBt側的多個端子CN。多個端子CN是用於將半導體器件PKG1和布線基板MB1電連接的安裝端子。如圖3所示，多個端子CN中含有：向半導體器件PKG1所具有的多個半導體晶片中的邏輯晶片(半導體晶片)LC供給電源電位的端子VHCN、向存儲器晶片(半導體晶片)MC供給電源電位的端子VQCN。另外，多個端子CN中還含有在與邏輯晶片LC之間發送或接收電信號的端子SGCN。
另外，多個端子CN是形成於布線基板MB1所具有的多個布線層中的最上層(第1層)的導體圖案。詳細而言，如圖4所示那樣形成於最上層的導體圖案由絕緣膜SRB覆蓋，該絕緣膜SRB形成為覆蓋布線基板MB1的上表面MBt。另外，在絕緣膜SRB上形成有多個開口部SRk1，在多個開口部SRk1的每一個開口部中，形成於最上層的導體圖案的一部分露出。
另外，構成圖3所示的端子CN的多個導體圖案包含與其他端子CN電隔離且按每個端子CN獨立地形成的單獨的導體圖案。例如，在與信號線SGW電連接的信號用端子SGCN的情況下，與相鄰的端子CN電隔離。像這樣，通過使相鄰的信號用的端子SGCN電隔離，能夠使信號傳輸路徑的每一條路徑中流過不同的信號電流。
另外，構成圖3所示的端子CN的多個導體圖案包含如電源線VHW、電源線VQW那樣構成布線MW的帶狀的導體膜。在像這樣將帶狀的導體膜用作端子CN的一部分的情況下，在一個帶狀的導體膜上形成多個開口部SRk1。在例如電源線VHW的情況下，在與一條帶狀的電源線VHW沿厚度方向重疊的位置形成多個開口部SRk1。該多個開口部SRk1的每一個作為用於連接電源線VHW的安裝端子即端子VHCN而發揮功能。像這樣，通過利用一條電源線VHW來設置多個端子CN，能夠降低電源電位的供給路徑中的電阻。而且，降低了電源電位的供給路徑的電阻的結果是，能夠抑制驅動時的電子器件EDV1(參照圖1)的溫度上升，因此能夠使電路動作穩定化。
另外，在絕緣膜SRB中的與電力供給裝置RGL1沿厚度方向重疊的位置形成有多個開口部SRk1，在多個開口部SRk1中，用於連接電力供給裝置RGL1的端子RGCN露出。構成端子RGCN的導體圖案與構成端子VHCN和VQCN的導體圖案同樣地，是構成電源線VHW或電源線VQW的帶狀的導體圖案的一部分。像這樣，若作為構成電源供給用的端子CN及端子RGCN的導體圖案而利用電源用的布線MW的一部分，則如圖4所示那樣，能夠將電源線VHW及電源線VQW分別在布線基板MB1的最上層的布線層進行排布。換言之，在本實施方式中，電源線VHW及電源線VQW分別不經由與最上層相比形成於下層的布線層地與半導體器件PKG1電連接。此外，作為針對本實施方式的變形例也可以經由位於最上層的下層的布線層。
＜半導體器件的概要＞
如圖1及圖2所示，本實施方式的電子器件EDV1具有搭載在布線基板MB1的上表面MBt上的半導體器件PKG1。以下，對半導體器件PKG1的詳細結構進行說明。在本章節中，首先對半導體器件PKG1的電路結構例進行說明，然後對半導體器件PKG1的構造進行說明。圖5是表示與圖1所示的半導體器件所具有的多個半導體晶片電連接的多個傳輸路徑的結構概要的說明圖。
另外，在圖5中作為代表例圖示出了邏輯晶片LC所具有的多個電路中的、對存儲器晶片MC進行控制的控制電路CTL、以及進行例如圖像顯示系統等的運算處理的運算處理電路PRC。另外，在圖5中代表性地示出了存儲器晶片MC所具有的多個電路中的、進行數據信號的輸入輸出動作的輸入輸出電路CAC、和存儲數據信號的存儲器電路RAM。
如圖1及圖5所示，本實施方式的半導體器件PKG1具有布線基板IP1和搭載在布線基板IP1的上表面IPt上的多個半導體晶片。在圖1及圖5所示的例子中，多個半導體晶片由形成有存儲電路(存儲器電路)的2個存儲器晶片MC(存儲器晶片M1、M2)和具有對2個存儲器晶片MC各自的動作進行控制的控制電路的邏輯晶片LC構成。此外，多個半導體晶片的數量不限於上述的數量，能夠適用各種變形例。尤其是，存儲器晶片MC的數量根據半導體器件PKG1中設置的系統而所需的存儲容量而不同。存儲容量的值與存儲器晶片MC的數量呈正比例地增大，因此，例如，存儲器晶片MC的數量也可以是2個以上或者1個以上。另外，也可以在上表面IPt上搭載多個邏輯晶片LC。還可以搭載具有邏輯晶片LC及存儲器晶片MC以外的功能的半導體晶片。
圖5所示的多個存儲器晶片MC各自具備：被稱為DRAM(Dynamic Random Access Memory：動態隨機存取存儲器)的存儲電路(以下，記載為存儲器電路RAM)、和相對於存儲器電路RAM進行數據信號的輸入輸出動作的輸入輸出電路CAC。另外，在與多個存儲器晶片MC的每一個電連接的邏輯晶片LC中具有對存儲器晶片MC的存儲器電路RAM的動作進行控制的控制電路CTL、以及對數據信號進行運算處理的運算處理電路PRC。
另外，多個存儲器晶片MC分別具有：供給用於驅動輸入輸出電路CAC的電源電位VDDQ＿M1、VDDQ＿M2的電源電位供給路徑VDQ＿P、以及供給基準電位VSS的基準電位供給路徑VSS＿P。圖5中，對存儲器晶片M1用的電源電位VDDQ＿M1、存儲器晶片M2用的電源電位VDDQ＿M2相區分地進行了圖示，但電源電位VDDQ＿M1和電源電位VDDQ＿M2為相同電位，例如分別流過2A左右的電流。另外，基準電位VSS例如是接地電位(GND電位)或者與電源電位不同值的電位。
另外，電源電位供給路徑VDQ＿P以及基準電位供給路徑VSS＿P連接在布線基板IP1所具備的作為外部端子的端子(接合區)LD。圖4所示的端子(接合區)VQLD構成圖5所示的電源電位供給路徑VDQ＿P的一部分。另外，電源電位供給路徑VDQ＿P以及基準電位供給路徑VSS＿P在布線基板IP1中分支，而與邏輯晶片LC的電極PDL連接。
此外，多個存儲器晶片MC分別具有傳輸電信號的多個信號傳輸路徑。多個信號傳輸路徑中含有傳輸數據信號SGN＿DAT1的數據信號傳輸路徑DTP1、傳輸用於使動作定時同步的時鐘信號SGN＿CLK的時鐘信號傳輸路徑CKP1、以及傳輸對輸入輸出動作進行控制的控制信號SGN＿CTL1的控制信號傳輸路徑CTP1。數據信號傳輸路徑DTP1、時鐘信號傳輸路徑CKP1以及控制信號傳輸路徑CTP1分別連接邏輯晶片LC的電極PDL和存儲器晶片MC的電極PDM。
另外，圖5中，作為向存儲器晶片MC供給電源電位的路徑，示出了供給用於驅動輸入輸出電路CAC的電源電位VDDQ＿M1、VDDQ＿M2的電源電位供給路徑VDQ＿P、以及供給基準電位VSS的基準電位供給路徑VSS＿P。但是，除上述路徑以外，還可以含有驅動未圖示的電源控制電路和時鐘振蕩電路等主要電路(核心電路)的核心電路用的電源電位的供給路徑、或者其他基準電位的供給路徑。
另外，圖5中示出了數據信號傳輸路徑DTP1、時鐘信號傳輸路徑CKP1以及控制信號傳輸路徑CTP1分別在多個存儲器晶片MC的每一個上各連接一條的例子。但是，存儲器晶片MC上連接有多個數據信號傳輸路徑DTP1、多個時鐘信號傳輸路徑CKP1以及多個控制信號傳輸路徑CTP1。
例如，在存儲器晶片MC上連接有與存儲器電路RAM所具有的通道數、以及各通道的數據總線的寬度相應的數量的數據信號傳輸路徑。例如，在存儲器晶片MC分別具有4個64位的總線寬度的通道的情況下，存儲器晶片MC分別連接256位量的數據信號傳輸路徑DTP1。另外，除了數據信號SGN＿DAT1以外，當考慮到未圖示的數據選通信號和/或數據屏蔽信號時，使數據信號傳輸路徑DTP1的數量進一步增加。
另外，在通過圖5所示的時鐘信號傳輸路徑CKP1傳輸的信號電流中除了作為定時信號的時鐘信號SGN＿CLK以外，還含有控制時鐘信號SGN＿CLK的有效性的時鐘使能信號。
此外，圖5所示的控制信號SGN＿CTL1中含有晶片選擇信號、行地址選通信號、列地址選通信號、寫使能信號等指令類信號、地址信號、存儲庫地址信號等地址指定類信號。因此，在多個存儲器晶片MC的每一個上連接有與控制信號SGN＿CTL1的種類數相應的數量的控制信號傳輸路徑CTP1。
再此外，邏輯晶片LC具有：供給用於驅動運算處理電路PRC的電源電位VDDH的電源電位供給路徑VDH＿P、供給用於驅動控制電路CTL的電源電位VDDL的電源電位供給路徑VDL＿P、以及供給基準電位VSS的基準電位供給路徑VSS＿P。在通過相同的驅動電壓使運算處理電路PRC和控制電路CTL驅動的情況下，能夠共用電源電位VDDH和電源電位VDDL，但在通過不同的驅動電壓使運算處理電路PRC和控制電路CTL動作的情況下，需要與驅動電壓的值相應的電源電位供給路徑。此外，在圖5所示的例子中，基準電位VSS向運算處理電路PRC以及控制電路CTL的各電路供給相同的電位(例如接地電位)。
如本實施方式那樣，在一個半導體器件PKG1的內部構建多個系統的情況下，根據系統的種類所消耗的電力量不同。例如，為了對實施用於形成圖形和動態畫面等的運算處理的運算處理電路PRC進行驅動，消耗相對多的電力。
例如，在圖5所示的例子中，在供給0.9V(伏特)電源電位VDDH的運算處理電路PRC用的電源電位供給路徑VDH＿P中流動10A左右的電流。另一方面，控制輸入輸出動作的控制電路CTL的消耗電力量比運算處理電路PRC的消耗電力量小，流過控制電路CTL用的電源電位供給路徑VDL＿P的電流值相對小。例如，在圖5所示的例子中，在供給0.9V(伏特)電源電位VDDL的控制電路CTL用的電源電位供給路徑VDL＿P中流過3A左右的電流。
即，流過運算處理電路PRC用的電源電位供給路徑VDL＿P的電流值比流過控制電路CTL用的電源電位供給路徑VDL＿P的電流值大。在上述例子中，供給於運算處理電路PRC的驅動用的電源電位VDDH和供給於控制電路CTL的驅動用的電源電位VDDL相同。但是，即使在電源電位VDDH與電源電位VDDL不同的情況下，流過電源電位供給路徑VDL＿P的電流值也比流過電源電位供給路徑VDL＿P的電流值大。
即，供給於運算處理電路PRC的驅動用的電源電位VDDH比供給於控制電路CTL的驅動用的電源電位VDDL大。另外，流過運算處理電路PRC用的電源電位供給路徑VDL＿P的電流值比流過控制電路CTL用的電源電位供給路徑VDL＿P的電流值大。
另外，電源電位供給路徑VDH＿P、電源電位供給路徑VDL＿P以及基準電位供給路徑VSS＿P分別與布線基板IP1所具備的作為外部端子的端子LD連接。圖4所示的端子VHLD構成供給圖5所示的電源電位VDDH的電源電位供給路徑VDH＿P的一部分。
另外，邏輯晶片LC具有傳輸電信號的多個信號傳輸路徑。在多個信號傳輸路徑中含有在與存儲器晶片MC之間傳輸數據信號SGN＿DAT1的數據信號傳輸路徑DTP1、傳輸用於使動作定時同步的時鐘信號SGN＿CLK1的時鐘信號傳輸路徑CKP1、以及傳輸對輸入輸出動作進行控制的控制信號SGN＿CTL1的控制信號傳輸路徑CTP1。另外，在多個信號傳輸路徑中含有在與半導體器件PKG1與外部設備之間傳輸數據信號SGN＿DAT1的數據信號傳輸路徑DTP2、傳輸用於使動作定時同步的時鐘信號SGN＿CLK1的時鐘信號傳輸路徑CKP2、以及傳輸對輸入輸出動作進行控制的控制信號SGN＿CTL1的控制信號傳輸路徑CTP2。
此外，邏輯晶片LC所具有的多個電極PDL中的、作為信號傳輸路徑的電極PDL具有在與存儲器晶片MC之間傳輸時鐘信號SGN＿CLK1、控制信號SGN＿CTL1以及數據信號SGN＿DAT1的內部接口電極(接口端子)IIF。另外，作為信號傳輸路徑的電極PDL具有在與半導體器件PKG1的外部設備之間傳輸時鐘信號SGN＿CLK2、控制信號SGN＿CTL2、以及數據信號SGN＿DAT2的外部接口電極(接口端子)OIF。
另外，在布線基板IP1的端子LD與邏輯晶片LC之間傳輸的數據信號SGN＿DAT2、和在邏輯晶片LC與存儲器晶片MC之間傳輸的數據信號SGN＿DAT1也可以是不同的數據信號。存在通過在邏輯晶片LC的運算處理電路PRC中進行運算處理，而在處理前後輸入信號和輸出信號不同的情況。
另外，在布線基板IP1的端子LD與邏輯晶片LC之間傳輸的控制信號SGN＿CTL2中含有對控制電路CTL和運算處理電路PRC進行控制的信號等。因此，在布線基板IP1的端子LD與邏輯晶片LC之間傳輸的控制信號SGN＿CTL2、和在邏輯晶片LC與存儲器晶片MC之間傳輸的控制信號SGN＿CTL1彼此不同。
另外，在布線基板IP1的端子LD與邏輯晶片LC之間傳輸的時鐘信號SGN＿CLK2中除了針對控制電路CTL電路的定時信號以外，還可以含有針對運算處理電路PRC的定時信號。因此，可以使在布線基板IP1的端子LD與邏輯晶片LC之間傳輸的時鐘信號SGN＿CLK2、和在邏輯晶片LC與存儲器晶片MC之間傳輸的時鐘信號SGN＿CLK1彼此不同。
如上述那樣，數據信號SGN＿DAT1向存儲器電路RAM的輸入、以及數據信號SGN＿DAT1從存儲器電路RAM的輸出經由邏輯晶片LC實施。因此，與存儲器晶片MC連接的信號傳輸路徑(參照圖2)的大部分經由邏輯晶片LC與布線基板IP1的端子LD電連接，不經由邏輯晶片LC而與布線基板IP1的端子LD電連接的信號傳輸路徑幾乎沒有。
換言之，在構成邏輯晶片LC的信號傳輸路徑的電極PDL中含有多個外部接口電極OIF和多個內部接口電極IIF。另一方面，構成存儲器晶片MC的信號傳輸路徑的電極PDM的大部分是在與邏輯晶片LC之間傳輸信號的內部接口電極IIF，外部接口電極OIF沒有或很少。
在圖5所示的例子中，與存儲器晶片MC連接的所有信號傳輸路徑與邏輯晶片LC電連接。換言之，在圖5所示的例子中，不存在存儲器晶片MC的外部接口電極OIF。但是，作為針對圖5的變形例，可以是，圖5所示的信號傳輸路徑以外的信號傳輸路徑不經由邏輯晶片LC地與布線基板IP1的端子LD電連接。
省略圖示，例如也可以是，用於在組裝半導體器件PKG1後對存儲器晶片MC單獨地進行試驗的測試用信號傳輸路徑等不經由邏輯晶片LC地與布線基板IP1的端子LD電連接。換言之，在針對圖5的變形例中存在如下情況：在布線基板IP1所具有的多個端子LD中含有不經由邏輯晶片LC地與存儲器晶片MC電連接的信號端子、和經由邏輯晶片LC而與存儲器晶片MC電連接的多個信號端子。
在上述的情況下，存儲器電路RAM經由控制電路CTL而被控制輸入輸出動作，因此，即使存在不經由邏輯晶片LC地與布線基板IP1的端子LD電連接的信號傳輸路徑的情況下，其數量也少。也就是說，經由邏輯晶片LC與存儲器晶片MC電連接的信號端子的數量比不經由邏輯晶片LC地與存儲器晶片MC電連接的信號端子的數量多。
此外，上述的「不經由邏輯晶片LC地與存儲器晶片MC電連接的信號端子的數量」也包含如下情況：如圖5所示的例子那樣，不經由邏輯晶片LC地與存儲器晶片MC電連接的信號端子的數量為0個。
＜半導體器件的構造＞
接下來，對半導體器件PKG1的構造進行說明。圖6是表示沿著圖1所示的半導體器件的A-A線的剖視圖。另外，圖7是表示沿著圖1所示的半導體器件的B-B線的剖視圖。另外，圖8是表示圖1所示的半導體器件的下表面側的構造的仰視圖。另外，圖9是圖1所示的邏輯晶片的表面側的俯視圖。另外，圖10是圖1所示的存儲器晶片的表面側的俯視圖。
此外，圖6及圖7雖然是剖視圖，但是優先確保圖容易觀察，因而省略對絕緣層IL、SR1、SR2以及底部填充樹脂UF的剖面線。另外，圖8雖是仰視圖，但根據所流動的電流的種類而對多個端子LD標註不同的圖案來示出，各圖案表示的意思通過在該圖案的附近標註符號來示出。另外，圖9及圖10雖是俯視圖，但根據所流動的電流的種類而對多個電極PDL標註不同的圖案來示出，各圖案表示的意思通過在該圖案的附近標註符號來示出。
如圖6所示，布線基板IP1具有：搭載有邏輯晶片LC以及存儲器晶片MC(參照圖7)的上表面(面、主面、晶片搭載面)IPt、與上表面Ipt為相反側的下表面(面、主面、安裝面)IPb、以及配置在上表面IPt與下表面IPb之間的多個側面IPs，如圖1及圖8所示那樣，在俯視/仰視下呈四邊形的外形形狀。在圖1及圖8所示的例子中，布線基板IP1的平面尺寸(仰視/俯視下的尺寸、上表面IPt及下表面IPb的尺寸、外形尺寸)為呈例如一條邊的長度為30mm～100mm左右的四邊形。
如圖1所示，在俯視下，布線基板IP1的周緣部具有：基板邊Sip1、位於基板邊Sip1的相反側的基板邊Sip2、與基板邊Sip1以及基板邊Sip2交叉的基板邊Sip3、以及位於基板邊Sip3的相反側的基板邊Sip4。在圖1所示的例子中，半導體器件PKG1以布線基板IP1的四條邊中的基板邊Sip1與電源供給裝置RGL1彼此相對的方式搭載在布線基板MB1上。
布線基板IP1是用於將在上表面IPt側搭載的包含邏輯晶片LC在內的多個半導體晶片和圖1所示的作為母板(安裝基板)的布線基板MB1電連接的中介層(中繼基板)。另外，布線基板IP1是用於將在上表面IPt側搭載的邏輯晶片LC和多個存儲器晶片MC電連接的中介層。
另外，如圖6所示，布線基板IP1具有多個布線層(在圖6所示的例子中有10層)WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8、WL9、WL10，這些布線層將作為晶片搭載面的上表面IPt側和作為安裝面的下表面IPb側電連接。各布線層形成有作為供給電信號和電力的路徑的布線等導體圖案，並由絕緣層IL覆蓋。
另外，多個布線層中的、配置在最上表面IPt側的布線層WL1的大部分被作為阻焊膜的絕緣膜SR1覆蓋。另外，多個布線層中的、配置在最下表面IPb側的布線層WL10的大部分被作為阻焊膜的絕緣膜SR2覆蓋。
另外，布線基板IP1通過如下方式形成，即例如在由使玻璃纖維中含浸樹脂的預浸漬材料構成的芯層(芯材、芯絕緣層)CR的上表面及下表面通過積層方法分別層疊有多個布線層，從而形成布線基板IP1。另外，芯層CR的上表面側的布線層WL5與下表面側的布線層WL6經由埋入於多個貫穿孔(通孔)中的多個通孔布線TW而電連接，多個貫穿孔以從芯層CR的上表面和下表面中的一方貫穿到另一方的方式設置。
如圖6以及圖7所示，在布線基板IP1的上表面IPt上形成有與邏輯晶片LC或存儲器晶片MC(參照圖7)電連接的多個接合焊盤(接合引線、半導體晶片連接用端子)TCS。另外，在布線基板IP1的下表面IPb形成有作為半導體器件PKG1的外部輸入輸出端子的多個端子(接合區、外部連接端子)LD。多個接合焊盤TCS和多個端子LD經由形成於布線基板IP1的布線WR、過孔VA以及通孔布線TW而分別電連接。
此外，在圖6所示的例子中，布線基板IP1示出了在作為芯材的芯層CR的上表面側以及下表面側分別層疊有多個布線層而成的布線基板。但是，作為針對圖6的變形例，也可以使用不具有由預浸漬材料等較硬材料構成的芯層CR，而是依次層疊絕緣層IL和布線WR等導體圖案而形成的、所謂的無芯基板。在使用無芯基板的情況下，不形成通孔布線TW，各布線層經由過孔VA而電連接。另外，在圖6中，例示性地示出了具有10層布線層的布線基板IP1，但作為變形例，也可以使用具有例如11層以上或者9層以下布線層的布線基板。
另外，圖8所示的多個端子LD是布線基板IP1所具有的多個布線層中的、形成於最下層(在圖6所示的例子中為第10層布線層WL10)的導體圖案。詳細而言，如圖4所示那樣，形成於最下層的導體圖案被以覆蓋布線基板IP1的下表面IPb的方式形成的絕緣膜SR2覆蓋。另外，在絕緣膜SR2上形成有多個開口部SRk2，在多個開口部SRk2的每一個中，形成於最下層的布線層WL10上的導體圖案的一部分露出。
另外，構成圖8所示的端子LD的多個導體圖案包含與其他端子LD電隔離且按每個端子LD而獨立地形成的單獨的導體圖案。例如，在是與信號線SGW電連接的信號用的端子SGLD的情況下，與相鄰的端子LD電隔離。像這樣，通過使相鄰的信號用的端子SGLD電隔離，能夠在信號傳輸路徑的每一個中流過不同的信號電流。
另外，構成圖8所示的端子LD的多個導體圖案包含如電源面(plane)VHP、電源面VQP那樣多個端子LD被連結在一起的面積相對大的導體膜。以下，將具有將相鄰的多個端子LD連結在一起的面積的導體膜稱為導體面。另外，將導體面中的、構成電源電位的供給路徑的導體面稱為電源面。另外，將導體面中的構成基準電位的供給路徑的導體面稱為接地面。
在如本實施方式這樣將導體面用作端子LD的一部分的情況下，在一個導體面上形成多個開口部SRk2。在例如電源面VHP的情況下，在與一個電源面VHP沿厚度方向重疊的位置形成多個開口部SRk2。該多個開口部SRk2的每一個作為用於將電源面VHP與焊錫球SBp(參照圖4)連接的端子VHLD而發揮功能。像這樣，通過利用一個電源面VHP而設置多個端子LD，能夠降低電源電位的供給路徑中的電阻。而且，降低電源電位的供給路徑的電阻的結果是，能夠抑制驅動時半導體器件PKG1的溫度上升，因此能夠使電路動作穩定。
另外，在圖6所示的例子中，在多個端子LD的每一個上連接有焊錫球(焊錫材料、外部端子、電極、外部電極)SBp。焊錫球SBp是在將半導體器件PKG1安裝於圖1所示的布線基板MB1上時將布線基板MB1側的多個端子CN(參照圖4)和多個端子LD電連接的導電性部件。焊錫球SBp例如是含鉛(Pb)的Sn-Pb焊錫材料、或者實質上不含Pb的由所謂無鉛焊錫構成的焊錫材料。作為無鉛焊錫的例子，能夠列舉例如單錫(Sn)、錫-鉍(Sn-Bi)、或錫-銅-銀(Sn-Cu-Ag)、錫-銅(Sn-Cu)等。在此，所謂無鉛焊錫，表示鉛(Pb)的含量為0.1wt％以下的材料，其含量作為RoHS(Restriction of Hazardous Substances：有害物質禁用)指令的基準而決定。
另外，如圖8所示那樣，多個端子LD配置成矩陣狀(陣列狀、行列狀)。另外，與多個端子LD接合的多個焊錫球SBp(參照圖6)也配置成矩陣狀(行列狀)。像這樣，將在布線基板IP1的安裝面側使多個外部端子(焊錫球SBp、端子LD)配置成矩陣狀的半導體器件稱為面陣型的半導體器件。面陣型的半導體器件能夠將布線基板IP1的安裝面(下表面IPb)側有效地利用為外部端子的配置空間，因此即使外部端子數增多也能夠抑制半導體器件的安裝面積的增大，從這方面來說是優選的。也就是說，也能夠節省空間地安裝伴隨著高功能化、高集成化而外部端子數增多的半導體器件。
另外，如圖1所示，半導體器件PKG1具有搭載在布線基板IP1上的邏輯晶片LC以及多個存儲器晶片MC。邏輯晶片LC以及多個存儲器晶片MC排列地搭載在布線基板IP1上。換言之，邏輯晶片LC及多個存儲器晶片MC不層疊，在俯視下不存在彼此重疊的部分。
另外，邏輯晶片LC呈在俯視下平面面積比布線基板IP1小的四邊形的外形形狀。詳細而言，在俯視下，邏輯晶片LC的周緣部具有：晶片邊Scp1、位於晶片邊Scp1的相反側的晶片邊Scp2、與晶片邊Scp1及晶片邊Scp2交叉的晶片邊Scp3、以及位於晶片邊Scp3的相反側的晶片邊Scp4。在圖1所示的例子中，邏輯晶片LC以晶片邊Scp1與基板邊Sip1並列地延伸的方式搭載在布線基板IP1上。詳細而言，邏輯晶片LC以晶片邊Scp1與基板邊Sip1、晶片邊Scp2與基板邊Sip2、晶片邊Scp3與基板邊Sip3、以及晶片邊Scp4與基板邊Sip4分別彼此並列的方式搭載在布線基板IP1上。
另外，多個存儲器晶片MC的每一個呈在俯視下平面面積比布線基板IP1小的四邊形的外形形狀。在圖1所示的例子中，多個存儲器晶片MC的每一個呈長方形。詳細而言，如圖10所示，在俯視下，存儲器晶片MC的周緣部具有：晶片邊Smc1、位於晶片邊Smc1的相反側的晶片邊Smc2、與晶片邊Smc1以及晶片邊Smc2交叉的晶片邊Smc3、以及位於晶片邊Smc3的相反側的晶片邊Smc4。另外，在圖10所示的例子中，晶片邊Smc1和晶片邊Smc2分別是長邊，晶片邊Smc3和晶片邊Smc4分別是短邊。
另外，在圖1所示的例子中，多個存儲器晶片MC各自的面積比邏輯晶片LC的面積大。存儲器晶片MC的存儲容量與存儲器電路RAM(參照圖5)的形成區域的面積呈正比例地變大。因此，通過使多個存儲器晶片MC各自的面積比邏輯晶片LC的面積大，能夠增大存儲器晶片MC的存儲容量。
另外，如圖1所示，多個存儲器晶片MC的每一個搭載在邏輯晶片LC的晶片邊Scp1的延長線與布線基板IP1的基板邊Sip1之間。將多個存儲器晶片MC搭載在晶片邊Scp1的延長線與基板邊Sip1之間的優點將在後敘述。
另外，如圖6所示，邏輯晶片LC具有：表面(主面、上表面)LCt、與表面LCt為相反側的背面(主面、下表面)LCb、以及位於表面LCt與背面LCb之間的側面LCs。
在邏輯晶片LC的表面LCt側形成有多個電極(晶片端子、接合焊盤)PDL。多個電極PDL在邏輯晶片LC的表面LCt中從保護邏輯晶片LC的表面LCt的保護膜露出。在本實施方式中，如圖9所示，多個電極PDL在邏輯晶片LC的表面LCt配置成矩陣狀(行列狀、陣列狀)。通過使作為邏輯晶片LC的電極的多個電極PDL配置成矩陣狀，能夠將邏輯晶片LC的表面LCt有效利用為電極的配置空間，因此，即使邏輯晶片LC的電極數增大也能夠抑制平面面積的增大，從這一點來說是優選的。但是，雖然省略圖示，作為針對本實施方式的變形例，也能夠適用於多個電極PDL形成於表面LCt的周緣部這種類型的半導體晶片。
另外，在圖6所示的例子中，邏輯晶片LC以表面LCt與布線基板IP1的上表面IPt相對配置的狀態搭載在布線基板IP1上。這樣的搭載方式被稱為面朝下安裝方式、或者倒裝晶片連接方式。
另外，雖然省略圖示，但在邏輯晶片LC的主面(詳細而言，設於作為邏輯晶片LC的基材的半導體襯底的元件形成面上的半導體元件形成區域)形成有多個半導體元件(電路元件)。多個電極PDL經由配置於邏輯晶片LC的內部(詳細而言，表面LCt與未圖示的半導體元件形成區域之間)的布線層上所形成的布線(圖示省略)而分別與該多個半導體元件電連接。
邏輯晶片LC(詳細而言，邏輯晶片LC的基材)由例如矽(Si)構成。另外，在表面LCt上形成有覆蓋邏輯晶片LC的基材以及布線的絕緣膜，多個電極PDL各自的一部分在形成於該絕緣膜的開口部中從絕緣膜露出。另外，多個電極PDL分別由金屬構成，在本實施方式中由例如鋁(Al)構成。此外，構成電極PDL的材料不限於鋁(Al)，也可以是銅(Cu)。
另外，如圖6所示，在多個電極PDL上分別連接有突起電極SBc，邏輯晶片LC的多個電極PDL和布線基板IP1的多個接合焊盤TCS經由多個突起電極SBc而分別電連接。突起電極(凸塊電極)SBc是以突出的方式形成在邏輯晶片LC的表面LCt上的金屬部件(導電性部件)。突起電極SBc在本實施方式中是在電極PDL上經由基底金屬膜(Under Bump Metallurgy：凸塊下金屬)而層疊有焊錫材料的、所謂焊錫凸塊。基底金屬膜能夠例示出例如從與電極PDL的連接面側依次層疊有鈦(Ti)、銅(Cu)、鎳(Ni)的層疊膜(也存在在鎳膜上還形成金(Au)膜的情況)。
另外，作為構成焊錫凸塊的焊錫材料，能夠與上述焊錫球SBp同樣地使用含鉛的焊錫材料或無鉛焊錫。在將邏輯晶片LC搭載到布線基板IP1上時，預先在多個電極PDL及多個接合焊盤TCS雙方形成焊錫凸塊，在使焊錫凸塊彼此接觸的狀態下實施加熱處理(回流焊處理)，由此使焊錫凸塊彼此一體化，而形成突起電極SBc。另外，作為針對本實施方式的變形例，也可以將在由銅(Cu)或鎳(Ni)構成的導體柱的前端面形成有焊錫膜的柱凸塊(柱狀電極)用作突起電極SBc。
另外，如圖7所示，存儲器晶片MC分別具有：表面(主面、上表面)MCt、表面MCt的相反側的背面(主面、下表面)MCb、以及位於表面MCt與背面MCb之間的側面MCs。
在存儲器晶片MC的表面MCt側形成有多個電極(晶片端子、接合焊盤)PDM。多個電極PDM在存儲器晶片MC的表面MCt上從保護存儲器晶片MC的表面MCt的保護膜露出。在本實施方式中，如圖10所示，多個電極PDM在存儲器晶片MC的表面LCt上配置成矩陣狀(行列狀、陣列狀)。
在圖10所示的例子中，存儲器晶片MC被分割為通道ChA0、ChA1、ChB0、ChB1這四個通道區域，在各通道區域中分別呈矩陣狀地排列有多個電極PDM。存儲器晶片MC的各通道區域分別具有形成有存儲器電路RAM(參照圖5)的區域，各通道區域的存儲器電路RAM分別經由電極PDM而與圖6所示的邏輯晶片LC電連接。
像這樣，通過將一個存儲器晶片MC分割為多個通道區域，能夠使頻率固定的情況下的每單位時間傳輸的數據信號的量增加。
另外，通過將作為存儲器晶片MC的電極的多個電極PDL配置成矩陣狀，能夠將存儲器晶片MC的表面MCt有效利用為電極的配置空間，因此即使存儲器晶片MC的電極數增多，也能夠抑制平面面積的增大，從該方面來說是優選的。
另外，在圖7所示的例子中，存儲器晶片MC以其表面MCt與布線基板IP1的上表面IPt相對配置的狀態搭載在布線基板IP1上。即，與圖6所示的邏輯晶片LC同樣地，以面朝下安裝方式搭載在布線基板IP1上。
另外，在存儲器晶片MC的主面(詳細而言，設置於作為存儲器晶片MC的基材的半導體襯底的元件形成面上的半導體元件形成區域)形成有多個半導體元件(電路元件)。多個電極PDM經由配置於存儲器晶片MC的內部(詳細而言，表面MCt與未圖示的半導體元件形成區域之間)的布線層上所形成的布線(圖示省略)而分別與該多個半導體元件電連接。
存儲器晶片MC(詳細而言，存儲器晶片MC的基材)由例如矽(Si)構成。另外，在表面MCt上形成有覆蓋存儲器晶片MC的基材以及布線的絕緣膜，多個電極PDM各自的一部分在形成於該絕緣膜的開口部中從絕緣膜露出。另外，多個電極PDM分別由金屬構成，在本實施方式中由例如鋁(Al)構成。
另外，如圖7所示，在多個電極PDM上分別連接有突起電極SBc，存儲器晶片MC的多個電極PDM和布線基板IP1的多個接合焊盤TCS經由多個突起電極SBc而分別電連接。突起電極(凸塊電極)SBc、以及配置在突起電極SBc與電極PDM之間的基底金屬膜如上述那樣，因此省略重複的說明。
另外，在圖6所示的邏輯晶片LC與布線基板IP1之間、以及圖7所示的存儲器晶片MC與布線基板IP1之間，分別配置有底部填充樹脂(絕緣性樹脂)UF。底部填充樹脂UF以將邏輯晶片LC的表面LCt與布線基板IP1的上表面IPt之間的空間、以及存儲器晶片MC的表面MCt與布線基板IP1的上表面IPt之間的空間堵塞的方式配置。
另外，底部填充樹脂UF由絕緣性(非導電性)的材料(例如樹脂材料)構成，以將半導體晶片(邏輯晶片LC以及存儲器晶片MC)與布線基板IP1的電連接部分(多個突起電極SBc的接合部)封固的方式配置。像這樣，通過用底部填充樹脂UF將多個突起電極SBc與多個接合焊盤TCS的接合部覆蓋，能夠使在半導體晶片與布線基板IP1的電連接部分產生的應力緩和。另外，關於在邏輯晶片LC的多個電極PDL與多個突起電極SBc的接合部產生的應力，也能夠使之緩和。而且，還能夠保護形成有邏輯晶片LC的半導體元件(電路元件)的主面。
＜電源電位供給路徑和信號傳輸路徑的布局的詳細內容＞
接下來，詳細地說明上述電子器件EDV1(參照圖1)所具有的半導體器件PKG1的電源電位供給路徑和信號傳輸路徑的布局。首先，如本實施方式這樣，在一個半導體封裝內嵌入有多種系統而且要使電氣特性提高的情況下，需要高效地配置供給對多個系統進行驅動的電源的路徑、或者在與半導體器件PKG1之間輸入或輸出信號電流的信號傳輸路徑。
於是，本申請的發明人作為使布線路徑高效化的研究，首先著眼於信號傳輸路徑的種類。即，如圖2所示，本實施方式的半導體器件PKG1具有在半導體器件PKG1的內部(詳細而言，在邏輯晶片LC與存儲器晶片MC之間)傳輸電信號的內部接口路徑(內部傳輸路徑)SGN＿P1。另外，本實施方式的半導體器件PKG1具有在與半導體器件PKG1的外部設備之間傳輸電信號的外部接口路徑(外部傳輸路徑)SGN＿P2。
在使該內部接口路徑SGN＿P1和外部接口路徑SGN＿P2同時存在的情況下，布線路徑變得複雜，因此難以提高各信號傳輸路徑各自的傳輸質量。尤其是，在要使各布線路徑的動作頻率增加來提高傳輸速度的情況下，傳輸路徑與返迴路徑(參考路徑)之間的分隔距離的裕度小，因此優選使布線路徑儘量簡單化。
於是，在本實施方式中，如圖1所示，多個存儲器晶片MC的每一個搭載在邏輯晶片LC的晶片邊Scp1的延長線與布線基板IP1的基板邊Sip1之間。如上述那樣，多個存儲器晶片MC所具有的信號傳輸路徑的大部分(包括全部的情況)與邏輯晶片LC電連接。即，多個存儲器晶片MC所具有的信號傳輸路徑的大部分(包括全部的情況)是內部接口路徑SGN＿P1。
因此，若如圖1所示那樣多個存儲器晶片MC的每一個搭載在邏輯晶片LC的晶片邊Scp1的延長線與布線基板IP1的基板邊Sip1之間，則能夠使構成圖2所示的內部接口路徑SGN＿P1的布線集中地設置在晶片邊Scp1的延長線與布線基板IP1的基板邊Sip1之間。
另一方面，圖2所示的外部接口路徑SGN＿P2與邏輯晶片LC電連接。因此，只要將構成外部接口路徑SGN＿P2的布線集中地設置在圖1所示的邏輯晶片LC的晶片邊Scp2的延長線與布線基板IP1的基板邊Sip1之間，就能夠使內部接口路徑SGN＿P1和外部接口路徑SGN＿P2的形成區域分離。
接下來，本申請的發明人研究了電源電位的供給路徑與信號傳輸路徑之間的關係。尤其是，著眼於流過容易成為半導體器件PKG1的特性下降的原因的大電流的傳輸路徑，進行了研究。所謂容易成為半導體器件PKG1的特性下降的原因的大電流是指例如超過5A(安培)那樣的電流。在本實施方式中，在圖2所示的電源電位供給路徑VDH＿P中流過例如10A的電流，因此，電源電位供給路徑VDH＿P相當於流過大電流的路徑。
因流過大電流而導致半導體器件PKG1的特性下降的原因之一在於，由於因傳輸路徑中流過大電流而產生的熱導致半導體器件PKG1的溫度上升。
成為半導體器件PKG1的溫度上升的原因的熱是焦耳熱。因此，能夠通過降低傳輸路徑中的電阻來降低發熱量。另外，傳輸路徑的電阻能夠通過增大傳輸路徑的截面面積來降低，因此能夠通過增大電源電位供給路徑VDH＿P的截面面積來降低發熱量。
但是，為了使電源電位供給路徑VDH＿P的截面面積增大，需要使構成電源電位供給路徑VDH＿P的導體圖案的面積增大。尤其是，在將圖2所示的半導體器件PKG1與布線基板MB1電連接的部分，需要將連續地相鄰的多個端子LD用作電源電位供給路徑VDH＿P。
因此，如圖8所示，在設有構成電源電位供給路徑VDH＿P的多個端子VHLD的區域，無法設置作為其他種類的信號或電位的供給路徑的端子LD。因此，對端子LD的布局設計產生限制。
在此，本申請的發明人著眼於多個存儲器晶片MC所具有的信號傳輸路徑的大部分(包括全部的情況)為與邏輯晶片LC電連接的內部接口路徑SGN＿P1這一點。即，與存儲器晶片MC連接的內部接口路徑SGN＿P1隻要與邏輯晶片LC電連接即可。因此，將作為半導體器件PKG1的外部端子的端子LD和存儲器晶片MC直接連接的傳輸路徑少。因此，通過在圖1所示的邏輯晶片LC的晶片邊Scp2的延長線與布線基板IP1的基板邊Sip1之間的區域設置電源電位供給路徑VDH＿P(參照圖2)，即使在將電源電位供給路徑VDH＿P的截面面積增大的情況下，也難以對端子LD(參照圖8)的布局設計產生限制。
因此，如圖3所示，本實施方式的電子器件EDV1所具有的布線基板MB1具有：向多個半導體晶片的每一個供給電源電位VDDQ＿M1、VDDQ＿M2(參照圖5)的電源線VQW、和向邏輯晶片LC供給比電源電位VDDQ＿M1、VDDQ＿M2大的電源電位VDDH(參照圖5)的電源線VHW。另外，電源線VHW的寬度WH比電源線VQW的寬度WQ大。另外，電源線VHW在俯視下與布線基板MB1的基板邊Sip1交叉，並且從布線基板MB1的基板邊Sip1側朝向與邏輯晶片LC重疊的區域延伸。
換言之，本實施方式的電子器件EDV1中，向邏輯晶片LC供給電源電位VDDH(參照圖5)的電源線VHW從基板邊Sip1側朝向與邏輯晶片LC重疊的區域排設。由此，能夠使流過大電流的電源線VHW的寬度WH增大，從而能夠增大電源電位供給路徑VDH＿P的截面面積。
其結果是，能夠降低因在電源電位供給路徑VDH＿P中流過電流而產生的發熱量，能夠抑制半導體器件PKG1的溫度上升。另外，由於能夠抑制半導體器件PKG1的溫度上升，從而能夠抑制因溫度上升導致的半導體器件PKG1的電氣特性的降低。也就是說，能夠使半導體器件PKG1和具備半導體器件PKG1的電子器件EDV1的可靠性提高。
另外，如圖9所示，本實施方式的半導體器件PKG1所具有的邏輯晶片LC具有構成在與多個存儲器晶片MC(圖10參照)之間傳輸電信號的多個內部接口路徑SGN＿P1的多個內部接口電極IIF。另外，多個內部接口電極IIF沿著邏輯晶片LC所具有的四條邊中的、晶片邊Scp1(就圖3而言，離基板邊Sip1最近的邊)配置。換言之，多個內部接口電極IIF靠近邏輯晶片LC所具有的四條邊中的晶片邊Scp1側。
像這樣，通過使多個內部接口電極IIF靠近邏輯晶片LC的晶片邊Scp1側而設置，能夠縮短內部接口路徑SGN＿P1的路徑距離。使用圖11及圖12說明本實施方式的布線布局的示意像。圖11及圖12是表示圖5所示的內部接口路徑的布線示意像的說明圖。此外，在圖11及圖12所示的例子中示出了：在布線基板IP1所具有的多個布線層中的、第2層布線層WL2及第4層布線層WL4中分別對多個信號傳輸路徑進行排布的例子。
如圖11及圖12所示，若將多個內部接口電極IIF靠近邏輯晶片LC的晶片邊Scp1側地設置，則內部接口電極IIF與存儲器晶片MC之間的距離變近，因此能夠縮短布線路徑的距離。另外，只要縮短布線路徑的距離，就能夠降低布線密度，因此容易控制內部接口路徑的電氣特性。
例如，在本實施方式中，內部接口路徑SGN＿P1成為通過導體圖案將傳輸信號的布線的周圍包圍的、被稱為帶狀線(Stripline)的布線構造。在為帶狀線構造的情況下，在形成有構成信號傳輸路徑的布線的布線層的上一層布線層以及下一層布線層上，形成寬度比上述布線寬的導體圖案(以下，記載為導體面)。嚮導體面供給例如基準電位或者電源電位。另外，在形成有構成信號傳輸路徑的布線的布線層中，在該布線的周圍，被供給基準電位或者電源電位的導體圖案與之分開間隔地形成。像這樣，通過被供給基準電位或者電源電位的導體圖案將構成信號傳輸路徑的布線的周圍包圍，從而能夠抑制電磁波的擴散。
在此，為了得到帶狀線的效果，優選將構成信號傳輸路徑的布線與周圍的導體圖案之間的分隔距離控制在一定範圍內。在本實施方式中，由於如上述那樣能夠降低布線密度，因此在利用帶狀線的布線構造時，容易控制構成信號傳輸路徑的布線與周圍的導體圖案之間的分隔距離。因此，能夠抑制電磁波的擴散，並能夠提高內部接口路徑SGN＿P1的電氣特性。
此外，在不考慮布線密度的降低的情況下，也能夠在圖9所示的邏輯晶片LC所具有的多個電極PDL中的任意位置處設置內部接口電極IIF。即使在該情況下，如上述那樣，也能夠增大電源電位供給路徑VDH＿P的截面面積。
另外，從降低布線密度的觀點出發，優選的是，如圖11及圖12所示那樣，在不同的布線層中對信號傳輸路徑進行排布。例如，在如圖11及圖12所示那樣在布線層WL2和布線層WL4中對信號傳輸路徑進行排布的情況下，能夠在各布線層WL2、WL4之間配置導體面，因此，例如，即使在俯視下在布線層WL2排布的信號傳輸路徑和在布線層WL4排布的信號傳輸路徑彼此交叉，也能夠抑制電氣特性的降低。
此外，在圖11及圖12中，例示地說明了為了降低布線密度而更為優選的實施方式，但作為針對本實施方式的變形例，也可以將多個(多種)信號傳輸路徑形成於相同的布線層。
另外，如圖3所示，本實施方式的布線基板MB1所具有的電源線VHW在俯視下與和邏輯晶片LC的晶片邊Scp1重疊的線交叉，並且從布線基板IP1的基板邊Sip1朝向邏輯晶片LC的晶片邊Scp2延伸。也就是說，本實施方式的電子器件EDV1中，向邏輯晶片LC供給電源電位VDDH(參照圖5)的電源線VHW被排設到與邏輯晶片LC重疊的、位於邏輯晶片LC正下方的區域。
由此，如圖2所示，能夠使向邏輯晶片LC供給電源電位VDDH(參照圖5)的電源電位供給路徑VDH＿P沿布線基板IP1的厚度方向直線地形成。像這樣，由於使電源電位供給路徑VDH＿P從邏輯晶片LC的正下方區域朝向邏輯晶片LC直線地形成，因此，能夠縮短電源電位供給路徑VDH＿P的厚度方向上的距離。其結果是，能夠降低因在電源電位供給路徑VDH＿P中流過電流而產生的發熱量，能夠抑制半導體器件PKG1的溫度上升。
另外，如上述那樣，在將多個內部接口電極IIF(參照圖9)靠近邏輯晶片LC的晶片邊Scp1側地設置的情況下，優選使內部接口路徑SGN＿P1與電源電位供給路徑VDH＿P之間的距離拉開。根據本實施方式，由於電源線VHW排設到與邏輯晶片LC重疊的、位於邏輯晶片LC正下方的區域，因此能夠容易地使內部接口路徑SGN＿P1與電源電位供給路徑VDH＿P之間的距離拉開。
此外，作為針對本實施方式的變形例，也可以是，圖3所示的電源線VHW不排設到與邏輯晶片LC重疊的區域，而是排設到基板邊Sip1與和邏輯晶片LC的晶片邊Scp1重疊的線之間。
另外，如圖8所示，本實施方式的布線基板IP1具有形成於下表面IPb、且向多個存儲器晶片MC的每一個供給電源電位VDDQ(參照圖5)的電源面(電源用導體圖案)VQP。另外，布線基板IP1具有形成於下表面IPb、且向邏輯晶片LC供給比電源電位VDDQ大的電源電位VDDH(參照圖5)的電源面(電源用導體圖案)VHP。此外，電源面VHP的寬度WH比電源面VQP的寬度WQ大。再此外，電源面VHP在仰視下從布線基板IP1的基板邊Sip1側朝向與邏輯晶片LC重疊的區域延伸。
作為針對本實施方式的變形例，也可以是，作為半導體器件PKG1的布線基板IP1的端子LD，不使用多個端子LD被連結在一起的電源面VHP。在該情況下也是，只要增加連接於電源線VHW的端子LD的數量，就能夠減少圖2所示的電源電位供給路徑VDH＿P的截面面積。
但是，通過如本實施方式這樣在布線基板IP1所具有的多個布線層中的、形成有端子LD的最下層的布線層WL10(參照圖6)設置電源面VHP，能夠降低將布線基板IP1和布線基板MB1電連接的部分處的發熱量。
另外，在如本實施方式那樣具有從基板邊Sip1側朝向與邏輯晶片LC重疊的區域延伸的電源面VHP的情況下，即使例如圖2所示的電源線VHW的排設距離小，也能夠增大電源電位供給路徑VDH＿P的截面面積。例如，在圖3所示的電源線VHW沒有排設到與邏輯晶片LC重疊的區域而使其排設到基板邊Sip1與和邏輯晶片LC的晶片邊Scp1重疊的線之間的情況下，電源線VHW的電阻變大。但是，通過設置從基板邊Sip1側朝向與邏輯晶片LC重疊的區域延伸的電源面VHP，能夠增大電源電位供給路徑VDH＿P的截面面積。
另外，如圖8所示那樣，本實施方式的布線基板IP1所具有的電源面VHP在仰視下與重疊於邏輯晶片LC的晶片邊Scp1的線交叉，並且從布線基板IP1的基板邊Sip1朝向邏輯晶片LC的晶片邊Scp2延伸。也就是說，本實施方式的電子器件EDV1中，向邏輯晶片LC供給電源電位VDDH(參照圖5)的電源面VHP被排設到與邏輯晶片LC重疊的、邏輯晶片LC正下方的區域。
由此，例如即使在電源線VHW的排設距離小的情況下，也能夠將圖2所示的電源電位供給路徑VDH＿P沿著布線基板IP1的厚度方向直線地形成。另外，如上述那樣，通過將電源面VHP排設到與邏輯晶片LC重疊的、邏輯晶片LC正下方的區域，能夠容易地將內部接口路徑SGN＿P1與電源電位供給路徑VDH＿P之間的距離拉開。
另外，如使用圖11及圖12說明那樣，在布線基板IP1所具有的多個布線層中的、第2層布線層WL2和第4層布線層WL4對信號傳輸路徑進行排布的情況下，內部接口路徑SGN＿P1沒有形成在比圖6所示的芯層CR靠下表面IPb側的布線層WL6、WL7、WL8、WL9、WL10上。
另一方面，如圖6所示那樣，電源電位供給路徑VDH＿P在比芯層CR靠下表面IPb側的布線層WL6、WL7、WL8、WL9、WL10中被排設到邏輯晶片LC正下方的區域。在圖6所示的例子中，電源電位供給路徑VDH＿P通過形成在布線層WL10的電源面VHP而被排設到邏輯晶片LC正下方的區域。
在該情況下，在構成電源電位供給路徑VDH＿P的導體面與內部接口路徑SGN＿P1之間夾設有由預浸漬材料構成的芯層CR。因此，能夠降低因在電源電位供給路徑VDH＿P流動大電流而產生的噪聲的影響。
在圖11及圖12所示的多個內部接口路徑SGN＿P1中含有高速動作的信號傳輸路徑。在多個內部接口路徑SGN＿P1的動作頻率中有各種值，但使多個內部接口路徑SGN＿P1中的一部分與多個內部接口路徑SGN＿P1中的其他部分相比以高頻率動作。例如，使圖5所示的數據信號SGN＿DAT和時鐘信號SGN＿CLK以尤其高的頻率動作。另外，也使控制信號SGN＿DAT中的一部分以高頻率動作。在要實現數據傳送速度的高速化的情況下，除了使數據總線的寬度增大以外，還使傳輸這些電信號的內部接口路徑SGN＿P1的動作頻率提高。另一方面，圖5所示的控制信號SGN＿CTL1中的、晶片選擇信號和寫使能信號等指令類信號由於指令的輸入頻度低，所以能夠以相對低的頻率動作。
如上述那樣，在使內部接口路徑SGN＿P1的動作頻率提高的情況下，尤其優選在構成電源電位供給路徑VDH＿P的導體面與內部接口路徑SGN＿P1之間夾設芯層CR來降低噪聲影響。
另外，如圖3所示那樣，本實施方式的布線基板MB1具有在電源線VHW的兩側相鄰地設置的多條電源線VQW。另外，多條電源線VQW在俯視下與布線基板IP1的基板邊Sip1交叉，並且從布線基板IP1的基板邊Sip1沿著電源線VHW延伸。
也就是說，本實施方式的電子器件EDV1在布線基板IP1的基板邊Sip1側集中地配置有向存儲器晶片MC供給電源電位VDDQ(參照圖5)的多條電源線VQW和向邏輯晶片LC供給電源電位VDDH(參照圖5)的電源線VHW。像這樣，通過使電源電位的供給路徑集中，能夠進一步降低信號傳輸路徑的布局設計上的限制。
另外，在圖3所示的例子中，多條電源線VQW的每一條在俯視下從布線基板IP1的基板邊Sip1側延伸到與多個存儲器晶片MC的每一個重疊的區域。另外，電源線VHW在俯視下配置在與多個存儲器晶片MC的每一個重疊的區域之間。
如上述那樣將作為半導體器件PKG1的外部端子的端子LD與存儲器晶片MC直接連接的傳輸路徑少。因此，作為針對本實施方式的變形例，也可以使電源線VHW與存儲器晶片MC正下方的區域重疊。但是，在本實施方式中，電源線VHW在俯視下配置在與多個存儲器晶片MC的每一個重疊的區域之間，而沒有形成在與多個存儲器晶片MC的每一個重疊的區域。
由此，能夠將向存儲器晶片MC供給電源電位VDDQ(參照圖5)的多條電源線VQW配置在存儲器晶片MC正下方的任意位置。電源線VQW與電源線VHW相比流過的電流的值小，因此對半導體器件PKG1的溫度上升帶來的影響相對小。但是，如圖7所示，通過將向存儲器晶片MC供給電源電位VDDQ(參照圖5)的電源電位供給路徑VDQ＿P排設到存儲器晶片MC正下方的區域，能夠減小電源電位供給路徑VDQ＿P的厚度方向上的距離。其結果是，能夠降低電源的損失，並且能夠抑制對圖5所示的輸入輸出電路CAC進行驅動的驅動電壓的變動。
另外，如圖8所示那樣，本實施方式的布線基板IP1具有在電源面VHP的兩側相鄰地設置的多個電源面VQP。此外，多個電源面VQP在仰視下與布線基板IP1的基板邊Sip1交叉，並且從布線基板IP1的基板邊Sip1沿著電源面VHP延伸。
也就是說，本實施方式的半導體器件PKG1在布線基板IP1的基板邊Sip1側集中地配置有向存儲器晶片MC供給電源電位VDDQ(參照圖5)的多個電源面VQP和向邏輯晶片LC供給電源電位VDDH(參照圖5)的電源線VHW。由於像這樣使電源電位的供給路徑集中，能夠進一步減小信號傳輸路徑的布局設計上的限制。
另外，在圖8所示的例子中，多個電源面VQP的每一個在仰視下從布線基板IP1的基板邊Sip1側延伸到與多個存儲器晶片MC的每一個重疊的區域。另外，電源線VHW在仰視下配置在與多個存儲器晶片MC的每一個重疊的區域之間。
與上述電源線VHW、VQW的情況同樣地，作為針對本實施方式的變形例，也可以使電源面VHP和存儲器晶片MC正下方的區域重疊。但是，在本實施方式中，電源面VHP在仰視下配置在與多個存儲器晶片MC的每一個重疊的區域之間，而沒有形成在與多個存儲器晶片MC的每一個重疊的區域上。
由此，能夠將向存儲器晶片MC供給電源電位VDDQ(參照圖5)的多個電源面VQP配置在存儲器晶片MC正下方的任意位置。而且，如圖7所示那樣，通過將向存儲器晶片MC供給電源電位VDDQ(參照圖5)的電源電位供給路徑VDQ＿P排設到存儲器晶片MC正下方的區域，能夠減小電源電位供給路徑VDQ＿P的厚度方向上的距離。其結果是，能夠減小電源的損失，並且能夠抑制對圖5所示的輸入輸出電路CAC進行驅動的驅動電壓的變動。
另外，如圖3所示那樣，在布線基板MB1的上表面MBt上搭載有供給電源電位VDDH(參照圖5)的電力供給裝置RGL1，電力供給裝置RGL1搭載在電源線VHW的延長線上。通過像這樣在電源線VHW的延長線上搭載電力供給裝置RGL1，能夠將電源線VHW配置為直線。因此，能夠減小電源線VHW的布線路徑距離，從而能夠減小電源線VHW的布線路徑中的電源的損失。
另外，如圖8所示那樣，在本實施方式中，在布線基板IP1的仰視下，形成內部接口路徑SGN＿P1(參照圖11)的區域和形成外部接口路徑SGN＿P2的區域分離。而且，在形成內部接口路徑SGN＿P1的區域集中地配置電源電位的供給路徑。上述那樣的結構從多個端子(接合區)LD的每個種類的分布的觀點出發，能夠如以下那樣表現。
即，布線基板IP1的下表面IPb具有：設置在基板邊Sip1與和晶片邊Scp1的延長線重疊的線之間的區域DA1、以及設置在基板邊Sip2與和晶片邊Scp2的延長線重疊的線之間的區域DA2。另外，多個端子LD具有向多個存儲器晶片MC的每一個供給電源電位VDDQ(參照圖5)的多個端子(電源用接合區)VQLD。另外，多個端子LD具有向邏輯晶片LC供給比電源電位VDDQ大的電源電位VDDH(參照圖5)的多個端子VHLD(電源用接合區)。另外，多個端子LD具有與在邏輯晶片LC之間發送或接收電信號的多個端子(信號用接合區)SGLD。另外，在區域DA2中，與多個端子VQLD及多個端子VHLD的合計數相比，多個端子SGLD的數量更多。
如上述那樣，在布線基板IP1的下表面IPb，主要設置有用於供給電源電位的端子VQLD、VHLD的區域DA1、和主要設置有用於傳輸電信號的端子SGLD的區域DA2相分離，由此，能夠降低由供給電源電位的路徑對外部接口路徑SGN＿P2的噪聲影響。
在外部接口路徑SGN＿P2中含有例如使用差動對來傳輸電信號的差動信號傳輸路徑。該使用差動對來傳輸電信號的技術是使信號波形穩定化的技術，尤其適用於使電信號的傳輸速度高速化的情況。在本實施方式中，在外部接口路徑SGN＿P2所含有的差動信號傳輸路徑中，以1.6Gbps以上的傳輸速度傳輸差動信號。因此，在外部接口路徑SGN＿P2中含有差動信號傳輸路徑的情況下，尤其優選通過使上述區域DA1和區域DA2相分離來降低噪聲影響。
另外，通過使上述區域DA1和區域DA2相分離來降低噪聲影響的效果能夠與使用圖3說明的、電源線VHW和電源線VQW的排設方法、或者圖8所示的電源面VHP或電源面VQP的有無相獨立地考慮。
＜半導體器件的製造方法＞
接下來，對使用圖1～圖12說明的半導體器件PKG1的製造工序進行說明。半導體器件PKG1按照圖13所示的流程來製造。圖13是表示使用圖1～圖12說明的半導體器件的製造工序的概要的說明圖。此外，在圖13中，記載了到製造出半導體器件之後將其搭載在母板上來製造圖1所示的電子器件的工序以前的工序。
此外，在以下的製造方法的說明中，對如下方法進行說明：準備預先以產品尺寸形成的布線基板IP1，來製造一層量的半導體器件PKG1的方法。但是，作為變形例，也能夠適用於多件同時處理方式，即準備被劃分為多個產品形成區域的所謂多件同時處理襯底，在對多個產品形成區域的每一個進行了組裝之後，按產品形成區域進行切割而得到多個半導體器件。該情況下，在圖13所示的球安裝工序之後、或在電性試驗工序之後，追加切斷多件同時處理襯底而按產品形成區域分割的單片化工序。
1.布線基板準備工序
首先，在圖13所示的布線基板準備工序中，準備圖14所示的布線基板IP1。圖14是示出在圖13所示的布線基板準備工序中準備的布線基板的晶片搭載面側的俯視圖。此外，沿著圖14的A-A線的截面與將圖6所示的邏輯晶片LC、底部填充樹脂UF、以及多個焊錫球SBp去除後的結構相同，因此參照圖6及圖7進行說明。
如圖14所示，布線基板IP1的上表面IPt具備在圖13所示的半導體晶片搭載工序中搭載多個半導體晶片的區域即多個晶片搭載區域DBA。此外，晶片搭載區域DBA是搭載圖1所示的邏輯晶片LC以及多個存儲器晶片MC的預定區域，也可以不存在能夠目視觀察到的邊界線。在圖14中為了示出晶片搭載區域DBA的位置而標註雙點劃線來示出晶片搭載區域DBA的邊界。
另外，在多個晶片搭載區域DBA的每一個上形成有多個接合焊盤TCS。多個接合焊盤TCS是在圖13所示的裸晶片接合搭載工序中經由圖6及圖7所示的突起電極SBc而與邏輯晶片LC(參照圖6)及存儲器晶片MC(參照圖7)電連接的電極端子。
此外，在圖14中，作為接合焊盤TCS的排列的一例示出了呈矩陣狀排列的例子，但接合焊盤TCS的排列存在多種變形例。例如，也可以是，沿著晶片搭載區域DBA的周緣部排列接合焊盤TCS，而在晶片搭載區域DBA的中央部不形成接合焊盤TCS。
圖14所示的布線基板IP1的布線構造已使用圖1～圖12進行了說明，因此省略重複的說明。但是，在本工序中，圖6及圖7所記載的焊錫球SBp沒有連接。如本實施方式這樣，具有作為芯材的芯層CR的布線基板IP1的製造方法例如通過在以形成有多個通孔布線TW的芯層CR為基材的芯層CR的上表面側和下表面側分別利用積層方法而層疊布線層，由此能夠製造出布線基板IP1。另外，在不使用芯材的情況下，能夠通過在未圖示的基材上層疊多個布線層之後，將基材剝離來製造出布線基板。
2.裸晶片接合工序
接下來，在圖13所示的裸晶片接合工序中，如圖15所示那樣，在布線基板IP1的上表面IPt上搭載邏輯晶片LC及多個存儲器晶片MC。圖15是示出在圖14所示的布線基板上搭載有多個半導體晶片的狀態的俯視圖。此外，沿著圖14的A-A線的截面與將圖6所示的多個焊錫球SBp除去後的結構相同，因此參照圖6及圖7來進行說明。
在本工序中，準備圖9所示的邏輯晶片LC、以及圖10所示的存儲器晶片MC(半導體晶片準備工序)並搭載到布線基板IP1的晶片搭載區域DBA(參照圖14)上。在圖15及圖6所示的例子中。在邏輯晶片LC的表面LCt(參照圖6)與布線基板IP1的上表面IPt相對的狀態下，通過所謂面朝下安裝方式安裝。另外，在圖15及圖7所示的例子中，在存儲器晶片MC的表面MCt(參照圖7)與布線基板IP1的上表面IPt相對的狀態下通過面朝下安裝方式安裝。
另外，在本工序中，將如圖6所示那樣形成在邏輯晶片LC的表面LCt側的多個電極PDL與布線基板IP1的多個接合焊盤TCS經由多個突起電極SBc而分別電連接。另外，將如圖7所示那樣形成在存儲器晶片MC的表面MCt側的多個電極PDM與布線基板IP1的多個接合焊盤TCS經由多個突起電極SBc而分別電連接。
如本實施方式這樣，在將多個接合焊盤TCS配置成矩陣狀的情況下，大多情況下，作為多個突起電極SBc使用將焊錫材料成形為球形的焊錫凸塊。但是，突起電極SBc不限於焊錫凸塊，例如也可以使用將銅等金屬材料成形為柱狀的柱凸塊。
另外，在本工序中，在邏輯晶片LC與布線基板IP1之間、以及多個存儲器晶片MC與布線基板IP1之間分別配置底部填充樹脂(絕緣性樹脂)UF。底部填充樹脂UF配置成將半導體晶片與布線基板IP1的電連接部分(多個突起電極SBc的接合部)封固。像這樣，通過以將多個突起電極SBc的連接部封固的方式配置底部填充樹脂UF，能夠使在邏輯晶片LC與布線基板IP1的電連接部分產生的應力緩和。
該底部填充樹脂UF的形成方法大體上分為2種方法。在作為第1種方法的前貼方式中，在搭載半導體晶片之前，預先將底部填充樹脂UF配置到晶片搭載區域DBA(參照圖14)上。接下來，從底部填充樹脂UF之上按壓邏輯晶片LC，從而將布線基板IP1和邏輯晶片LC電連接。然後，使底部填充樹脂UF固化。此外，在搭載半導體晶片之前配置樹脂材料的本方式的情況下，不限於上述那樣的膏狀的樹脂材料，也能夠使用薄膜狀的樹脂材料。
另外，在作為第2種方法的後注入方式中，在配置底部填充樹脂UF之前，將邏輯晶片LC和布線基板IP1電連接。然後，向邏輯晶片LC與布線基板IP1之間的間隙注入液狀的樹脂，並使之固化。在本工序中，可以使用上述的前貼方式和後注入方式中的任一種。
另外，對圖6和圖7進行比較可知，存儲器晶片MC的厚度(表面MCt與背面MCb之間的分隔距離)比邏輯晶片LC的厚度(表面LCt與背面LCb之間的分隔距離)大。該情況下，作為半導體晶片的搭載順序，優選在搭載了相對薄的邏輯晶片LC之後，搭載存儲器晶片MC。由此，能夠防止在對後來搭載的半導體晶片進行搭載時未圖示的搭載夾具與已搭載的半導體晶片接觸。
因此，在本實施方式中，首先先搭載邏輯晶片LC。邏輯晶片LC以其晶片邊Scp1沿著布線基板IP1的基板邊Sip1的方式搭載在布線基板IP1上。接下來，多個存儲器晶片MC以在布線基板IP1的基板邊Sip1與邏輯晶片LC的晶片邊Scp1的延長線之間排列的方式搭載。在圖15所示的例子中，以構成平面形狀為長方形的半導體晶片的周緣部的四條邊中的、作為長邊的晶片邊Smc1沿著基板邊Sip1的方式，將多個存儲器晶片MC的每一個搭載到布線基板IP1上。
另外，在如本實施方式這樣，邏輯晶片LC的厚度與存儲器晶片MC的厚度不同的情況下，邏輯晶片LC的背面LCb的高度與存儲器晶片MC的背面MCb的高度不同。該情況下，在使未圖示的散熱片(heat sink)等散熱部件緊貼於邏輯晶片LC的背面LCb時，需要考慮存儲器晶片MC的背面MCb的高度。
雖然省略圖示，但在以包圍邏輯晶片LC的周圍的方式配置了存儲器晶片MC的情況下，與邏輯晶片LC接觸的散熱部件的平面面積受到限制。但是，如圖15所示這樣，根據本實施方式，在邏輯晶片LC的晶片邊Scp1與基板邊Sip2之間沒有搭載存儲器晶片MC。因此，在使散熱部件與邏輯晶片LC的背面LCb接觸的情況下，使散熱部件與邏輯晶片LC的晶片邊Scp1相比擴展到與基板邊Sip1側的區域HSA1為相反側的區域HSA2，由此能夠擴大散熱部件的平面面積。此外，散熱部件的平面面積能夠根據所要求的散熱特性來決定。另外，還能夠使散熱部件與邏輯晶片LC及存儲器晶片MC雙方均接觸。也就是說，根據本實施方式，由於在圖15所示的區域HSA2不配置高度比邏輯晶片LC的背面LCb高的部件，因此能夠提高散熱設計的自由度。
3.球安裝工序
接下來，在圖13所示的球安裝工序中，如圖6及圖7所示那樣，在布線基板IP1的下表面IPb側安裝多個焊錫球SBp。在本工序中，將焊錫球SBp配置在從圖6及圖7所示的絕緣膜SR2露出的端子LD上，通過實施回流焊處理(在加熱而使焊錫成分熔融接合之後，進行冷卻的處理)，焊錫球SBp被接合在端子LD上。此外，在作為將圖1所示的布線基板MB1和半導體器件PKG1電連接的導電性材料而不使用焊錫球SBp的情況下，也能夠省略本工序。或者，在本工序中，也可以代替焊錫球SBp，而在端子LD的露出面形成薄焊錫膜等金屬膜。
4.檢查工序
接下來，在圖13所示的檢查工序中，進行在圖13所示的球安裝工序中接合有多個焊錫球SBp的檢查體的檢查。在本工序中，進行外觀檢查、形成於檢查體的電路的電氣試驗。另外，在本工序中，基於預先準備的每個檢查項目的評價基準來判定檢查體的合格與否。然後，獲取被判定為合格的檢查體來作為圖6及圖7所示的半導體器件PKG1。
經檢查合格的半導體器件PKG1在圖13所示的半導體器件安裝工序中被搬送。此外，在與檢查工序不同而在其他製作所等來實施半導體器件安裝工序時，也可以在檢查工序之後進行將半導體器件PKG1捆包的捆包工序、以及向其他製作所等發貨的出貨工序。
5.半導體器件安裝工序
接下來，在圖13所示的半導體器件安裝工序中，如圖1所示那樣在布線基板MB1上搭載半導體器件PKG1。在本工序中，準備圖3所示的布線基板MB1(安裝基板準備工序)，並在布線基板MB1的上表面MBt上搭載圖1所示的半導體器件PKG1。
如圖3所示，在布線基板MB1的上表面(搭載面)MBt上形成有用於連接半導體器件PKG1的多個端子CN。半導體器件PKG1具有作為外部端子的多個焊錫球SBp。此外，電力供給裝置(調整器)RGL1也可以在安裝基板準備工序的階段預先搭載在布線基板MB1上。或者，也可以在即將搭載半導體器件PKG之前搭載電力供給裝置RGL1。此外，也能夠在搭載了半導體器件PKG之後搭載電力供給裝置RGL1，但在如圖2所示那樣電力供給裝置RGL1的厚度比半導體器件PKG1的厚度薄的情況下，優選電力供給裝置RGL1在半導體器件PKG1之前搭載。
在本實施方式中，如圖1所示那樣，在搭載於布線基板MB1的電力供給裝置RGL1側，朝向半導體器件PKG1所具有的布線基板IP1的基板邊Sip1搭載半導體器件PKG1。
在本工序中，通過例如圖4所示那樣將半導體器件PKG1的多個焊錫球SBp分別接合到布線基板MB1的多個端子CN上，來將半導體器件PKG1和布線基板MB1電連接。詳細而言，在多個端子CN的露出面分別塗布未圖示的多個焊錫材料(例如膏狀焊錫)。然後，使上述多個焊錫材料與半導體器件PKG1的多個焊錫球SBp接觸。然後，在焊錫材料與焊錫球SBp接觸的狀態下實施加熱處理(回流焊處理)，由此使焊錫材料和焊錫球SBp一體化。由此，半導體器件PKG1的多個端子LD和布線基板MB1的多個端子CN經由多個焊錫球SBp而分別電連接。
另外，在如圖2所示的電容器CC1那樣搭載半導體器件PKG1以外的電子部件的情況下，能夠在搭載半導體器件PKG之前或者在搭載半導體器件PKG1之後搭載。
此外，在如電容器CC1那樣在搭載中使用焊錫來搭載與端子電連接的電子部件的情況下，需要進行回流焊處理。該情況下，若一併實施回流焊處理，則作為搭載各電子部件的焊錫材料而能夠使用相同的材料。
(變形例)
以上，基於實施方式對由本發明人完成的發明具體地進行了說明，但本發明不限於上述實施方式，當然能夠在不脫離其主旨的範圍內進行各種變更。
＜變形例1＞
例如，在上述實施方式中，列舉如下例子進行了說明：在布線基板IP1上搭載邏輯晶片LC及2個存儲器晶片MC，不搭載半導體晶片以外的電子部件。但是，作為針對上述實施方式的變形例，也可以搭載除邏輯晶片LC及存儲器晶片MC以外的電子部件(也包含其他半導體晶片)。圖16是表示針對圖1所示的半導體器件PKG1的變形例的俯視圖。另外，圖17是表示針對圖12所示的信號傳輸路徑的變形例的布線示意像的說明圖。
圖16及圖17所示的半導體器件PKG2在布線基板IP1上搭載有多個電容器CTT，這方面與圖1所示的半導體器件PKG1不同。如圖17所示，多個電容器CTT是連接在控制信號傳輸路徑CTP1的終端的終端電源用的電容器。在圖17所示的例子中，具有：從邏輯晶片LC輸出並經由存儲器晶片M1而與電容器CTT連接的路徑；和從邏輯晶片LC輸出並經由存儲器晶片M2而與電容器CTT連接的路徑。
在驅動存儲器電路進行數據的輸入或輸出時，使數據的輸入輸出確定的定時為外部同步時鐘的上升時、以及下降時的方式被稱為DDR(Double Data Rate：雙數據速率)方式。在DDR方式中，為了使信號波形穩定，在來自存儲器電路的輸出的終端連接對存儲器電路進行驅動的電壓的1/2的電壓。
DDR方式也有多種，但在為LPDDR(Low Power DDR：低功耗雙倍速)4方式的情況下，由於在存儲器晶片MC的內部除了用於數據信號以外還具有用於各種信號的終端電源的功能，因此也可以如圖1所示的實施方式那樣，在布線基板IP1上不搭載終端電源用的電容器。但是，存在在旁路電容器等的目的下搭載電容器的情況。另一方面，在為未內置終端電源的功能的方式的情況下，在來自存儲器晶片MC的輸出的終端部經由終端電阻(圖示省略)連接終端電源。
在此，如圖16所示，多個存儲器晶片MC集中地搭載於邏輯晶片LC的晶片邊Scp1與基板邊Sip1之間的區域HSA1。因此，邏輯晶片LC的晶片邊Scp1與基板邊Sip2之間的區域HSA2中，邏輯晶片LC的周圍的空間大。於是，在本變形例中，通過在區域HSA2搭載多個電容器CTT來抑制因搭載電容器CTT而導致的半導體器件PKG2的大型化。
詳細而言，多個電容器CTT在俯視下搭載於基板邊Sip3與邏輯晶片LC的晶片邊Scp3之間、以及基板邊Sip4與邏輯晶片LC的晶片邊Scp4之間。
此外，在圖16及圖17中，作為半導體晶片以外的電子部件搭載在布線基板IP1上的例子，列舉搭載了作為終端電源的電容器CTT的例子進行了說明。但是，在針對本實施方式的其他變形例中，例如，在圖16所示的多個電容器中也可以含有旁路電容器、或者去耦電容器等。
＜變形例2＞
另外，在上述實施方式中，列舉如下例子進行了說明：在布線基板IP1上搭載邏輯晶片LC及2個存儲器晶片MC，不搭載半導體晶片以外的電子部件。但是，在布線基板IP1上搭載的半導體晶片的數量除了上述實施方式以外還有各種變形例。尤其是，存儲器晶片MC的數量根據設於半導體器件PKG1的系統而所需的存儲容量不同。存儲容量的值與存儲器晶片MC的數量呈正比例地變大，因此，例如，存儲器晶片MC的數量可以為2個以上或者1個。另外，也可以在上表面IPt上搭載多個邏輯晶片LC。另外，也可以搭載具備邏輯晶片LC及存儲器晶片MC以外的功能的半導體晶片。
以下，使用圖18～圖22對具有4個存儲器晶片MC的半導體器件PKG3及電子器件EDV2進行說明。圖18是表示針對圖1的變形例的搭載有半導體器件的電子器件的俯視圖。另外，圖19是表示圖18所示的母板的上表面的放大俯視圖。此外，圖20及圖21是表示圖18所示的半導體器件所具有的內部接口路徑的布線示意像的說明圖。此外，圖22是表示圖18所示的半導體器件的下表面側的構造的仰視圖。
圖18所示的半導體器件PKG3在布線基板IP1上搭載有4個存儲器晶片MC，這一點與圖1所示的半導體器件PKG1不同。與圖1相比而新追加的存儲器晶片M3及存儲器晶片M4分別搭載在存儲器晶片M1及存儲器晶片M2與基板邊Sip2之間。詳細而言，存儲器晶片M3搭載在存儲器晶片M1的晶片邊Smc1與基板邊Sip1之間。另外，存儲器晶片M4搭載在存儲器晶片M2的晶片邊Smc1與基板邊Sip1之間。
也就是說，半導體器件PKG3具有多個存儲器晶片M1、M2、M3、M4，多個存儲器晶片M1、M2、M3、M4的每一個在俯視下搭載在邏輯晶片LC的晶片邊Scp1的延長線與布線基板IP1的基板邊Sip1之間。像這樣，在多個存儲器晶片MC的每一個搭載在邏輯晶片LC的晶片邊Scp1的延長線與布線基板IP1的基板邊Sip1之間的情況下，即使存儲器晶片MC的數量為3個以上，也能夠同樣地適用上述實施方式中說明的技術。
例如，如圖19所示，電子器件EDV2所具有的電源線VHW在俯視下與布線基板MB1的基板邊Sip1交叉，並且從布線基板MB1的基板邊Sip1側向與邏輯晶片LC重疊的區域延伸。由此，能夠使流過大電流的電源線VHW的寬度WH變寬，從而能夠增大電源電位供給路徑VDH＿P的截面面積。
另外，例如圖20及圖21所示那樣，通過將多個內部接口電極IIF靠近邏輯晶片LC的晶片邊Scp1側而設置，能夠縮短內部接口路徑SGN＿P1的路徑距離。
順便一提，對圖11和圖20進行比較可知，當存儲器晶片MC的數量增加時，內部接口路徑SGN＿P1的布線密度上升。
因此，在本變形例的情況下，如圖20及圖21所示，尤其優選的是，通過在多個不同的布線層對信號傳輸路徑進行排布，來使內部接口路徑SGN＿P1的布線密度降低。
例如，如圖19所示，電子器件EDV2中，向邏輯晶片LC供給電源電位VDDH(參照圖5)的電源線VHW被排設到與邏輯晶片LC重疊的邏輯晶片LC正下方的區域。由此，與在上述實施方式中說明的電子器件EDV1同樣地，能夠縮短電源電位供給路徑VDH＿P的厚度方向上的距離。其結果是，能夠降低因在電源電位供給路徑VDH＿P中流動電流而產生的發熱量，能夠抑制半導體器件PKG1的溫度上升。
另外，如圖19所示，多條電源線VQW的每一條在俯視下從布線基板IP1的基板邊Sip1側延伸到與多個存儲器晶片M1、M2的每一個重疊的區域。另外，電源線VHW在俯視下配置在與多個存儲器晶片M1、M2的每一個重疊的區域之間、以及與多個存儲器晶片M3、M4的每一個重疊的區域之間。
由此，能夠將向存儲器晶片MC供給電源電位VDDQ(參照圖5)的多條電源線VQW配置在多個存儲器晶片MC各自的正下方的任意位置，因此能夠抑制對存儲器晶片MC的輸入輸出電路CAC進行驅動的驅動電壓的變動。
另外，如圖22所示，半導體器件PKG3具有：形成於下表面IPb且向多個存儲器晶片MC的每一個供給電源電位VDDQ(參照圖5)的電源面(電源用導體圖案)VQP、和形成在下表面IPb且向邏輯晶片LC供給比電源電位VDDQ大的電源電位VDDH(參照圖5)的電源面(電源用導體圖案)VHP。另外，電源面VHP的寬度WH比電源面VQP的寬度WQ大。另外，電源面VHP在仰視下從布線基板IP1的基板邊Sip1側向與邏輯晶片LC重疊的區域延伸。由此，能夠降低將布線基板IP1和布線基板MB1電連接的部分處的發熱量。
另外，如圖22所示，在具有從基板邊Sip1側朝向與邏輯晶片LC重疊的區域延伸的電源面VHP的情況下，即使例如圖2所示的電源線VHW的排設距離小時，也能夠增大電源電位供給路徑VDH＿P的截面面積。例如，在圖19所示的電源線VHW沒有被排設到與邏輯晶片LC重疊的區域，而被排設到基板邊Sip1與和邏輯晶片LC的晶片邊Scp1重疊的線之間的情況下，電源線VHW的電阻變大。但是，通過設置從基板邊Sip1側朝向與邏輯晶片LC重疊的區域延伸的電源面VHP，能夠增大電源電位供給路徑VDH＿P的截面面積。
＜變形例3＞
另外，在上述變形例2中，對多個存儲器晶片MC全部搭載在晶片邊Scp1的延長線與基板邊Sip1之間的實施方式進行了說明，但也可以將多個存儲器晶片MC中的一部分搭載在晶片邊Scp1的延長線與基板邊Sip1之間。
以下，使用圖23～圖28對具有4個存儲器晶片MC的半導體器件PKG3及電子器件EDV3進行說明。圖23是表示針對圖1的另一變形例的搭載有半導體器件的電子器件的俯視圖。另外，圖24是表示圖23所示的母板的上表面的放大俯視圖。另外，圖25及圖26是表示圖23所示的半導體器件具有的內部接口路徑的布線示意像的說明圖。另外，圖27是表示圖23所示的半導體器件的下表面側的構造的仰視圖。
圖23所示的半導體器件PKG4關於在布線基板IP1上搭載有4個存儲器晶片MC的方面與圖1所示的半導體器件PKG1不同。另外，半導體器件PKG4中，多個存儲器晶片MC中的、存儲器晶片M3及存儲器晶片M4分別搭載在邏輯晶片LC的晶片邊Scp1的延長線與基板邊Sip2之間，該方面與圖18所示的半導體器件PKG3不同。
詳細而言，存儲器晶片M3在俯視下搭載在基板邊Sip3與邏輯晶片LC的晶片邊Scp3之間。另外，存儲器晶片M4在俯視下搭載在基板邊Sip4與邏輯晶片LC的晶片邊Scp4之間。
像這樣，即使在多個存儲器晶片MC中的一部分存儲器晶片搭載在邏輯晶片LC的晶片邊Scp1的延長線與布線基板IP1的基板邊Sip2之間的情況下，只要存儲器晶片M1及存儲器晶片M2搭載在晶片邊Scp1的延長線與基板邊Sip1之間，就能夠同樣地適用上述實施方式中說明的技術。
例如，如圖24所示，電子器件EDV3所具有的電源線VHW在俯視下與布線基板MB1的基板邊Sip1交叉，並且從布線基板MB1的基板邊Sip1側向與邏輯晶片LC重疊的區域延伸。由此，能夠使流過大電流的電源線VHW的寬度WH加寬，從而能夠增大電源電位供給路徑VDH＿P的截面面積。
另外，例如圖25及圖26所示那樣，通過將多個內部接口電極IIF靠近邏輯晶片LC的晶片邊Scp1側而設置，能夠縮短內部接口路徑SGN＿P1的路徑距離。此外，在圖25及圖26所示的例子中，多個內部接口電極IIF整體靠近晶片邊Scp1側而設置，但多個內部接口電極IIF中的一部分沿著晶片邊Sip3及晶片邊Sip4形成。
像這樣，若使多個內部接口電極IIF中的一部分沿著晶片邊Sip3及晶片邊Sip4形成，則能夠縮短到存儲器晶片M3、M4為止的接口路徑SGN＿P1的路徑距離。
對在上述變形例2中說明的圖20與圖25進行比較可知，在半導體器件PKG4的情況下，與上述變形例2的半導體器件PKG3相比，能夠降低信號傳輸路徑的布線密度。因此，從降低內部接口路徑SGN＿P1的布線密度的觀點來看，本變形例是有效的。
另一方面，如圖20所示那樣，關於形成於邏輯晶片LC的晶片邊Scp1的延長線與布線基板IP1的基板邊Sip2之間的內部接口路徑SGN＿P1的數量，上述變形例2的半導體器件PKG3的該數量比本變形例的半導體器件PKG4(參照圖25)少。因此，從使外部接口路徑SGN＿P2(參照圖19、圖24)與內部接口路徑SGN＿P1(參照圖20、圖25)分離的觀點出發，上述變形例2的方式是優選的。
另外，如在上述實施方式的「裸晶片接合工序」中說明那樣，在圖15所示的區域HSA2沒有配置高度比邏輯晶片LC的背面LCb高的部件，由此能夠提高散熱設計的自由度。因此，從提高散熱設計的自由度的觀點出發，上述變形例2是優選的。
另外，如圖24所示那樣，電子器件EDV3中，向邏輯晶片LC供給電源電位VDDH(參照圖5)的電源線VHW被排設到與邏輯晶片LC重疊的邏輯晶片LC正下方的區域。由此，與在上述實施方式中說明的電子器件EDV1同樣地，能夠縮短電源電位供給路徑VDH＿P的厚度方向上的距離。其結果是，能夠降低因在電源電位供給路徑VDH＿P中流動電流而產生的發熱量，能夠抑制半導體器件PKG1的溫度上升。
另外，如圖24所示，多條電源線VQW的每一條在俯視下從布線基板IP1的基板邊Sip1側延伸到與多個存儲器晶片M1、M2的每一個重疊的區域。另外，電源線VHW在俯視下配置在與多個存儲器晶片M1、M2的每一個重疊的區域之間、以及與多個存儲器晶片M3、M4的每一個重疊的區域之間。
由此，能夠將向存儲器晶片MC供給電源電位VDDQ(參照圖5)的多條電源線VQW配置在多個存儲器晶片MC各自的正下方的任意位置，因此能夠抑制對存儲器晶片MC的輸入輸出電路CAC進行驅動的驅動電壓的變動。
另外，如圖27所示，半導體器件PKG4具有：形成於下表面IPb且向多個存儲器晶片MC的每一個供給電源電位VDDQ(參照圖5)的電源面(電源用導體圖案)VQP、和形成於下表面IPb且向邏輯晶片LC供給比電源電位VDDQ大的電源電位VDDH(參照圖5)的電源面(電源用導體圖案)VHP。另外，電源面VHP的寬度WH比電源面VQP的寬度WQ大。另外，電源面VHP在仰視下從布線基板IP1的基板邊Sip1側向與邏輯晶片LC重疊的區域延伸。由此，能夠降低將布線基板IP1和布線基板MB1電連接的部分處的發熱量。
另外，如圖27所示，在具有從基板邊Sip1側向與邏輯晶片LC重疊的區域延伸的電源面VHP的情況下，即使當例如圖2所示的電源線VHW的排設距離小時，也能夠增大電源電位供給路徑VDH＿P的截面面積。例如，圖24所示的電源線VHW沒有被排設到與邏輯晶片LC重疊的區域，而被排設到基板邊Sip1與和邏輯晶片LC的晶片邊Scp1重疊的線之間的情況下，電源線VHW的電阻變大。但是，通過設置從基板邊Sip1側向與邏輯晶片LC重疊的區域延伸的電源面VHP，能夠增大電源電位供給路徑VDH＿P的截面面積。
另外，當將本變形例中說明的技術和在上述變形例1中說明的技術組合時，如圖28所示那樣，容易通過飛越式(fly-by)連接來連接控制信號傳輸路徑CTP1。圖28是表示針對圖26所示的變形例的半導體器件所具有的內部接口路徑的布線示意像的說明圖。
圖28所示的半導體器件PKG5在布線基板IP1上搭載有多個電容器CTT，該方面與圖26所示的半導體器件PKG4不同。多個電容器CTT如在上述變形例1中說明那樣是與信號傳輸路徑的終端連接的終端電源用的電容器。在圖28所示的例子中，具有：從邏輯晶片LC輸出並按順序經由存儲器晶片M1、存儲器晶片M3而與電容器CTT連接的路徑；和從邏輯晶片LC輸出並按順序經由存儲器晶片M2、存儲器晶片M4而與電容器CTT連接的路徑。也就是說，圖28所示的信號傳輸路徑CTP1以所謂的飛越方式連接。
在此，如圖28所示，存儲器晶片M3在俯視下搭載在基板邊Sip3與邏輯晶片LC的晶片邊Scp3之間。另外，存儲器晶片M4在俯視下搭載在基板邊Sip4與邏輯晶片LC的晶片邊Scp4之間。多個電容器CTT在俯視下分別搭載在布線基板IP1的基板邊Sip2與存儲器晶片M3之間、以及布線基板IP1的基板邊Sip2與存儲器晶片M4之間。
如圖28所示，通過排列多個存儲器晶片MC及電容器CTT，能夠縮短以飛越方式連接時的控制信號傳輸路徑CTP1的路徑距離。
＜變形例4＞
另外，在上述實施方式中，對如圖3所示那樣電源線VHW與電源線VQW不重疊、且在布線基板MB1的最上層形成並排設電源線VHW和電源線VQW的實施方式進行了說明。如上述實施方式那樣，在以單層排設電源線VHW和電源線VQW的情況下，可使布線構造簡單化，因此能夠降低電源電位在供給路徑中的損失。另一方面，在進一步增大電源線VHW的寬度的情況下，因與電源線VQW之間的關係而產生限制。
於是，如針對上述實施方式的變形例那樣，也可以如圖29所示，將電源線VHW形成於與最上層相比位於下層的布線層。圖29是表示針對圖2的變形例的剖視圖。此外，圖29雖然是剖視圖，但為了容易觀察電子器件EDV1的結構部件的電連接關係的例子，而省略了剖面線。
圖29所示的電子器件EDV1中，將電源線VHW形成在與最上層相比位於下層的布線層，該方面與圖2所示的電子器件EDV1不同。另外，圖29所示的電子器件EDV4中，電源線VHW的一部分與電源線VQW重疊，該方面與圖2所示的電子器件EDV1不同。
在圖29所示的例子中，從電力供給裝置RGL1輸出的電源電位供給路徑VDH＿P經由布線基板MB1的通孔布線THW而連接到與最上層相比位於下層(例如第2層)的布線層上。通孔布線THW是通過使導體附著在貫穿孔的內壁上而形成的導體圖案，其中該貫穿孔在厚度方向上將布線基板MB1貫穿。
另外，電源電位供給路徑VDH＿P經由形成於與最上層相比位於下層的電源線VHW而被排設到與半導體器件PKG1重疊的區域。電源線VHW在俯視下與布線基板IP1的基板邊Sip1交叉並且朝向與邏輯晶片LC重疊的區域延伸，該方面與上述實施方式相同。另外，在圖29所示的例子中，電源線VHW延伸到與邏輯晶片LC重疊的區域。
並且，通過電源線VHW而被排設到與邏輯晶片LC重疊的區域的電源電位供給路徑VDH＿P經由布線基板MB1的通孔布線THW而連通到形成於最上層的端子CN。以後，以與上述實施方式同樣的路徑，電源電位VDDH(參照圖5)被供給到邏輯晶片LC。
根據本變形例，由於電源線VHW也可以與其他布線(在圖29所示的例子中是電源線VQW)重疊，因此能夠將電源線VHW的寬度設定為任意值。
另外，根據本變形例，如圖29所示那樣，能夠在與排設電源線VHW的路徑中沿厚度方向重疊的位置形成供給其他信號或電位的端子LD。
另外，在圖29所示的例子中，示出了電源線VHW的一部分與電源線VQW重疊的例子，但與電源線VHW重疊的布線也可以是供給例如基準電位的布線和/或供給其他電源電位的布線。
＜變形例5＞
另外，在上述實施方式中，作為半導體器件PKG1的例子，說明了在布線基板IP1上通過面朝下安裝方式安裝半導體晶片的實施方式。但是，圖6所示的邏輯晶片LC、圖7所示的存儲器晶片MC除直接搭載在作為封裝基板的布線基板IP1上的情況以外，也可以經由中介層搭載在布線基板IP1上。作為一例，作為針對圖2的變形例，說明如下實施方式：將圖2所示的邏輯晶片LC經由與布線基板IP1不同的中介層用的布線基板而搭載到布線基板IP1上。圖30是表示針對圖2的變形例的電子器件的結構例的放大剖視圖。
圖30所示的邏輯晶片LC經由作為與布線基板IP1不同的中介層的布線基板IP2而搭載在布線基板IP1的上表面IPt上。換言之，在布線基板IP1的上表面Ipt搭載有邏輯封裝LCP，在該邏輯封裝LCP中，在布線基板IP2上搭載有邏輯晶片LC。
可以將上述實施方式中說明的與邏輯晶片LC有關的記述置換成如圖30所示那樣內置有邏輯晶片LC的邏輯封裝LCP。此外，在將上述實施方式中說明的邏輯晶片LC置換成邏輯封裝LCP的情況下，圖6所示的多個電極PDL由以銅(Cu)為主成分的材料構成。
另外，在圖30中，作為在布線基板IP1上搭載的半導體封裝的例子，代表性地列舉了內置邏輯晶片LC的邏輯封裝LPC進行了說明。但是，作為針對圖30的變形例，也可以搭載內置圖7所示的存儲器晶片MC的存儲器封裝(半導體封裝)。也就是說，也可以將圖7所示的存儲器晶片MC置換成存儲器封裝。該情況下，圖7所示的多個電極PDM由以銅(Cu)為主成分的材料構成。
另外，在本變形例的情況下，也可以搭載邏輯封裝LCP及存儲器封裝中的某一方或雙方。
另外，在上述實施方式中，使用圖13例示地說明了半導體器件的製造工序的概要以及在製造了半導體器件後將其搭載到母板上來製造圖1所示的電子器件的工序。但是，半導體器件的製造工序和製造電子器件的工序具有各種變形例。
例如本變形例這樣，在布線基板IP1上搭載存儲器封裝的情況下，具有圖31所示那樣的製造工序。圖31是表示圖13所示的製造工序的變形例的說明圖。
如使用圖30說明的變形例那樣，作為在半導體封裝之上搭載其他半導體封裝的實施方式，存在被稱為PoP(Package on Package：疊層封裝)的方式。在PoP方式中，存在如下情況：不同的製造者分別製造下層側的半導體器件和上層側的半導體器件，從各製造者購買了半導體器件的企業家進行最終的組裝。
該情況下，成為圖31所示那樣的組裝流程。即，在半導體器件製造工序中，在圖2所示的布線基板IP1上搭載邏輯晶片LC，在沒有搭載存儲器晶片MC的狀態下進行檢查並出貨。另外，例如其他製造者製造在布線基板上搭載了存儲器晶片MC的存儲器封裝(半導體晶片準備工序)。接下來，分別購買了搭載有邏輯晶片LC的半導體器件和存儲器封裝的企業家將存儲器封裝搭載到布線基板IP1上。然後，將搭載有存儲器封裝的半導體器件搭載到圖2所示的布線基板MB上。通過以上工序得到了以PoP方式製造的半導體器件以及搭載有上述半導體器件的電子器件。
＜變形例6＞
另外，例如對上述那樣的各種變形例進行了說明，但能夠將上述說明的各變形例彼此組合來適用。
除此以外，以下記載了實施方式記載的內容的一部分。
(1)一種半導體器件，具有：
布線基板，具有第1面、位於上述第1面的相反側的第2面以及形成於上述第2面上的多個接合區；
多個第1半導體晶片，分別搭載在上述布線基板的上述第1面上；以及
第2半導體晶片，與上述多個第1半導體晶片排列地搭載在上述布線基板的上述第1面上，並且對上述多個第1半導體晶片的每一個第1半導體晶片進行控制；
在俯視下，上述布線基板的周緣部具有第1基板邊、以及位於上述第1基板邊的相反側的第2基板邊，
在俯視下，上述第2半導體晶片的周緣部具有第1晶片邊、以及位於上述第1晶片邊的相反側的第2晶片邊，
上述第2半導體晶片以上述第2半導體晶片的上述第1晶片邊與上述布線基板的第1基板邊並列的方式搭載，
上述多個第1半導體晶片的每一個第1半導體晶片搭載在上述第2半導體晶片的上述第1晶片邊的延長線與上述第1基板邊之間，
上述布線基板具有第1電源用導體圖案和第2電源用導體圖案，上述第1電源用導體圖案形成在上述第2面上，且分別向上述多個第1半導體晶片的每一個第1半導體晶片供給第1電源電位，上述第2電源用導體圖案形成在上述第2面上，且向上述第2半導體晶片供給比上述第1電源電位大的第2電源電位，
上述第2電源用導體圖案的寬度比上述第1電源用導體圖案的寬度大，
上述第2電源用導體圖案在俯視下從上述布線基板的上述第1基板邊側向與上述第2半導體晶片重疊的區域延伸。
(2)所述的半導體器件，在(1)中，
上述第2半導體晶片具有作為在與上述多個第1半導體晶片之間傳輸電信號的路徑的多個第1接口電極，
上述多個第1接口電極沿著上述第1晶片邊配置。
(3)所述的半導體器件，在(1)中，
上述第2電源用導體圖案在俯視下與和上述第2半導體晶片的上述第1晶片邊重疊的線交叉，並且從上述布線基板的上述第1基板邊側向與上述第2半導體晶片的上述第2晶片邊重疊的線延伸。
(4)所述的半導體器件，在(1)中，
上述布線基板具有在上述第2電源用導體圖案的兩側相鄰地設置的多個上述第1電源用導體圖案，
多個上述第1電源用導體圖案在俯視下與上述布線基板的上述第1基板邊交叉，並且從上述布線基板的上述第1基板邊側沿著上述第2電源用導體圖案延伸。
(5)所述的半導體器件，在(4)中，
多個上述第1電源用導體圖案的每一個第1電源用導體圖案在俯視下從上述布線基板的上述第1基板邊側延伸到與上述多個第1半導體晶片的每一個第1半導體晶片重疊的區域，
上述第2電源用導體圖案在俯視下配置在與上述多個第1半導體晶片的每一個第1半導體晶片重疊的區域之間。
(6)所述的半導體器件，在(1)中，
上述多個接合區包括：
不經由上述第2半導體晶片地與上述多個第1半導體晶片電連接的第1信號端子；和
經由上述第2半導體晶片而與上述多個第1半導體晶片電連接的多個第2信號端子，
上述第1信號端子的數量比上述第2信號端子的數量少。
(7)所述的半導體器件，在(1)中，
在俯視下，上述布線基板的周緣部具有：與上述第1基板邊及上述第2基板邊交叉的第3基板邊、以及位於上述第3基板邊的相反側的第4基板邊，
在上述布線基板的上述第1面上搭載有與上述多個第1半導體晶片電連接的多個電容器，
在俯視下，上述第2半導體晶片的周緣部具有：與上述第1晶片邊及上述第2晶片邊交叉的第3晶片邊、以及位於上述第3晶片邊的相反側的第4晶片邊，
上述多個電容器在俯視下搭載在上述第3基板邊與上述第2半導體晶片的上述第3晶片邊之間、以及上述第4基板邊與上述第2半導體晶片的上述第4晶片邊之間。
(8)所述的半導體器件，在(1)中，
上述半導體器件具有多個第3半導體晶片，該多個第3半導體晶片分別搭載在上述布線基板的上述第1面上，並且被上述第2半導體晶片控制，
上述多個第3半導體晶片在俯視下搭載在上述多個第1半導體晶片與上述第1基板邊之間。
(9)所述的半導體器件，在(1)中，
上述半導體器件具有多個第3半導體晶片，該多個第3半導體晶片分別搭載在上述布線基板的上述第1面上，並且被上述第2半導體晶片控制，
在俯視下，上述布線基板的周緣部具有：與上述第1基板邊及上述第2基板邊交叉的第3基板邊、以及位於上述第3基板邊的相反側的第4基板邊，
在俯視下，上述第2半導體晶片的周緣部具有：與上述第1晶片邊及上述第2晶片邊交叉的第3晶片邊、以及位於上述第3晶片邊的相反側的第4晶片邊，
上述多個第3半導體晶片在俯視下搭載在上述第3基板邊與上述第2半導體晶片的上述第3晶片邊之間、以及上述第4基板邊與上述第2半導體晶片的上述第4晶片邊之間。
(10)所述的半導體器件，在(9)中，
在上述布線基板的上述第1面上搭載有與上述多個第1半導體晶片電連接的多個電容器，
上述多個電容器在俯視下搭載在上述第2基板邊與上述多個第3半導體晶片之間。
(11)一種電子器件，具有：
第1布線基板，具有第1面及位於上述第1面的相反側的第2面；以及
搭載在上述第1布線基板的上述第1面上的半導體器件，該半導體器件具有第2布線基板、多個第1半導體晶片、和第2半導體晶片，上述第2布線基板具有第3面、位於上述第3面的相反側的第4面以及形成在上述第4面上的多個接合區，上述多個第1半導體晶片分別搭載在上述第2布線基板的上述第3面上，上述第2半導體晶片與上述多個第1半導體晶片排列地搭載在上述第2布線基板的上述第3面上，並且控制上述多個第1半導體晶片的每一個第1半導體晶片，
在俯視下，上述第2布線基板的周緣部具有第1基板邊、以及位於上述第1基板邊的相反側的第2基板邊，
在俯視下，上述第2半導體晶片的周緣部具有第1晶片邊、以及位於上述第1晶片邊的相反側的第2晶片邊，
上述第2半導體晶片以上述第2半導體晶片的上述第1晶片邊與上述第2布線基板的第1基板邊並列的方式搭載，
上述多個第1半導體晶片的每一個第1半導體晶片搭載在上述第2半導體晶片的上述第1晶片邊的延長線與上述第1基板邊之間，
上述第1布線基板具有：向上述多個第1半導體晶片的每一個第1半導體晶片供給第1電源電位的多條第1電源線、和向上述第2半導體晶片供給第2電源電位並設置在上述多條第1電源線之間的第2電源線，
上述第2電源線在俯視下與上述第2布線基板的上述第1基板邊交叉，並且從上述第2布線基板的上述第1基板邊側向與上述第2半導體晶片重疊的區域延伸，
多條上述第1電源線的每一條第1電源線在俯視下從上述第2布線基板的上述第1基板邊側延伸到與上述多個第1半導體晶片的每一個第1半導體晶片重疊的區域，
上述第2電源線在俯視下配置在與上述多個第1半導體晶片的每一個第1半導體晶片重疊的區域之間。
附圖標記說明
CAC 輸入輸出電路
CC1 電容器
ChA0、ChA1、ChB0、ChB1 通道
CKP1、CKP2 時鐘信號傳輸路徑
CN 端子(安裝基板端子)
CR 芯層(芯材、芯絕緣層)
CTL 控制電路
CTP1、CTP2 控制信號傳輸路徑
CTT 電容器
DA1、DA2 區域
DBA 晶片搭載區域
DTP1、DTP2 數據信號傳輸路徑
EDV1、EDV2、EDV3、EDV4 電子器件(電子設備)
HSA1、HSA2 區域
IIF 內部接口電極(接口端子)
IL、SR1、SR2 絕緣層
IP1、IP2 布線基板(中介層)
IPb 下表面(面、主面、安裝面)
IPs 側面
IPt 上表面(面、主面、晶片搭載面)
LC 邏輯晶片(半導體晶片)
LCb、MCb 背面(主面、下表面)
LCP 邏輯封裝
LCs、MCs 側面
LCt、MCt 表面(主面、上表面)
LD 端子(接合區、外部連接端子)
M1、M2、M3、M4、MC 存儲器晶片(半導體晶片)
MB1 布線基板(母板、安裝基板)
MBb 下表面(面、背面)
MBt 上表面(面、半導體器件搭載面)
MW 布線(安裝基板布線、母板布線)
OIF 外部接口電極(接口端子)
PDL、PDM 電極(晶片端子、接合焊盤)
PKG1、PKG2、PKG3、PKG4、PKG5 半導體器件
PRC 運算處理電路
RAM 存儲器電路(存儲電路)
RGCN 端子
RGL1 電力供給裝置(調整器)
SBc 突起電極
SBp 焊錫球(焊錫材料、外部端子、電極、外部電極)
Scp1、Scp2、Scp3、Scp4、Smc1、Smc2、Smc3、Smc4 晶片邊
SGCN、SGLD 端子
SGN＿DAT1、SGN＿DAT2 數據信號
SGN＿CLK1、SGN＿CLK2 時鐘信號
SGN＿CTL1、SGN＿CTL1 控制信號
SGN＿P1 內部接口路徑(內部傳輸路徑)
SGN＿P2 外部接口路徑(外部傳輸路徑)
SGW 信號線
Sip1、Sip2、Sip3、Sip4 基板邊
SR1、SR2、 絕緣膜
SRk1、SRk2 開口部
TCS 接合焊盤(接合引線、半導體晶片連接用端子)
THW、TW 通孔布線
TM2 多個端子
UF 底部填充樹脂(絕緣性樹脂)
VA 過孔
VDDH、VDDL、VDDQ 電源電位
VDH＿P、VDL＿P、VDQ＿P 電源電位供給路徑
VHCN、VLCN、VQCN 端子(電源電位供給用端子)
VHLD、VLLD、VQLD 端子(接合區、電源電位供給用接合區)
VHP、VQP 電源面(電源用導體圖案)
VHW、VQW 電源線(布線)
VQP 電源面(電源用導體圖案)
VSS 基準電位
VSS＿P 基準電位供給路徑
WH 寬度
WL1 布線層
WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8、WL9、WL10 布線層
WH、WQ 寬度
WR 布線