隔離外延調製裝置的製作方法

2023-06-10 00:02:51

專利名稱：隔離外延調製裝置的製作方法
技術領域：
本發明涉及電子系統和半導體器件領域。
背景技術：
傳統的基片泵對於大尺寸的夾存在低效率的問題。例如，傳統泵中的中央梳形物具有比邊緣梳形物高的有效體電阻並且在邊緣梳形物之前被觸發。中央梳形物比邊緣梳形物接通得強並且在邊緣梳形物到達故障閾值之前到達故障閾值。隨著傳統基片泵夾的尺度變大，這種不一致性變得更加嚴重。因此，降低了傳統基片泵夾的總體效率。發明概述在一個實施方案中，提供隔離外延調製裝置。所述隔離外延調製裝置包括基片； 勢壘結構，其形成在所述基片上；隔離外延區，其形成在所述基片的上方並且通過所述勢壘結構與所述基片電隔離；半導體器件，所述半導體器件位於所述隔離外延區中；調製網絡， 其形成在所述基片上並且與所述半導體器件電耦合；接合焊盤；以及接地焊盤。所述隔離外延區與所述接合焊盤和所述接地焊盤中的至少一個電耦合。所述半導體器件和外延調製網絡配置為調製輸入電壓。


理解附圖僅描述了示例性實施方案且因此不視為對範圍的限制，通過使用附圖將另外具體地、詳細地描述示例性實施方案，在附圖中圖1為隔離外延調製裝置的一個實施方案的框圖。圖2為隔離外延調製裝置的一個實施方案的簡化電路圖。圖3為示例性隔離外延調製裝置的俯視圖。圖4為隔離外延調製裝置的一個實施方案的簡化剖視圖。圖5為描述包括至少一個示例性隔離外延調製裝置的系統的一個實施方案的高級框圖。圖6為描述製造隔離外延調製裝置的方法的一個實施方案的流程圖。
依據通常的慣例，繪製各個所述的特徵不是按比例決定而是繪製用於強調與示例性實施方案相關的特定特徵。附圖中主要部件的附圖標記的列表
100調製裝置
102隔離外延區
104接合焊盤
106外延調製網絡
108接地焊盤
110半導體器件
122基片
124勢壘結構
200隔離外延調製裝置
202隔離外延區
2041/0焊盤
206外延調製網絡
208接地焊盤
210半導體器件
212電阻
214電容
216電晶體
218體環
220P+環
222基片
224勢壘結構
301體帶
303梳形物
315柵極
317源極區
319漏極區
318體環
320GND P+環
322基片
324埋層
3 勢阱
330NTUB
401體帶
403梳形物
418體環
500隔離外延調製裝置
505 系統509功率變流器511 電源513處理電路發明詳述在下面的詳細說明中，參考附圖，附圖構成說明的部分，並且在附圖中通過示例具體的示例性實施方案的方式顯示。然而，應當理解的是，可以使用其它的實施方案，並且可以進行邏輯的、機械的、和電氣的改動。此外，在繪製的圖和說明書中提供的方法不應解釋為限制各個動作可以實施的次序。因此，不應在限制的意義上看待下面的詳細說明。圖1為隔離外延調製裝置100的一個實施方案的框圖。調製裝置100包括與接合焊盤104耦合的隔離外延區102、外延調製網絡106和接地焊盤108。在本文中描述的示例性實施方案中，接合焊盤104實施為輸入/輸出(I/O)焊盤。然而，應當理解的是，在其它的實施方案中接合焊盤104可以不同的方式實施。例如，接合焊盤104可以實施為輸入焊盤、輸出焊盤、輸入/輸出(I/O)焊盤、信號焊盤、測試焊盤、可編程焊盤或電源焊盤(例如， 與 VdcU Vcc、Vee、Vss 等耦合)。另外，半導體器件110位於隔離外延區102中。半導體器件110與接地焊盤108、 外延調製網絡106和接合焊盤104耦合。能夠實施為半導體器件110的示例性半導體器件包括但不限於金屬氧化物半導體場效應電晶體(MOSFET)、雙極結型電晶體(BJT)、或橫向擴散金屬氧化物半導體(LDM0Q器件。示例性半導體器件可以在例如互補金屬氧化物半導體(CM0Q技術、雙極結型電晶體-CMOS (BiCMOQ技術、絕緣體上矽(SOI)技術、金剛石上矽 (SOD)、藍寶石上矽(S0Q或雙極CM0S-DM0S (B⑶)技術中實施。示例性半導體器件可以在矽鍺(SiGe)、矽鍺碳(SiGeC)、砷化鎵(GaAs)、氮化鎵(GaN)以及其它III-V半導體技術中實施，但不限於這些技術。半導體器件110和外延調製網絡106 —起調製輸入電壓。因此，當接合焊盤104 實施為信號焊盤(例如，輸入焊盤、輸出焊盤或輸入/輸出焊盤)時，隔離外延調製裝置100 可用於例如保護電路免受電壓瞬變或電流尖峰脈衝，諸如靜電放電(ESD)電流、和電過載 (EOS)。然而，應當理解的是，還可以構思調製裝置100的其它用途。例如，當接合焊盤104 實施為電源焊盤時，隔離外延調製裝置100可以實施為ESD電源夾網絡(例如，兩個電源管腳之間的ESD網絡)。調製裝置100中還包括有基片122和勢壘結構124。基片可由所屬領域技術人員公知的任何適當的材料構成，諸如矽、石英或其它材料。勢壘結構IM將外延區102與基片 122電隔離。因此，隔離外延區102的電位可獨立於基片122而被修正。例如，在一些實施方案中，勢壘結構1 實施為將區102與基片122分隔開的偏壓埋層。然而，應當理解的是， 在其它實施方案中可以不同方式實施勢壘結構124。例如，在一些實現中，勢壘結構124為氧化物絕緣材料。勢壘結構的側邊可以為矽冶金結結構、淺槽隔離(STI)結構、深槽(DT) 結構、通晶片轉接(TWV)結構或通矽轉接(TSV)結構。淺槽隔離和深槽(DT)隔離結構可以填充有氧化物、聚醯亞胺或多晶矽材料。另外，基片122和接地焊盤108不一定與相同的電位耦合。然而，在一些實施方案中，基片122耦合到與接地焊盤108相同的電位。圖2為隔離外延調製裝置200的一個實施方案的電路圖。在圖2所示的實施方案中，調製裝置200實施為對ESD電流進行分流的保護裝置。半導體器件210實施為作為對 ESD電流進行分流的主保護裝置的η溝道金屬氧化物半導體(NMOQ。特別地，在該特定實施方案中，NMOS為多梳形物NM0S。也就是說，NMOS由如圖3所示且在下文進行描述的多個平行電晶體構成。另夕卜，在圖2所示的實施方案中，外延調製網絡206包括電阻212和電容214，電阻 212和電容214形成電阻器-電容器(RC)鑑別器。外延調製網絡206還包括一個或多個電晶體216。在該實施例中一個或多個電晶體216也實施為NM0S。電容214表示I/O焊盤 204和半導體器件210與電晶體216的柵極節點之間的電容。電阻212表示從半導體器件 210和電晶體216的柵極到接地(GND) 208的電阻。電阻器元件可以為矽電阻器、金屬電阻器或多晶矽電阻器。電容器元件可以為矽冶金結、金屬-絕緣體-金屬(MIM)電容器、MOS 電容器、垂直平行板(VPP)電容器或垂直天然板電容器(VNP)。勢壘結構2Μ將隔離外延區202與基片222電隔離。隔離外延區102還包括體環 218，體環218在圖2中描述為節點。然而，體環218環繞半導體器件210，如下文更加詳細說明的。體環218還包括位於具有相鄰源極區的半導體器件210的梳形物之間的帶，如下文更加詳細說明的。體環218和P+環220之間的有效電阻在圖2中標記為Rb。在ESD電流開始時，由於I/O焊盤204和GND焊盤208之間的電阻/電容(RC)耦合，NMOS半導體器件210的柵極電位和電晶體216的柵極電位升高。由電晶體216傳導的電流流過Rb並且抬高體環218的電位。NMOS半導體器件210的源極與GND焊盤208連接，因此正向偏壓管體到源極的結。結果，以相對較低的電壓觸發NMOS半導體器件210的梳形物。換句話說，NMOS半導體器件210的梳形物接通或者開始以相對較低的電壓進行分流。NMOS半導體器件210的源極管體結的正向偏壓也有助於促進NMOS梳形物的均勻接通。 NMOS半導體器件210的體電位由環繞NMOS半導體器件210的體環218控制。一旦梳形物被接通，梳形物開始對ESD電流進行分流從而保護其它部件免受ESD電流破壞。隨著管體區的升高，電晶體的電流驅動提高。MOSFET電流驅動與(VG-VT)成比例，此處VG為柵極電壓，而VT為閾值電壓。由於管體升高，MOSFET體效應降低，引起較低的閾值電壓。該效應也稱作MOSFET反向體效應或動態閾值MOSFET效應。由於VT降低，電晶體的電流驅動Ids 使得提高了對ESD電流進行放電的能力。圖3為調製裝置200的簡化剖視圖。隔離調製裝置200包括P+基片322、覆蓋P+ 基片322的N+埋層3M和覆蓋N+埋層324的隔離外延區202 (也標記且稱作P體區)。調製裝置200還包括N+勢阱328，N+勢阱3 與N+埋層3M耦合且封閉隔離外延區202。N+ 埋層3M和N+勢阱3 在該實施方案中用作勢壘結構以將隔離外延區202與基片222電隔離。在一些實施方案中，埋層3M經由勢阱3 和NTUB 330與接地焊盤208耦合。在其它的實施方案中，埋層3M浮動、偏壓或與電源或基準電壓耦合。在埋層3M和N+勢阱或邊緣3 為絕緣體結構的情況下，如果埋層3M中的材料為多晶矽，則可發生偏壓。在埋層 3M和勢阱3 為絕緣體的情況下，當埋層3M中的材料為二氧化矽、金剛石或石英時，未建立起偏壓條件。在一些實施方案中，勢阱3 可抵接或延伸越過埋層324。勢阱3 可以為深槽(DT)、或延伸到埋層3 或在埋層324的下邊緣下方延伸的通矽轉接(TSV)。在該實施例中，在各對相鄰源極N+梳形物303之間添加專用P+體帶301，如上文討論的。P+體帶301和N+梳形物303形成在隔離外延區202中。另外，N+勢阱3 與NTUB330電耦合，NTUB 330與接合焊盤304或接地焊盤308電耦合。體帶301與源極N+梳形物303分隔開。每個梳形物303包括柵極315、源極區317 和與焊盤(即，I/O焊盤204)連接的漏極區319。因此，體帶301位於相鄰源極區317之間。在該實施例中，利用金屬材料將體帶301與體環318連接。各柵極側源極邊緣與體環 318之間的有效體電阻近似等於另一柵極側源極邊緣和體環318之間的有效體電阻。該有效體電阻在本文中稱為且在圖3中標記為Rf。因此，任一柵極側源極邊緣和GND P+環320 之間的有效電阻為Rb+Rf，此處Rb為體環318和GND P+環320之間的電阻。在一些實施方案中，GND P+環320可與接地焊盤208耦合。在其它的實施方案中，GND P+環320與單獨的接地電位耦合。因此，體電阻橫過NMOS半導體器件210內的不同梳形物303均勻地分布並且均勻地分布在各個梳形物303內。即，體電阻不依賴於位置。此外，由於體電阻的均勻分布，所有梳形物303均幾乎同時被觸發且以近似相等的強度接通。另外，由於體電阻的均勻分布，所有的梳形物203幾乎同時到達故障閾值。故障閾值為能夠無誤地進行分流的最大電流的點。因此，調製裝置200能夠達到與理論上的最大故障閾值近似相等的故障閾值。改進的故障閾值是由於這樣的事實調製裝置200不限於較快地到達故障閾值的梳形物203的較低故障閾值。換句話說，如果體電阻不均勻地分布， 則一些梳形物將更快地到達故障閾值。因此，調製裝置200的故障閾值將受到梳形物203中的一個的早期故障閾值的限制。然而，通過近似均勻地分布體電阻，所有的梳形物203近似均勻地共享負荷並且幾乎在相同的時間點到達故障閾值，這反過來增加了調製裝置200的總故障閾值。此外，由於均勻的體電流流動，與不具有均勻體電流流動的調製裝置相比，MO 202 的有效體電阻減小，並且保持電壓Vsp升高，這使得能具有更多的操作淨空高度。可通過 Rtrig和Ctrig單獨地調節觸發電壓Vtl，使得對Vsp的影響最小或沒有影響。圖4為示例性隔離外延調製裝置200的俯視圖。從圖4中可以看出，體環418包括位於梳形物403的相鄰源極區之間的多個體帶401。如圖4中進一步顯示的，各柵極側源極邊緣和體環418之間的有效體電阻近似等於另一柵極側源極邊緣和體環418之間的有效體電阻。本文描述的隔離外延調製裝置的實施方案可用於例如任意集成電路或裝置中，以保護輸入/輸出管腳免受ESD電流的破壞。例如，圖5為描述包括至少一個隔離外延調製裝置500的示例性系統505的高級框圖。系統505包括與電源511耦合的功率變流器509 和處理電路513。在圖5所示的示例性實施方案中，功率變流器509併入了如上所述的至少一個隔離外延調製裝置500-1。功率變流器509與電源511耦合且配置為將從電源接收到的功率轉換成處理電路513可用的級別和極性。例如，功率變流器509可實施為直流(DC)-直流變流器以將從電源511接收到的功率的電壓水平降低或升高到處理電路513所需的水平。 可選擇地，功率變流器509可實施為交流(AC)-直流(DC)變流器。另外，在一些實施方案中，功率變流器509為高電流和高電壓功率變流器。然而， 本文中描述的隔離外延調製裝置的實施方案在其它功率器件、高功率密度和高效DC功率變流器和高電壓AC/DC功率變流器中實施。例如，隔離外延調製裝置可在片外驅動器中實施。在一個實施方案中，電源511在裝置505的外部。例如，電源511可以為經由電插座與裝置505耦合的主電源。在其它的實施方案中，電源511可以在裝置505的內部，諸如電池。另外，在該實施方案中，處理電路513還包括在處理電路513中保護電路的輸入/ 輸出管腳的至少一個隔離外延調製裝置500-2。處理電路513和隔離外延調製裝置500-2 可在單片集成電路中或在包含單獨管芯的共封裝裝置中實施。裝置505可以實施為任何電子裝置，諸如手機、計算機、導航裝置、微處理器、高頻裝置等。因此，處理電路的實施取決於特定的裝置。例如，當裝置505實施為手機時，處理電路513可以包括所屬領域技術人員公知的數位訊號處理器(DSP)、模擬-數字(ADC)轉換器、射頻發送接收放大器、存儲器電路和微處理器。隔離外延調製裝置500-2配置為保護處理電路513免受電壓和/或電流尖峰脈衝的破壞，諸如靜電放電(ESD)電流。圖6為描述製造諸如上文描述的示例性隔離外延調製裝置的隔離外延調製裝置的示例性方法的流程圖。在塊602處，勢壘結構形成在基片上。例如，在一些實施方案中， 偏壓的埋層形成在基片上。在塊604處，利用所屬領域技術人員公知的技術將外延區形成在勢壘結構上。勢壘結構封閉外延區並且將外延區與基片電隔離。在塊606處，調製網絡形成在基片上。例如，可以利用所屬領域技術人員公知的技術來形成電阻器、電容器和電晶體。在塊608處，利用所屬領域技術人員公知的技術將諸如具有上述多個平行電晶體的示例性半導體器件的半導體器件形成在隔離外延區中。半導體器件與調製網絡耦合。在實施具有多個平行電晶體的半導體器件的實施方案中，方法600 任選地包括在塊610處，在隔離外延區中形成導電環。導電環環繞多個平行電晶體。在這樣的實施方案中，方法600還任選地包括在塊612處，形成與導電環耦合的多個導電帶。 多個導電帶中的每個形成在多個平行電晶體的相鄰源極區之間。在塊614處，接合焊盤形成在裝置上。接合焊盤可以為信號焊盤或電源焊盤。接合焊盤與隔離外延區中的半導體器件電耦合。儘管本文已經闡述且描述了特定實施方案，所屬領域技術人員應當理解的是，預測實現相同目的的任何布置可以替代所示的特定實施方案。因此，明確地表明本發明僅受權利要求及其等同布置的限制。
權利要求
1.一種隔離外延調製裝置，包括 基片；勢壘結構，其形成在所述基片上；隔離外延區，其形成在所述基片的上方並且由所述勢壘結構與所述基片電隔離； 半導體器件，所述半導體器件位於所述隔離外延區中； 調製網絡，其形成在所述基片上並且與所述半導體器件電耦合； 接合焊盤；以及接地焊盤；其中，所述隔離外延區與所述接合焊盤和所述接地焊盤中的至少一個電耦合；並且其中，所述半導體器件和外延調製網絡配置為調製輸入電壓。
2.如權利要求1所述的隔離外延調製裝置，其中，所述半導體器件包括金屬氧化物半導體場效應電晶體(MOSFET)、雙極結型電晶體(BJT)和橫向擴散金屬氧化物半導體 (LDMOS)器件中的一種。
3.如權利要求1所述的隔離外延調製裝置，其中，所述調製網絡包括電阻器-電容器 (RC)鑑別器和電晶體。
4.如權利要求1所述的隔離外延調製裝置，其中，所述半導體器件包括多個平行電晶體，其配置為對靜電放電(ESD)電流進行分流，各所述電晶體具有柵極、 漏極區和源極區；其中，所述隔離外延調製裝置進一步包括導電體環，其位於所述隔離外延區中並且環繞多個梳形物，所述導電體環具有一個或多個體帶，其中各個所述體帶位於所述多個梳形物的相鄰源極區之間；以及接地環，其環繞所述體環且與所述體環耦合。
5.如權利要求4所述的隔離外延調製裝置，其中，所述接地環和所述接地焊盤與相同的接地電位耦合。
6.如權利要求1所述的隔離外延調製裝置，其中，所述接合焊盤實施為輸入焊盤、輸出焊盤、輸入/輸出(I/O)焊盤或電源焊盤中的一種。
7.如權利要求1所述的隔離外延調製裝置，其中，所述半導體器件以互補金屬氧化物半導體(CM0Q技術、雙極結型電晶體-CMOS (BiCMOQ技術、絕緣體上矽(SOI)技術、金剛石上矽(SOD)、藍寶石上矽(S0Q或雙極CM0S-DM0S (B⑶)技術中的一種實施。
8.如權利要求1所述的隔離外延調製裝置，其中，所述勢壘結構包括 埋層；以及勢阱，其與所述埋層耦合以封閉所述隔離外延區。
9.如權利要求8所述的隔離外延調製裝置，其中，所述勢阱包括矽冶金結結構、淺槽隔離(STI)結構、深槽(DT)結構、通晶片轉接(TWV)結構或通矽轉接(TSV)結構中的一個。
10.一種集成電路，包括基片；處理電路，其形成在所述基片上； 勢壘結構，其形成在所述基片上；隔離外延區，其形成在所述基片的上方並且由所述勢壘結構與所述基片電隔離；半導體器件，所述半導體器件位於所述隔離外延區中；調製網絡，其形成在所述基片上並且與所述半導體器件電耦合；以及信號焊盤，其與所述隔離外延區電耦合；其中，所述半導體器件和外延調製網絡配置為保護所述處理電路免受電流尖峰脈衝破壞。
11.如權利要求10所述的集成電路，其中，所述半導體器件包括多梳形物η溝道金屬氧化物半導體(NMOS)，所述梳形物中的每個包括柵極、漏極區和源極區。
12.如權利要求11所述的集成電路，進一步包括位於所述隔離外延區中的導電結構， 所述導電結構與接地電位耦合併且包括導電環，其環繞所述半導體器件；以及多個導電帶，其與所述導電環耦合，各導電帶位於所述多個梳形物的相鄰源極區之間。
13.如權利要求10所述的集成電路，其中，所述調製網絡包括電阻器、電容器和電晶體。
14.如權利要求10所述的集成電路，進一步包括接地焊盤，所述接地焊盤與所述隔離外延區電耦合。
15.如權利要求10所述的集成電路，進一步包括電源焊盤，所述電源焊盤與所述隔離外延區電耦合。
16.如權利要求10所述的集成電路，其中，所述勢壘結構包括氧化物絕緣材料。
17.一種系統，包括 處理電路；功率變流器，其與電源耦合且配置為將來自所述電源的功率轉換成可由所述處理電路使用的功率水平或極性；以及一個或多個隔離外延調製裝置，其配置為調製輸入電壓，所述一個或多個隔離外延調製裝置中的每個與所述處理電路和所述功率變流器中的對應一個耦合； 其中，所述一個或多個隔離外延調製裝置中的每個包括 基片；勢壘結構，其形成在所述基片上；隔離外延區，其形成在所述基片的上方並且由所述勢壘結構與所述基片電隔離； 半導體器件，所述半導體器件位於所述隔離外延區中； 調製網絡，其形成在所述基片上並且與所述半導體器件電耦合；以及接合焊盤，其與所述隔離外延區耦合；其中，所述半導體器件和所述外延調製網絡配置為調製所述輸入電壓。
18.如權利要求17所述的系統，其中，所述半導體器件包括金屬氧化物半導體場效應電晶體(MOSFET)。
19.如權利要求17所述的系統，其中，所述調製網絡包括耦合到所述接合焊盤和接地電位之間的電晶體。
20.如權利要求17所述的系統，其中，所述半導體器件包括 多個平行電晶體，各所述電晶體具有柵極、漏極區和源極區；其中，所述隔離外延調製裝置中的每個進一步包括位於所述隔離外延區中的導電結構，所述導電結構包括導電環，其環繞所述多個平行電晶體；以及多個導電帶，其與所述導電環耦合，各所述導電帶位於所述多個平行電晶體的相鄰源極區之間。
21.如權利要求17所述的系統，其中，所述一個或多個隔離外延調製裝置包括與所述功率變流器耦合的第一隔離外延調製裝置和與所述處理電路耦合的第二隔離外延調製裝置；其中，所述第一隔離外延調製裝置中的所述接合焊盤包括電源焊盤，並且所述第二隔離外延調製裝置中的所述接合焊盤包括信號焊盤。
22.如權利要求17所述的系統，其中，所述電源包括電池。
23.一種製造隔離外延調製裝置的方法，所述方法包括在基片上形成勢壘結構；在所述勢壘結構上形成外延區；在隔離外延區中形成半導體器件；在所述基片上形成調製網絡，所述調製網絡與所述半導體器件耦合；形成接合焊盤，所述接合焊盤與所述隔離外延區中的所述半導體器件電耦合。
24.如權利要求23所述的方法，其中，所述形成接合焊盤包括形成信號焊盤和電源焊盤中的一個。
25.如權利要求23所述的方法，其中，形成所述勢壘結構包括形成偏壓埋層；以及形成由所述偏壓埋層耦合的偏壓勢阱。
26.如權利要求23所述的方法，其中，在所述隔離外延區中形成半導體器件包括形成多個平行電晶體。
27.如權利要求沈所述的方法，所述方法進一步包括在所述隔離外延區中形成導電環，所述導電環環繞所述多個平行電晶體；以及形成與所述導電環耦合的多個導電帶，各個所述帶電帶形成在所述多個平行電晶體的相鄰源極區之間。
全文摘要
一種隔離外延調製裝置包括基片；勢壘結構，其形成在所述基片上；隔離外延區，其形成在所述基片的上方並且由所述勢壘結構與所述基片電隔離；半導體器件，所述半導體器件位於隔離外延區中；以及調製網絡，其形成在所述基片上並且與所述半導體器件電耦合。所述裝置還包括接合焊盤和接地焊盤。隔離外延區與接合焊盤和接地焊盤中的至少一個電耦合。所述半導體器件和所述外延調製網絡配置為調製輸入電壓。
文檔編號H01L23/60GK102376692SQ20111028058
公開日2012年3月14日 申請日期2011年8月19日 優先權日2010年8月20日
發明者S·H·沃德曼, Y·李 申請人:英特賽爾美國股份有限公司