氮化物半導體基底以及使用該基底的氮化物半導體裝置的製作方法

2023-06-05 06:34:16 4

專利名稱：氮化物半導體基底以及使用該基底的氮化物半導體裝置的製作方法
技術領域：
本發明涉及氮化物半導體基底以及使用該氮化物半導體基底的氮化物半導體裝置。
背景技術：
在使用氮化物半導體形成裝置時，重要的是要抑制半導體層中的穿透位錯(threading dislocation)。對於用於抑制這種穿透位錯的技術，熟知的是在日本公開專利出版物11-251253中公開的方法，在該方法中，使用掩蔽材料進行選擇性生長。在日本公開專利出版物11-251253中公開的方法將在下面參考圖7進行解釋。
根據在該出版物中公開的方法，製備出了預先在(0001)面藍寶石基底111上形成有1.2μm厚GaN單膜112的基底。在GaN膜112的表面上形成200nm厚的SiO2膜，並且通過光刻工藝和溼法蝕刻將該SiO2膜分隔成掩模114和生長區域113。生長區域113和掩模114分別以寬度為5μm和2μm的條狀形成。這些條狀的方向為11-20(圖7(a))。
在生長區域113內生長的GaN膜115是通過氫化物VPE法並且使用作為V族起始原料的氨(NH3)氣以及氯化鎵(GaCl)形成的，氯化鎵是氯化氫(HCl)和III族起始原料鎵(Ga)的反應產物。二氯矽烷(SiH2Cl2)用作n-型摻雜材料。將基底111放置在氫化物生長儀中，然後在氫氣氛下將溫度升高到1000℃的生長溫度。生長溫度穩定後，包括GaN膜115的{1-101}面的面結構在生長區域113內通過以20cc/min的流速供應約5分鐘的HCl而生長出來(圖7(b))。生長繼續進行，直到層厚度達到140μm且穿過了n-型摻雜劑二氯矽烷為止(圖7(c)、(d)、(e))。根據這項技術，即使要形成幾百微米的GaN膜時，也可以提供整個表面上沒有裂縫的2英寸大小的晶片。基底的位錯密度大大降低，GaN單層膜112的位錯密度可以從約109/cm2降低到約1×107～2×107/cm2。

發明內容
然而，即使位錯密度通過上述技術減小，但也仍存在1×107～2×107/cm2的位錯。當從具有2μm寬的條狀以及500μm長的共振器的半導體考慮時，1×107～2×107/cm2的位錯密度相當於LD裝置的每個條具有100～200個位錯。人們都知道位錯會縮短裝置的壽命，因此還需要進一步降低位錯。
本發明的目的是提供包括III族半導體層的基底或裝置，所述半導體層具有減小的位錯和良好的質量。
為了降低III族氮化物半導體層的位錯，可以考慮使用由圖7所示工藝獲得的低位錯基底，還可以考慮在其上形成類似的掩模圖案，以及考慮通過金屬-有機氣相外延生長(MOVPE)進行生長。圖8示出了由這種方法獲得的半導體層結構的圖。這種層結構可以按如下形成。
首先，使用參考圖7所描述的基底116在11-20方向內形成SiO2條狀掩模117。基底116表面附近的位錯密度約為2×107/cm2。掩模開口117a的寬度為2μm，SiO2掩模區域為18μm。在MOVPE裝置中，在其上形成有上述掩模的晶片的開口117a內形成Si-摻雜的GaN。在掩模開口內已經生長的GaN層繼續橫向生長，並經過掩模將相鄰的GaN層結合在一起(下文中，這部分被稱作連接部分)。
GaN層以這種方式被平面化，形成n-GaN層118。隨後在n-GaN基底118之上形成了n-型鍍層119以及n-型光捕獲層120，所述n-型鍍層119由Si-摻雜的n-型Al0.1Ga0.9N(矽含量為4×1017cm-3，厚度為1.2μm)形成，所述n-型光捕獲層120由Si摻雜的n-型GaN(矽含量4×1017cm-3，厚度為0.1μm)形成。隨後在其上面再順序生長出由In0.2Ga0.8N勢阱層(厚度為4nm)和Si摻雜的In0.05Ga0.95N阻擋層(矽含量為5×1018cm-3，厚度為6nm)形成的多重量子勢阱(MQW)層121(勢阱數為3)；由Mg摻雜的p-型Al0.2Ga0.8N形成的保護層(cap layer)122；由Mg摻雜的p-型GaN(Mg含量為2×1017cm-3，厚度為0.1μm)形成的p-型光捕獲層123；由Mg摻雜的p-型Al0.1Ga0.9N(Mg含量為2×1017cm-3，厚度為0.5μm)形成的p-型鍍層124；以及由Mg摻雜的p-型GaN(Mg含量為2×1017cm-3，厚度為0.1μm)形成的p-型接觸層125，這樣就形成了LD結構。
為了研究這樣形成的LD層結構的位錯行為，研究了橫斷面的陰極發光(CL)圖像，所得結果在圖9示出。從圖9可清楚看出，在該基底上形成的層內出現了大量的黑點和黑色的線。在CL圖像中，例如在Sugahara，M.Hao，T.Wang，D.Nakagawa，Y.Naoi，K.Nishino和S.Sakai，Jpn.J.Appl.Phys.37卷，no.10B，L1195-L1198頁，1998，10月中描述的那樣，因為位錯有利於未被發射的光，因此存在位錯的地方表現為黑點。因此，認為黑線和黑點就代表了位錯。從上面可以發現，使用第二掩模圖案選擇性生長的結果是產生了新的位錯。這種現象被認為是即使在使用圖7中的第一掩模圖案的情況下也會出現的，但由於在第一掩模圖案的基底中的位錯密度非常高，因此不可能通過橫截面CL觀察辨別是否存在新產生的位錯。
圖10是平面CL圖像，其中InGaN發光圖像是當應用電子束時從上述圖8的樣品中觀察到的。在圖10中，平面CL圖像內可觀察到大量的黑線。這種情況表明在由InGaN形成的InGaN層121內存在位錯。
然而，圖9的樣品使用透視電子顯微鏡進行實際檢測時，除多重勢阱(MQW)層121之外，其它層的面內方向中也存在位錯。因此，很明顯，對於圖8的層結構而言，仍然存在進一步改進裝置性質和裝置壽命的空間。
下面解釋發生這些位錯的行為和原因。掩模附近存在的很多位錯認為是由很多原因導致的，例如，繼承自基底的位錯的橫向生長會導致位錯彎曲，掩模和橫向生長的氮化物半導體晶體之間的界面上會產生位錯，以及在橫向生長過程中在氮化物半導體的生長表面上會產生位錯。從基底延伸下來的第一位錯取決於基底的位錯密度，但是其它位錯的出現以及這些位錯被引入到裝置層結構中的原因都認為是取決於掩蔽材料和氮化物半導體晶體之間的親和力以及生長過程中的應力。當圖8的樣品進行11-20方向的橫截面TEM觀察時，可以證實大量的位錯出現在掩蔽材料附近的氮化物半導體的11-20方向上。因此，可以推測掩模中存在的位錯都受掩模等所導致的應力的影響而在11-20方向內彎曲。曾經在11-20方向上彎曲的位錯在基底的水平平面內穿過，並且由於各種原因，在水平平面內的另一個方向上(例如，在相當於1-100方向的方向＞滑動。可以推測這是在圖9中所確定的以及在橫截面TEM觀察中所證實的位錯。
作為本發明人研究的結果，在圖8的樣品中發現了位錯在如上所述的水平平面內增長下去，並且這種位錯也引入到了屬於活性層的InGaN層內。
即，下面闡述本發明人的研究結果；(i)當掩模放置在低位錯的基底上並且III族氮化物半導體在其上生長時，從掩模的附近會發展出很多位錯，而且(ii)當使用具有低位錯密度的基底時，這種位錯的發展會較顯著。
對於其中位錯已經降低到低於107/cm2的基底，這種現象會變得更明顯。
雖然出現上述現象的原因並不完全清楚，但是，可以推測當基底位錯密度較高時，很多位錯由於再生長而出現在掩模周圍，這些位錯減輕了結晶應變，而在低位錯密度(例如，低於107/cm2)的基底中，這種結晶應變的減輕很小出現。
在這種假設的基礎上，本發明人構思了這樣的觀點，即當III族氮化物半導體是低位錯的基底上生長的掩模時，在該掩模上有意地形成對減輕結晶應變有作用的區域是一種有效的方式，因此，本發明得以完成。
根據本發明，提供了一種氮化物半導體基底，該基底包括III族氮化物半導體基底；在該III族氮化物半導體基底上形成的掩模以及在該掩模上形成的半導體多層膜，其中所述掩模表面上沉積有多晶材料。
此外，根據本發明，提供了一種氮化物半導體裝置，該裝置包括III族氮化物半導體基底，在該III族氮化物半導體基底上形成的掩模以及在該掩模上形成的包括活性層的半導體多層膜，其中所述掩模表面上沉積有多晶材料。
根據本發明，掩模上的結晶應變由於沉積在掩模表面上的多晶材料的作用而減輕，因而改善了在掩模上形成的半導體多層膜的結晶質量。在這種半導體裝置中，由於具有沉積在其表面上的多晶材料的掩模安置在活性層的下面，因此活性層的質量可以顯著提高。
如上所述，根據本發明人的研究，當使用具有較少位錯的基底如III族氮化物半導體基底時，在基底上掩模附近出現的位錯成為一個難題。根據本發明，由於這種位錯可以被有效減少，因此，使用III族氮化物半導體基底的這種難題特徵可以有效地解決，同時又採用了III族氮化物半導體基底的有益之處。
本發明的III族氮化物半導體基底優選在其表面附近的位錯密度為1×107/cm2或更小。本發明有效地解決了從在這種低位錯基底上的掩模生長半導體層時的難題特徵，即，在掩模附近發展新位錯的問題，並且當使用這種基底時，可以表現出更傑出的效果。基底的位錯密度可以通過如下的方法測定其中基底的表面用液體試劑處理以形成蝕刻坑，然後測定其密度的方法；其中用電子顯微鏡檢測結構體橫截面的方法，所述結構體具有形成於基底上的半導體；檢測陰極發光圖像的方法；等。其中，優選使用應用陰極發光的方法，因為該方法具有高的測量精確度。
如上所述，根據本發明，提供了一種包括III族氮化物半導體層的基底或裝置，所述III族氮化物半導體層具有減小的位錯和良好的質量。


上述目的、其它目的、特徵和優點都將從下面參考附圖描述的優選實施方案的說明中變得明顯。
與實施例有關的半導體裝置的截面圖。
與實施例有關的半導體裝置的截面圖。
與實施例有關的半導體裝置的截面圖。
與實施例有關的半導體裝置的截面圖。
與實施例有關的半導體裝置的截面圖。
與實施例有關的半導體裝置的截面圖。
示出製備傳統半導體裝置的工藝步驟的截面圖。
所示為經過掩模開口在低位錯基底上生長半導體層而獲得的層結構。
所示為檢測圖8所示結構的橫截面陰極發光(CL)圖像的結果。
所示為檢測圖8所示結構的平面陰極發光(CL)圖像的結果。
具體實施例方式
在本發明中，各種材料都可以用作多晶材料。例如，它可以是含有鋁和氮作為基本元素的材料。例如，可以使用諸如AlGaN、AlN或InAlGaN之類的材料。當選擇這樣的材料時，可以獲得適用於降低結晶應變的結構。
在其上形成有多晶材料的掩模的表面優選具有空隙結構。這種做法，通過空隙的作用，可以更有效地降低結晶應變。
在本發明中，掩模可以直接提供在III族氮化物半導體基底的表面上，或者經過半導體層或絕緣層安置。當掩模直接提供在基底表面上時，可以更可靠地獲得降低結晶應變的作用。
當使用其表面附近的位錯密度為1×107或更低的III族氮化物半導體基底時，本發明表現出更優異的效果。如上所述，本發明在抑制會從低位錯基底上的掩模附近發展的位錯方面是有效的。至於位錯密度為1×107或更低的的基底，雖然可以降低源自基底的位錯，但是仍然存在由於掩模附近出現了結晶應變而導致其它位錯的問題。這樣的問題在上述低位錯密度基底的情況下顯得尤其突出，但是根據本發明，這個問題可以有效地解決，在使用低位錯基底時的問題特徵可以被解決的同時，還可以利用低位錯基底的優點。
(實施例)下面，參考實施例，進一步詳細地解釋本發明。下面的實施例使用了採用類似於圖7中解釋的方法並且通過利用比常規更厚的掩模生長GaN膜獲得基底。這種掩模具有2μm的掩模寬度和1.7μm的掩模高度，並且可以獲得比由圖7方法獲得的基底具有更小表面位錯的基底。
下面，參考實施例解釋根據本發明的氮化物半導體基底的優選實施方案以及使用該氮化物半導體基底製備的半導體雷射器。
實施例1圖1示出了根據本實施例的半導體雷射器的結構。
這種半導體雷射器可以按如下製備。首先，SiO2膜2通過CVD法或等離子體CVD法沉積在在基底附近的位錯密度為9×106/cm2的GaN基底1上。隨後，通過濺射法沉積多晶AlN3，而且在11-20方向內形成抗蝕劑條狀掩模。該掩模的寬度為18μm，開口寬度為2μm。
當形成多晶AlN3時，要進行下列步驟。
(i)形成SiO2膜2之後，晶片用丁酮和乙醇進行超聲潔淨，純水洗滌，用緩衝鹽酸蝕刻1秒鐘，再用純水洗滌，然後吹氮氣乾燥。
(ii)隨後，將該晶片插入濺射裝置中，並在保持基底溫度為50℃或更高的同時，由AlN濺射進行沉積。
多晶AlN3和SiO2膜2隨後通過幹蝕刻和溼蝕刻法進行蝕刻，以使基底表面在開口4處暴露出來。
隨後，在MOVPE裝置中，使用上述形成有掩模的晶片，在開口處形成矽摻雜的GaN。至於開口形成之後的MOVPE生長，基底首先在600℃下保持5分鐘，同時使氨氣流過之後，再加熱到GaN的生長溫度1080℃，持續30秒鐘之後，開始生長。
從掩模開口生長出來的GaN層隨後側向生長，並且通過掩模將相鄰的GaN層結合在一起(下文中，這部分稱作連接部分)。
GaN層以這種方式被平面化，形成n-GaN層5，並且形成包括掩模的半導體基底，所述掩模具有在其上形成的多晶AlN3。在形成多晶AlN3的區域周圍的n-GaN層5中引入了空隙。
在這個實施例中，隨後連續地進行半導體層的生長，從而形成了裝置。首先，順序生長出由Si-摻雜的n-型Al0.1Ga0.9N(矽含量為4×1017cm-3，厚度為1.2μm)形成的n-型鍍層6；由Si-摻雜的n-型GaN(矽含量為4×1017cm-3，厚度為0.1μm)形成的n-型光捕獲層7；由In0.2Ga0.8N(厚度4nm)勢阱層以及Si摻雜的In0.05Ga0.95N(矽含量為5×1018cm-3，厚度為6nm)阻擋層形成的多重量子勢阱(MQW)層8(勢阱數為3)；由Mg摻雜的p-型Al0.2Ga0.8N形成的保護層9；由Mg摻雜的p-型GaN(Mg含量為2×1017cm-3，厚度為0.1μm)形成的p-型光捕獲層10；由Mg摻雜的p-型Al0.1Ga0.9N(Mg含量為2×1017cm-3，厚度為0.5μm)形成的p-型鍍層11；以及由Mg摻雜的p-型GaN(Mg含量為2×1017cm-3，厚度為0.1μm)形成的p-型接觸層12，由此形成了LD層結構。隨後通過標準曝光技術在11-20方向內形成抗蝕劑條狀掩模，然後通過幹蝕刻法進行蝕刻，形成脊13。然後在p接觸層側上形成由Ni/Pt/Au構成的p-電極14，在n基底側上形成由Ti/Al構成的n-電極15。
以這種方式，其中多晶AlN沉積在SiO2掩蔽材料上隨後進行選擇性生長的晶片在掩模上具有非常低的位錯密度。因此，同樣降低在11-20方向上的位錯，並且可以降低在掩模上的雷射結構層內存在的位錯。
實施例2根據這個實施例的半導體雷射器的結構在圖2示出。
半導體雷射器可以按如下製備。首先，SiO2膜17沉積在基底表面附近的位錯密度為5×105/cm2的GaN基底16上，並且在11-20方向上形成抗蝕劑條狀掩模。掩模寬度為18μm，開口寬度為2μm。用溼蝕刻法蝕刻SiO2膜17形成掩模，使得基底表面在開口19處暴露出來。
如此形成的掩模用丁酮和乙醇進行超聲潔淨，再用純水洗滌。然後，晶片用緩衝氫氟酸蝕刻1秒，再用純水洗滌，然後用100℃的硝酸洗滌30分鐘，再用純水洗滌，然後吹入氮氣乾燥。
使用MOVPE裝置，在如上所述其上形成有掩模的晶片開口處，形成Si摻雜的n-型Al0.05Ga0.95N層18。在這個過程中，設定生長條件，使得多晶AlGaN材料沉積在SiO2掩模上。即，基底固定並加熱到AlGaN的生長溫度1080℃，同時通入氨氣，等待60秒同時通入矽烷後，生長開始。這樣，多晶AlGaN材料就沉積在掩模上。在AlGaN多晶材料附近區域引入了空隙。
在這一步驟中，基底可以從形成氮化物半導體基底的膜形成室中取出，但在這個實施例中，半導體層的生長是連續進行形成裝置的。
基底溫度設定為1050℃，AlGaN層橫向生長，與鄰近的AlGaN層結合在一起，再平面化形成由n-Al0.08Ga0.92N構成的n-鍍層20(矽含量為4×1017cm-3，厚度為2μm)。
隨後，順序生長出由Si-摻雜的n-型GaN(矽含量為4×1017cm-3，厚度為0.1μm)形成的n-型光捕獲層21；由In0.2Ga0.8N(厚度4nm)勢阱層以及Si摻雜的In0.05Ga0.95N(矽含量為5×1018cm-3，厚度為6nm)阻擋層形成的多重量子勢阱(MQW)層22(勢阱數為3)；由Mg摻雜的p-型Al0.2Ga0.8N形成的保護層23；由Mg摻雜的p-型GaN(Mg含量為2×1017cm-3，厚度為0.1μm)形成的p-型光捕獲層24；由Mg摻雜的p-型Al0.1Ga0.9N(Mg含量為2×1017cm-3，厚度為0.5μm)形成的p-型鍍層25；以及由Mg摻雜的p-型GaN(Mg含量為2×1017cm-3，厚度為0.1μm)形成的p-型接觸層26，由此形成了LD層結構。隨後，通過標準曝光技術，在11-20方向上形成抗蝕劑條狀掩模，然後用幹蝕刻法進行蝕刻，形成脊27。然後在p接觸層一側上形成由Ni/Pt/Au構成的p-電極28，在n基底一側上形成由Ti/Al構成的n-電極29。
如此，其中在多晶AlGaN生長時沉積在SiO2掩蔽材料上隨後選擇性生長的晶片在掩模上具有非常低的位錯密度。因此，同樣降低在11-20方向上的位錯，並且可以降低在掩模上的雷射結構層內存在的位錯。
實施例3根據這個實施例的半導體雷射器的結構在圖3示出。這個半導體雷射器可以按如下形成。首先，SiO2膜31沉積在基底表面附近的位錯密度為5×106/cm2的GaN基底30上，並且在11-20方向上形成抗蝕劑條狀掩模。掩模寬度為20μm，開口寬度為2μm。用溼蝕刻法蝕刻SiO2膜31形成掩模，使得基底表面在開口32處暴露出來。使用MOVPE裝置，在具有上述掩模的晶片的開口處，形成Si摻雜的n-型Al0.05Ga0.95N層33。在這個過程中，基底溫度設定為500℃或更高，以使多晶AlGaN材料沉積在SiO2掩模上。所形成的掩模進行與實施例2相同的工藝，以使適當地沉積出多晶材料。這樣，就在掩模上沉積出了多晶AlGaN材料。在多晶AlGaN材料附近的區域內又引入空隙。
在這一步驟中，基底可以從形成氮化物半導體基底的膜形成室中取出，但在這個實施例中，半導體層的生長是連續進行形成裝置的。
然後，將基底溫度設定為1050℃，AlGaN層橫向生長，與鄰近的AlGaN層結合在一起，並且平面化形成n-AlGaN層34。隨後，順序生長出Si-摻雜的n-型In0.1Ga0.9N(矽含量為4×1017cm-3，厚度為0.1μm)中間層35，由Si-摻雜的n-型Al0.07Ga0.93N(矽含量為4×1017cm-3，厚度為0.8μm)形成的n-型鍍層36；由Si-摻雜的n-型GaN(矽含量為4×1017cm-3，厚度為0.1μm)形成的矽摻雜n-型光捕獲層37；由In0.2Ga0.8N(厚度4nm)勢阱層以及Si摻雜的In0.05Ga0.95N(矽含量為5×1018cm-3，厚度為6nm)阻擋層形成的多重量子勢阱(MQW)層38(勢阱數為3)；由Mg摻雜的p-型Al0.2Ga0.8N形成的保護層39；由Mg摻雜的p-型GaN(Mg含量為2×1017cm-3，厚度為0.1μm)形成的p-型光捕獲層40；由Mg摻雜的p-型Al0.1Ga0.9N(Mg含量為2×1017cm-3，厚度為0.5μm)形成的p-型鍍層41；以及由Mg摻雜的p-型GaN(Mg含量為2×1017cm-3，厚度為0.1μm)形成的p-型接觸層42，由此形成了LD層結構。
隨後，通過標準曝光技術，在11-20方向上形成抗蝕劑條狀掩模，然後用幹蝕刻法進行蝕刻，形成脊43。然後在p接觸層側上形成由Ni/Pt/Au構成的p-電極44，在n基底側上形成由Ti/Al構成的n-電極45。
這樣，其中多晶AlGaN生長時沉積在SiO2掩蔽材料上隨後選擇性生長的晶片在掩模上具有非常低的位錯密度。因此，同樣降低在11-20方向上的位錯，並且可以降低在掩模上的雷射結構層內存在的位錯。
實施例4這個實施例表示的是通過選擇性生長形成用於器件隔離的凹槽的情況。根據這個實施例的半導體雷射器的結構在圖4中示出。這種半導體雷射器可以按如下製備。首先，SiO2膜47通過CVD法沉積在基底表面附近的位錯密度為9×106/cm2的GaN基底46上。隨後，用濺射法沉積出多晶AlN48，並且在11-20方向上形成抗蝕劑條狀掩模。該掩模寬度為30μm，開口寬度為200μm。
多晶AlN48形成時，進行了下列步驟。
(i)形成SiO2膜2之後，晶片用丁酮和乙醇進行超聲潔淨，再用純水洗滌，然後用緩衝氫氟酸蝕刻1秒，再用純水洗滌，然後，吹氮氣乾燥。
(ii)隨後，該晶片插入濺射裝置中，通過AlN濺射進行沉積，同時保持基底溫度為50℃或更高。
多晶AlN48和SiO2膜47隨後通過幹蝕刻和溼蝕刻法進行蝕刻，使得基底表面在開口49上暴露出來。使用MOVPE裝置，在其上形成有上述掩模的晶片的開口處，形成了矽-摻雜的GaN，然後該GaN層橫向生長，與鄰近的GaN層結合在一起，並平面化形成n-GaN層50。
以這種方式，GaN層獲得了平面化，形成了n-GaN層50，並且形成了包括在其上具有多晶AlN48的掩模的半導體基底。在形成多晶AlN48的區域周圍的n-GaN層50內引入了空隙。
隨後，順序生長出由Si-摻雜的n-型Al0.1Ga0.9N(矽含量為4×1017cm-3，厚度為1.2μm)形成的n-型鍍層51；由Si-摻雜的n-型GaN(矽含量為4×1017cm-3，厚度為0.1μm)形成的n-型光捕獲層52；由In0.2Ga0.8(厚度4nm)勢阱層以及Si摻雜的In0.05Ga0.95N(矽含量為5×1018cm-3，厚度為6nm)阻擋層形成的多重量子勢阱(MQW)層53(勢阱數為3)；由Mg摻雜的p-型Al0.2Ga0.8N形成的保護層54；由Mg摻雜的p-型GaN(Mg含量為2×1017cm-3，厚度為0.1μm)形成的p-型光捕獲層55；由Mg摻雜的p-型Al0.1Ga0.9N(Mg含量為2×1017cm-3，厚度為0.5μm)形成的p-型鍍層56；以及由Mg摻雜的p-型GaN(Mg含量為2×1017cm-3，厚度為0.1μm)形成的p-型接觸層57，由此形成了LD層結構。通過標準曝光技術，隨後在11-20方向上形成抗蝕劑條狀掩模，然後用於蝕刻法進行蝕刻，形成脊58。隨後，在p側上形成SiO2介電膜91和由Ni/Pt/Au構成的p-電極59，在n基底側上形成由Ti/Al構成的n-電極60。然後，該裝置在分離槽處進行分離，以形成半導體雷射器裝置。
由此，其中多晶AlN沉積在SiO2掩蔽材料上然後進行選擇性生長的晶片在掩模上具有非常低的位錯密度。因此，同樣減少了在11-20方向上的位錯，並且也減少了掩模上面的雷射器結構層內存在的位錯。雖然存在掩蔽材料的區域和裝置形成的區域彼此分開大約100μm，但是位錯一旦形成，位錯就會被引入層平面內，因此，這種情況具有較大的影響。實際上，當檢測掩模上沒有多晶層的樣品的平面CL圖像時，如圖10所示那樣，平面內存在位錯。
實施例5根據這個實施例的半導體雷射器的結構在圖5示出。這種半導體雷射器可以按如下製備。SiO2膜62沉積在基底表面附近的位錯密度為2×106/cm2的GaN基底61上，並且在11-20方向上形成抗蝕劑條狀掩模。該掩模寬度為40μm，開口寬度為260μm。掩模通過溼蝕刻法蝕刻SiO2膜62而形成，以使基底表面在開口64處暴露出來。
這樣形成的掩模用丁酮和乙醇進行超聲潔淨，再用純水洗滌。然後晶片用緩衝氫氟酸蝕刻1秒，再用純水洗滌，然後用100℃的硝酸洗滌30分鐘，再次用純水洗滌，然後吹氮氣乾燥。
使用MOVPE裝置，在如上所述具有在其上形成的掩模的晶片的開口處，形成由Si摻雜的n-型Al0.06Ga0.94N層(矽含量為4×1017cm-3，厚度為2.5μm)構成的鍍層65。在這個過程中，設定生長條件如基底溫度，使得多晶AlGaN63沉積在SiO2掩模上。即，基底固定並加熱到AlGaN的生長溫度1080℃，同時使氨氣通過，等待60秒並使矽烷通過之後，生長開始。這樣，多晶AlGaN材料就沉積在掩模上。在AlGaN多晶材料附近區域內引入了空隙。
在這個階段，基底可以從形成氮化物半導體基底的膜形成室中取出，但是在這個實施例中，半導體層的生長連續形成了器件。
隨後，順序生長出由Si-摻雜的n-型GaN(矽含量為4×1017cm-3，厚度為0.1μm)形成的n-型光捕獲層66；由In0.2Ga0.8N(厚度4nm)勢阱層以及Si摻雜的In0.05Ga0.95N(矽含量為5×1018cm-3，厚度為6nm)阻擋層形成的多重量子勢阱(MQW)層67(勢阱數為3)；由Mg摻雜的p-型Al0.2Ga0.8N形成的保護層68；由Mg摻雜的p-型GaN(Mg含量為2×1017cm-3，厚度為0.1μm)形成的p-型光捕獲層69；由Mg摻雜的p-型Al0.1Ga0.9N(Mg含量為2×1017cm-3，厚度為0.5μm)形成的p-型鍍層70；以及由Mg摻雜的p-型GaN(Mg含量為2×1017cm-3，厚度為0.1μm)形成的p-型接觸層71，由此形成了LD層結構。隨後，通過標準曝光技術，在11-20方向上形成抗蝕劑條狀掩模，然後用幹蝕刻法進行蝕刻，形成脊72。隨後，在p側上沉積出SiO2介電膜92，在p接觸層側上形成由Ni/Pt/Au構成的p-電極73，在n基底側上形成由Ti/Al構成的n-電極74。然後，所述裝置在分離槽處進行分離，形成半導體雷射器裝置。
這樣，其中多晶AlGaN在生長時沉積在SiO2掩蔽材料上然後進行選擇性生長的晶片在掩模上具有非常低的位錯密度。因此，同樣降低了在11-20方向上的位錯，並且也降低了掩模上面的雷射器結構層內存在的位錯。雖然存在掩蔽材料的區域和裝置形成的區域彼此分開大約130μm，但是位錯一旦形成，位錯就會被引入層平面內，因此，這種情況具有較大的影響。
實施例6根據這個實施例的半導體雷射器的結構在圖6示出。在這個實施例中，SiO2膜76沉積在基底表面附近的位錯密度為9×106/cm2的GaN基底75上，並且在11-20方向上形成抗蝕劑條狀掩模。該掩模寬度為50μm，開口寬度為300μm。SiO2膜76通過溼蝕刻法進行蝕刻，因此基底表面在開口78處暴露出來，由此形成掩模。
這樣形成的掩模用丁酮和乙醇進行超聲潔淨，再用純水洗滌。然後晶片用緩衝氫氟酸蝕刻1秒，再用純水洗滌，然後用100℃的硝酸洗滌30分鐘，再用純水洗滌，然後吹氮氣乾燥。
使用MOVPE裝置，在具有在其上形成的上述掩模的晶片的開口處，形成由Si摻雜的n-型Al0.05Ga0.95N。在這個過程中，基底溫度設定為500℃或更高，使得多晶AlGaN 77沉積在SiO2掩模上。具體地，基底在AlGaN的生長溫度1080℃下固定並加熱，同時使氨氣通過，等待60秒並使矽烷通過之後，生長開始。這樣，掩模上就沉積出了多晶AlGaN材料。在多晶AlGaN材料附近區域內又引入了空隙。
在這個階段，基底可以從形成氮化物半導體基底的膜形成室中取出，但是在這個實施例中，半導體層的生長是連續進行形成裝置的。
基底溫度然後設定為1050℃，形成n-Al0.05Ga0.95N層79。隨後，順序生長出Si-摻雜的n-型In0.1Ga0.9N(矽含量為4×1017cm-3，厚度為0.1μm)的中間層80；由Si-摻雜的n-型Al0.07Ga0.93N(矽含量為4×1017cm-3，厚度為0.8μm)形成的n-型鍍層81；由Si-摻雜的n-型GaN(矽含量為4×1017cm-3，厚度為0.1μm)形成的n-型光捕獲層82；由In0.2Ga0.8N(厚度4nm)勢阱層以及Si摻雜的In0.05Ga0.95N(矽含量為5×1018cm-3，厚度為6nm)阻擋層形成的多重量子勢阱(MQW)層83(勢阱數為3)；由Mg摻雜的p-型Al0.2Ga0.8N形成的保護層84；由Mg摻雜的p-型GaN(Mg含量為2×1017cm-3，厚度為0.1μm)形成的p-型光捕獲層85；由Mg摻雜的p-型Al0.1Ga0.9N(Mg含量為2×1017cm-3，厚度為0.5μm)形成的p-型鍍層86；以及由Mg摻雜的p-型GaN(Mg含量為2×1017cm-3，厚度為0.1μm形成的p-型接觸層87，由此形成了LD層結構。
隨後，通過標準曝光技術，在11-20方向上形成抗蝕劑條狀掩模，然後用幹蝕刻法進行蝕刻，形成脊88。隨後，在p側上沉積出SiO2介電膜93，再在p接觸層側上形成由Ni/Pt/Au構成的p-電極89，並且在n基底側上形成由Ti/Al構成的n-電極90。然後，裝置在分離槽處進行分離，形成半導體雷射器裝置。
按這種方式，其中多晶AlGaN在生長時沉積在SiO2掩蔽材料上然後進行選擇性生長的晶片在掩模上具有非常低的位錯密度。因此，同樣降低了在11-20方向上的位錯，並且也降低了掩模上面的雷射器結構層內存在的位錯。
如上文中引證實施例所解釋的那樣，當氮化物半導體在具有形成圖案的掩蔽材料(SiO2等)的晶片上生長時，在掩模上形成多晶大大降低了在掩模上的位錯密度。因此，由於位錯受掩模應力等的影響而在11-20方向內彎曲，因此位錯減少，此外，在層平面內從11-20方向彎曲的位錯也減少，這樣就減少了在掩模上的雷射器層結構內存在的位錯。在這些實施例中，一些實施例使用了生長裝置作為在掩模上形成多晶的方法，這對於降低步驟的數目是有效的。
雖然，本發明的一個實施方案是參考附圖的基礎上進行解釋的，但是這只是本發明的例證而已，本發明可以使用各種其它構成。
例如，在上述實施例中，使用SiO2作為掩蔽材料，但是也可以使用另外的掩蔽材料，如SiNx或氧化鋁。掩膜的形狀在11-20方向上是條狀圖案，但是它可以是矩形、圓形、六邊形等。
此外，為了減少位錯，在掩模上形成了多晶AlGaN，但是本發明不應當認為是限制於這樣，它也可以使用多晶AlxInyGa1-x-yN(0≤x≤1，0≤y≤1)。
而且，在上述實施例中，半導體層作為實施例解釋，但是本發明可以應用於其它發光器件，如發光二極體，而且可以應用於光感受器和電子裝置中。
在上述實施例中中間層使用了InGaN，但是本發明不應當認為是限制於這些，它可以使用AlxInyGa1-x-yN(0≤x≤1，0≤y≤1)。
權利要求
1.一種氮化物半導體基底，其包括III族氮化物半導體基底；掩模，形成於所述III族氮化物半導體基底之上；和半導體多層膜，形成於所述掩模上方；所述掩模具有沉積在其表面上的多晶材料。
2.根據權利要求1所述的氮化物半導體基底，其中所述多晶材料由包含鋁和氮作為主要元素的材料形成。
3.根據權利要求1所述的氮化物半導體基底，其中在具有多晶材料的掩模表面上形成有空隙。
4.根據權利要求1所述的氮化物半導體基底，其中所述掩模提供在III族氮化物半導體基底的表面上。
5.根據權利要求1所述的氮化物半導體基底，其中所述III族氮化物半導體基底在其表面附近的位錯密度為1×107/cm2或更低。
6.一種氮化物半導體裝置，其包括如下III族氮化物半導體基底；掩模，形成於所述III族氮化物半導體基底上；和形成於所述掩模上的半導體多層膜，所述半導體多層膜包括活性層；其中，所述掩模具有沉積在其表面上的多晶材料。
7.根據權利要求6所述的氮化物半導體裝置，其中所述多晶材料由包含鋁和氮作為主要元素的材料形成。
8.根據權利要求6所述的氮化物半導體裝置，其中在具有多晶材料的掩模表面上形成有空隙。
9.根據權利要求6所述的氮化物半導體裝置，其中所述掩模提供在III族氮化物半導體基底表面上。
10.根據權利要求6所述的氮化物半導體裝置，其中所述III族氮化物半導體基底在其表面附近的位錯密度為1×107/cm2或更低。
11.根據權利要求6所述的氮化物半導體裝置，其中所述掩模提供在氮化物半導體裝置的器件隔離平面附近。
12.一種用於製備氮化物半導體基底的方法，所述方法包括如下步驟在III族氮化物半導體基底上形成掩模的步驟；在所述掩模表面上沉積多晶材料的步驟；和在所述掩模上形成半導體多層膜的步驟，所述半導體多層膜包括活性層。
13.根據權利要求12所述用於製備氮化物半導體基底的方法，其中在掩模表面上沉積多晶材料的步驟包括在將掩模表面與酸接觸後沉積多晶材料的步驟。
14.根據權利要求12所述用於製備氮化物半導體基底的方法，其中在掩模表面上沉積多晶材料的步驟中，在所述掩模的表面上形成空隙。
15.根據權利要求12所述用於製備氮化物半導體基底的方法，其中所述掩模提供在III族氮化物半導體基底的表面上。
16.根據權利要求12所述用於製備氮化物半導體基底的方法，其中所述III族氮化物半導體基底在其表面附近的位錯密度為1×107/cm2或更低。
17.一種用於製備氮化物半導體裝置的方法，所述方法包括如下步驟在III族氮化物半導體基底上形成掩模的步驟；在所述掩模表面上沉積多晶材料的步驟；和在所述掩模上形成半導體多層膜的步驟，所述半導體多層膜包括活性層。
18.根據權利要求17所述用於製備氮化物半導體裝置的方法，其中在所述掩模表面上沉積多晶材料的步驟包括在將掩模表面與酸接觸後沉積多晶材料的步驟。
19.根據權利要求17所述用於製備氮化物半導體裝置的方法，其中在掩模表面上沉積多晶材料的步驟中，在所述掩模的表面上形成空隙。
20.根據權利要求17所述用於製備氮化物半導體裝置的方法，其中所述掩模提供在III族氮化物半導體基底的表面上。
21.根據權利要求17所述用於製備氮化物半導體裝置的方法，其中所述III族半導體基底在其表面附近的位錯密度為1×107/cm2或更低。
全文摘要
多晶AlN3通過濺射方法沉積在SiO
文檔編號H01S5/323GK1846299SQ200480024908
公開日2006年10月11日 申請日期2004年8月30日 優先權日2003年8月29日
發明者倉本大, 笹岡千秋, 松館政茂 申請人:日本電氣株式會社