具有開關元件和續流二極體的半導體裝置及其控制方法

2023-06-29 12:31:36 3

具有開關元件和續流二極體的半導體裝置及其控制方法
【專利摘要】半導體裝置具有並列連接的絕緣柵構造的半導體開關元件和續流二極體。半導體開關元件包括：漂移層；基區；基區表層部的元件側第1雜質區域；元件側柵極電極，配置於夾在上述第1雜質區域與上述漂移層之間的上述基區中；第2雜質區域，與上述漂移層接觸；元件側第1電極，與元件側第1雜質區域及上述基區電連接；元件側第2電極，與上述第2雜質區域電連接。續流二極體包括：第1導電型層；第2導電型層；二極體側第1電極，與上述第2導電型層連接；二極體側第2電極，與上述第1導電型層連接；二極體側第1雜質區域，配置在上述第2導電型層的表層部；二極體側柵極電極，具有提供過剩載流子注入抑制柵極的第1柵極電極。
【專利說明】具有開關元件和續流二極體的半導體裝置及其控制方法
[0001] 本發明是申請日為2011年7月27日，申請號為201110211992. 9,發明名稱為"具 有開關元件和續流二極體的半導體裝置及其控制方法"的中國專利申請的分案申請。

【技術領域】
[0002] 本發明涉及具有並聯連接的絕緣柵構造的半導體開關元件（switching element) 和續流二極體的半導體裝置及其控制方法。

【背景技術】
[0003] 以往，為了在逆變器（inverter)中使用的M0SFET的構造的簡單化，提出了將縱型 M0SFET與FWD -晶片化的構造（例如參照專利文獻1)。在這樣將縱型M0SFET與FWD -芯 片化的半導體裝置中，通過由在縱型M0SFET中具備的體層（body layer)和漂移層（drift layer)構成的PN結構成FWD。
[0004] 專利文獻1 :日本特開2004 - 22716號公報
[0005] 但是，在上述以往的結構中，雖然由於在逆變器動作時即使不需要外帶的FWD也 能夠實現二極體動作而具有需要部件數較少、能夠小型化、低成本化的優點，但是由於在二 極管動作時過剩載流子被排出並作為反向恢復電荷Qrr流出，所以有恢復（recovery)損失 變大的問題。
[0006] 為了解決該問題，本
【發明者】們之前提出了使用M0SFET的驅動用的柵極、在二極體 的動作時施加比M0SFET的閾值稍低的正的電壓從而形成弱反型層、促進注入的過剩載流 子的複合、形成耗盡層而縮小作為二極體使用的面積、來進行過剩載流子的注入抑制的方 法（參照日本特願2010 - 6549)。
[0007] 該方法能夠得到不使二極體動作時的損失增大而抑制過剩載流子的注入、減少反 向恢復電荷Qrr的效果。但是，由於通過同一個柵極擔負M0SFET動作和過剩載流子注入抑 制動作，所以在過剩載流子注入抑制時，當幹擾（noise)進入到柵極中而柵極電壓變動的 情況下，有可能容易地超過M0SFET的閾值。在此情況下，儘管不期望但會發生M0SFET導通 的自開啟（self turn on)。
[0008] 另外，這裡作為絕緣柵構造的半導體開關元件而以縱型的M0SFET為例進行了說 明，但溝槽柵（trench gate)型、平面（planar)型及凹（concave)型的任一種都關於縱型 M0SFET也存在上述問題，對於橫型的M0SFET也有同樣的問題。此外，關於縱型及橫型的 IGBT也有同樣的問題。進而，只要是將絕緣柵構造的半導體開關元件與FWD並聯連接而得 的構造的半導體裝置，則這樣的問題並不限於將絕緣柵構造的半導體開關元件與FWD-芯 片化的結構，對於形成於不同晶片的半導體裝置也發生。即，在將半導體開關元件和FWD用 不同晶片構成的情況下，也能夠進行上述過剩載流子注入抑制，但即使採用該方法，雖然能 夠進行恢復對策但也會產生自開啟的問題。
[0009] 進而，以往作為在用來驅動馬達等的電感應負載的逆變器中使用的半導體開關元 件，採用了將IGBT與續流二極體（以下稱作FWD)形成於不同的晶片、將它們並聯連接的構 造的系統。並且，以該系統的進一步的小型化為目的，將IGBT替換為縱型MOSFET，使內置在 縱型M0SFET中的體二極體（body diode)作為FWD發揮功能。
[0010] 但是，在這樣將縱型M0SFET和FWD -晶片化的構造的情況下，為了降低FWD的恢 復損失而控制少數載流子壽命等、有意使注入效率變低，但相反地，回流動作時的導通（on) 電壓變高，回流損失增大，所以有難以同時實現恢復損失的降低和回流損失的降低的問題。
[0011] 因此，在專利文獻2中，公開了以下技術：對於形成半導體開關元件的晶片，在注 入效率較低的二極體區域形成深度較深的溝槽柵，在回流動作時通過對溝槽柵施加負偏置 (bias)而在接近區域形成累積層，從而提高注入效率，使開啟電壓降低。
[0012] 專利文獻2 :日本特開2009 - 170670號公報
[0013] 但是，如上述專利文獻2所示那樣，在二極體區域形成深度較深的溝槽柵的構造 中，必須形成深度與用來構成半導體開關元件的溝槽柵不同的二極體區域用的溝槽柵。因 此，需要用來形成深度不同的溝槽柵的工序，導致製造工序的增加及製造成本的增大。


【發明內容】

[0014] 本發明是鑑於這樣的問題而做出的，目的是提供一種具有並聯連接的絕緣柵構造 的半導體開關元件和續流二極體的半導體裝置。本發明的目的是提供一種對具有並聯連接 的絕緣柵構造的半導體開關元件和續流二極體的半導體裝置進行控制的方法。半導體裝置 具有實現恢復損失的降低、並且不易發生幹擾帶來的自開啟的構造。
[0015] 按照本公開的第一技術方案，半導體裝置具有絕緣柵構造的半導體開關元件和續 流二極體。半導體開關元件由以下部分構成：第1導電型的漂移層；第2導電型的基區，配 置在上述第1導電型的漂移層上；第1導電型的元件側第1雜質區域，配置在上述基區的 表層部，隔著該基區與上述漂移層分離地配置，且比上述漂移層雜質濃度高；元件側柵極電 極，隔著柵極絕緣膜配置於夾在上述第1雜質區域與上述漂移層之間的上述基區；第1導電 型或第2導電型的第2雜質區域，與上述漂移層接觸，比該漂移層雜質濃度高，配置為與上 述基區分離；元件側第1電極，與上述元件側第1雜質區域及上述基區電連接；以及元件側 第2電極，與上述第2雜質區域電連接。半導體開關元件，在上述基區中的、位於隔著上述 柵極絕緣膜而與上述柵極電極相反側的部分中形成反型的溝道。半導體開關元件，通過該 溝道在上述元件側第1電極與上述元件側第2電極之間流過電流。續流二極體由以下部分 構成：第1導電型層；第2導電型層，配置在上述第1導電型層上；二極體側第1電極，連接 在上述第2導電型層側；以及二極體側第2電極，連接在上述第1導電型層側。續流二極體 提供由上述第1導電型層和上述第2導電型層形成的PN結。續流二極體，在上述二極體側 第1電極與上述二極體側第2電極之間流過電流。上述半導體開關元件與上述續流二極體 並聯連接。上述續流二極體還具有：第1導電型的二極體側第1雜質區域，配置在上述第2 導電型層的表層部，比上述第1導電型層雜質濃度高；以及二極體側柵極電極，隔著柵極絕 緣膜配置於夾在該第1雜質區域與上述第1導電型層之間的上述第2導電型層。上述二極 管側柵極電極具有第1柵極電極。第1柵極電極提供過剩載流子注入抑制柵極。當對該二 極管側柵極電極施加柵極電壓時，第1柵極電極在上述第2導電型層的一部分中形成溝道。 上述第2導電型層的一部分配置在上述二極體側第1雜質區域與從上述二極體側第1雜質 區域朝向上述第1導電型層的中途的規定位置之間。
[0016] 上述半導體裝置具備第1柵極電極，當施加柵極電壓時，通過在第2導電型層中 的、從第1雜質區域側到朝向位於隔著第2導電型層而與第1雜質區域相反側的第1導電 型層的中途位置而形成溝道，能夠做成過剩載流子注入抑制柵極。由此，當從使FWD進行二 極管動作的定時向使半導體開關元件導通的定時切換時，能夠抑制注入過剩載流子而減少 存在於第2導電型層內的過剩載流子，能夠降低恢復損失。此外，由於通過僅對第1柵極電 極施加柵極電壓來形成反轉層、並對第2柵極電極不施加任何電壓，從而能夠實現恢復損 失的降低，所以即使對第2柵極電極施加由幹擾帶來的柵極電壓，也不易超過使半導體開 關元件導通的閾值。因而，能夠做成不易發生由幹擾帶來的自開啟的構造的半導體裝置。
[0017] 按照本公開的第二技術方案，在上述第一技術方案所述的半導體裝置的控制方法 中，從使上述續流二極體進行二極體動作的狀態向使上述半導體開關元件導通的狀態切 換；在上述切換時，在使上述半導體開關元件導通之前，對上述第1柵極電極施加柵極電 壓，在上述第2導電型層中的隔著上述柵極絕緣膜而與上述第1柵極電極對置的部分形成 反轉層。
[0018] 上述半導體裝置的控制方法，在從使FWD進行二極體動作的定時向使半導體開關 元件導通的定時切換時，能夠抑制注入過剩載流子而減少存在於第2導電型層內的過剩載 流子，能夠降低恢復損失。此外，由於通過僅對第1柵極電極施加柵極電壓來形成反型層、 並對第2柵極電極不施加任何電壓，從而能夠實現恢復損失的降低，所以即使對第2柵極電 極施加由幹擾帶來的柵極電壓，也不易超過使半導體開關元件導通的閾值。因而，能夠做成 不易發生由幹擾帶來的自開啟的構造的半導體裝置。
[0019] 按照本公開的第三技術方案，半導體裝置具備：第1導電型半導體層；第1導電型 的漂移層，配置在上述第1導電型半導體層之上，比上述第1導電型半導體層雜質濃度低； 第2導電型的基區，在上述漂移層之上、並且與上述第1導電型半導體層相反地形成；第1 導電型雜質區域，形成在上述基區之上，比上述漂移層濃度高；第2導電型雜質層，形成在 比上述基區深的位置，與基區接觸；溝槽，從上述基區的表面形成，溝槽沿長度方向延伸設 置，上述第1導電型雜質區域及上述基區配置在溝槽的兩側；柵極絕緣膜，形成在上述溝槽 的表面；柵極電極，在上述溝槽內，通過上述柵極絕緣膜而形成；表面電極，與上述第1導電 型雜質區域及上述基區電連接；以及背面電極，形成在上述第1導電型半導體層中的作為 與上述漂移層相反側的面的背面側。在向上述柵極電極施加電壓時，在位於上述溝槽側面 的上述基區的表面部形成反型層。經由上述第1導電型雜質區域、反型層及上述漂移層，在 上述表面電極及上述背面電極之間流過電流，提供反型的縱型半導體開關元件。在上述基 區與上述漂移層之間提供PN結，提供進行二極體動作的續流二極體。半導體開關元件和續 流二極體配置在1個晶片中。溝槽具有第1溝槽和第2溝槽。第1溝槽比上述基區深並且 達到上述漂移層。第2溝槽以與第1溝槽相同的深度達到上述第2導電型雜質層，並且比 上述第2導電型雜質層的底部淺。上述柵極電極具有用來驅動上述縱型半導體開關元件的 驅動用柵極電極、和用來在形成有上述續流二極體的位置在上述基區中形成反型層的二極 管用柵極電極。驅動用柵極電極配置在第1溝槽內。二極體用柵極電極配置於第2溝槽。
[0020] 在上述半導體裝置中，使用相同深度的第1、第2溝槽形成用來驅動縱型半導體開 關元件的驅動用柵極電極、和用來在FWD側形成反型層的二極體用柵極電極。並且，關於二 極管用柵極電極，形成在形成第2導電型雜質層的區域，做成了配置二極體用柵極電極的 第2溝槽不達到漂移層的構造。如果使用這樣的構造的半導體裝置，則使載流子的注入效 率下降。因而，即使不需要不同深度的溝槽柵極，也能夠同時實現回流損失的降低和恢復損 失的降低。
[0021] 按照本公開的第四技術方案，在將上述第三技術方案的半導體裝置串聯連接兩 個、並且在兩個上述半導體裝置的接觸點處連接感應負載而得到的裝置的控制方法中，將 在配置於上側的上述半導體裝置中具備的上述縱型半導體開關元件從截止狀態切換為導 通狀態，並且將在配置於下側的上述半導體裝置中具備的上述續流二極體從導通動作狀態 切換為截止動作狀態；在將在上述上側的上述半導體裝置中具備的上述縱型半導體開關元 件從截止狀態切換為導通狀態之前，對在上述下側的上述半導體裝置中具備的上述二極體 用柵極電極施加柵極電壓，對位於配置上述二極體用柵極電極的上述第2溝槽的側面處的 上述基區形成反型層。
[0022] 根據這樣的裝置的控制方法，使載流子的注入效率下降。因而，即使不需要不同深 度的溝槽柵極，也能夠同時實現回流損失的降低和恢復損失的降低。
[0023] 關於本發明的上述目的及其他目的、特徵及優點參照附圖通過下述詳細的記述會 變得更明確。

【專利附圖】

【附圖說明】
[0024] 圖1是有關第1實施方式的形成有縱型M0SFET及FWD的半導體裝置的剖視圖。
[0025] 圖2A至圖2C是圖1所示的半導體裝置的動作說明圖。
[0026] 圖3A至圖3B是接著圖2的半導體裝置的動作說明圖。
[0027] 圖4是圖1所示的半導體裝置的動作中的時序圖。
[0028] 圖5是圖1所示的半導體裝置的溝槽柵構造的立體示意圖。
[0029] 圖6是有關第2實施方式的形成有縱型M0SFET及FWD的半導體裝置的剖視圖。
[0030] 圖7是有關第3實施方式的形成有縱型M0SFET及FWD的半導體裝置的剖視圖。
[0031] 圖8A至圖8D是表示圖7所示的半導體裝置的溝槽柵構造的形成工序的剖視圖。
[0032] 圖9是有關第4實施方式的形成有縱型M0SFET及FWD的半導體裝置的剖視圖。
[0033] 圖10A是表示有關第5實施方式的具備溝槽柵構造的橫型M0SFET及FWD的半導 體裝置的布局（layout)圖，圖10B是圖10A的XB - XB的剖視圖。
[0034] 圖11A是表示有關第6實施方式的具備溝槽柵構造的橫型M0SFET及FWD的半導 體裝置的布局圖，圖11B是圖11A的XIB - XIB的剖視圖，圖11C是圖11A的XIC - XIC的 首1J視圖。
[0035] 圖12是有關第7實施方式的溝槽柵構造的縱型IGBT及FWD的剖視圖。
[0036] 圖13是有關第8實施方式的溝槽柵構造的縱型IGBT及FWD的剖視圖。
[0037] 圖14A是表示有關第9實施方式的具備溝槽柵構造的橫型IGBT及FWD的半導體 裝置的布局圖，圖14B是圖14A的XIVB - XIVB的剖視圖，圖14C是圖14A的XIVC - XIVC 的剖視圖。
[0038] 圖15A是表示有關第10實施方式的具備溝槽柵構造的橫型IGBT及FWD的半導體 裝置的布局圖，圖15B是圖15A的XVB - XVB的剖視圖，圖15C是圖15A的XVC - XVC的剖 視圖。
[0039] 圖16是有關第11實施方式的具備平面型的縱型M0SFET及FWD的半導體裝置的 首 1J視圖。
[0040] 圖17是有關第12實施方式的具備平面型的縱型M0SFET及FWD的半導體裝置的 首 1J視圖。
[0041] 圖18A是表示有關第13實施方式的具備平面型的橫型M0SFET及FWD的半導體裝 置的布局圖，圖18B是圖18A的XVIIIB - XVIIIB的剖視圖。
[0042] 圖19A是表示有關第14實施方式的具備平面型的橫型M0SFET及FWD的半導體裝 置的布局圖，圖19B是圖19A的XIXB - XIXB的剖視圖，圖19C是圖19A的XIXC - XIXC的 首1J視圖。
[0043] 圖20是有關第15實施方式的具備溝槽柵構造的縱型M0SFET及FWD的半導體裝 置的剖視圖。
[0044] 圖21是有關第16實施方式的具備溝槽柵構造的縱型M0SFET及FWD的半導體裝 置的剖視圖。
[0045] 圖22是有關第16實施方式的變形例的具備溝槽柵構造的縱型M0SFET及FWD的 半導體裝置的剖視圖。
[0046] 圖23是對應於圖1的、有關其他實施方式的半導體裝置的溝槽柵構造的立體示意 圖。
[0047] 圖24是對應於圖1的、有關其他實施方式的半導體裝置的布局例的立體圖。
[0048] 圖25是對應於圖6的、有關其他實施方式的半導體裝置的溝槽柵構造的立體示意 圖。
[0049] 圖26是對應於圖6的、有關其他實施方式的半導體裝置的布局例的立體圖。
[0050] 圖27A至圖27C是有關其他實施方式的半導體裝置的立體布局圖。
[0051] 圖28是有關其他實施方式的對縱型M0SFET採用了超結（super junction)構造 的半導體裝置的剖視圖。
[0052] 圖29是有關其他實施方式的將溝槽構造的縱型IGBT和FWD用不同晶片構成的情 況下的示意剖視圖。
[0053] 圖30是有關其他實施方式的將溝槽構造的縱型M0SFET和FWD用不同晶片構成的 情況下的剖視圖。
[0054] 圖31是有關其他實施方式的將溝槽構造的縱型IGBT和FWD用不同晶片構成的情 況下的示意剖視圖。
[0055] 圖32是有關其他實施方式的將溝槽構造的縱型M0SFET和FWD用不同晶片構成的 情況下的剖視圖。
[0056] 圖33是有關第17實施方式的半導體裝置100的剖視圖。
[0057] 圖34是圖33所示的半導體裝置100的上面布局圖。
[0058] 圖35是圖33所示的半導體裝置100的配線引出構造的示意圖。
[0059] 圖36是表示採用圖33所示的半導體裝置100的逆變器電路的一例的電路圖。
[0060] 圖37是表示逆變器電路中的半導體裝置100的動作的時序圖。
[0061] 圖38A?圖38F是逆變器電路的動作說明圖和表示此時的半導體裝置100內的狀 態的剖視圖。
[0062] 圖39是有關第18實施方式的形成有縱型M0SFET和FWD的半導體裝置的剖視圖。
[0063] 圖40是有關第19實施方式的形成有縱型M0SFET和FWD的半導體裝置的剖視圖。
[0064] 圖41是有關第20實施方式的形成有縱型IGBT和FWD的半導體裝置的剖視圖。 [0065] 圖42是表示在其他實施方式中說明的半導體裝置100的上面布局的例子的圖。

【具體實施方式】
[0066](第1實施方式）
[0067] 對本發明的一實施方式進行說明。在本實施方式中，對在單元（cell)區域中形成 有η溝道型的縱型M0SFET和FWD的半導體裝置進行說明。圖1是有關本實施方式的半導 體裝置的剖視圖。以下，基於該圖對本實施方式的半導體裝置的構造進行說明。
[0068] 圖1所示的半導體裝置的構造為，具備形成有縱型M0SFET及FWD的單元區域、和 形成有將單元區域包圍的外周耐壓構造的外周區域，但在圖1中僅表示了單元區域。關於 半導體裝置中的單元區域以外的構造，與以往是同樣的，所以這裡僅對單元區域進行說明。
[0069] 半導體裝置使用η+型半導體襯底1而形成，該η+型半導體襯底1由使雜質濃度為 高濃度的矽等半導體材料構成。在η+型的半導體襯底1的表面上，依次形成有使雜質濃度 比η+型的半導體襯底1低濃度的ιΤ型漂移層2、和將雜質濃度設定得較低的ρ型基區（base region)3〇
[0070] 此外，在p型基區3的表層部，具備使雜質濃度為比η-型漂移層2高濃度的相當 於源極區域的η+型雜質區域4,並且形成有使雜質濃度為比ρ型基區3高濃度的ρ+型接觸 區域（contact region) 5。並且，形成有從襯底表面側貫通η+型雜質區域4及ρ型基區3 達到rT型漂移層2的溝槽6,以覆蓋該溝槽6的內壁面的方式形成有柵極絕緣膜7,並且在 該柵極絕緣膜7的表面具備由摻雜多晶矽（Poly-Si)構成的柵極電極8。由這些溝槽6、柵 極絕緣膜7及柵極電極8構成的溝槽柵構造採用例如將多條溝槽6沿紙面垂直方向排列形 成的條（stripe)狀的布局。
[0071] 此外，以覆蓋柵極電極8的方式形成有由氧化膜等構成的層間絕緣膜（未圖示）， 在該層間絕緣膜之上形成有相當於源極電極的第1電極9。第1電極9通過形成於層間絕 緣膜的接觸孔與n+型雜質區域4及p+型接觸區域5電連接。另外，這裡僅對第1電極9中 的配置在接觸孔內的部分進行了圖示，但實際上在未圖示的層間絕緣膜上也形成有第1電 極9。
[0072] 進而，在n+型的半導體襯底1中的與ιΤ型漂移層2相反側的面形成有相當於漏極 電極的第2電極10。通過這樣的結構，構成縱型M0SFET的基本構造。並且，在圖1中僅圖 示了縱型M0SFET的兩個單元，但圖1所示的縱型功率M0SFET集合多個單元而構成單元區 域。
[0073] 在具有這樣的基本構造的縱型M0SFET中，在本實施方式的半導體裝置中，將柵極 電極8做成了雙柵極構造。具體而言，柵極電極8構成為，具有配置在溝槽6的上部側的第 1柵極電極8a、和配置在第1柵極電極8a的下方、即配置在溝槽6的底部側的第2柵極電 極8b。第1柵極電極8a作為過剩載流子注入抑制柵極及M0SFET驅動用柵極發揮功能，第 2柵極電極8b與第1柵極電極8a -起作為M0SFET驅動用柵極發揮功能。
[0074] 第1柵極電極8a形成為，從ρ型基區3的中間位置的深度到達該深度上方，第2 柵極電極8b形成為，從p型基區3的中間位置的深度到達η -型漂移層2的深度。這些第 1柵極電極8a和第2柵極電極8b通過由配置在它們之間的氧化膜等構成的絕緣膜11而 被絕緣分離，為能夠分別獨立地控制電壓的結構。即，如圖中所示，第1、第2柵極電極8a、 8b通過各個柵極配線與外部電連接，能夠獨立地控制分別施加的電壓。另外，在圖中，將第 1柵極電極8a及與其連接的柵極配線表述為"A"，將第2柵極電極8b及與其連接的柵極配 線表述為"B"，基於這些的表述對第1、第2柵極電極8a的狀態進行說明。
[0075] 通過這樣的構造，構成具備縱型M0SFET和FWD的半導體裝置，該縱型M0SFET，通過 在位於溝槽6的側面的p型基區3形成反型層而通過n+型雜質區域4與η-型漂移層2及 相當於漏極區域的η+型的半導體襯底1在源極一漏極間流過電流，該FWD利用了形成在ρ 型基區3與η ^型漂移層2之間的ΡΝ結。
[0076] 接著，對如上述那樣構成的具備縱型M0SFET及FWD的半導體裝置的動作進行說 明。
[0077] 首先，如果將第1電極9接地並對第2電極10施加正的電壓，則形成在ρ型基區 3與型漂移層2之間的ΡΝ結為反電壓狀態。因此，當不對第1、第2柵極電極8a、8b施 加電壓而截止的狀態時，在上述PN結中形成耗盡層，將源極一漏極間的電流切斷。
[0078] 接著，在將縱型M0SFET導通時，在將第1電極9接地並對第2電極10施加正的電 壓的狀態下，通過對第1、第2柵極電極8a、8b都施加正的電壓而成為導通的狀態。由此，在 第1、第2柵極電極8a、8b的周邊，在ρ型基區3中的與溝槽6相接的部分形成反型層，在源 極一漏極間流過電流。
[0079] 此外，在將縱型M0SFET截止、使FWD進行二極體動作時，切換對第1電極9和第2 電極10施加的電壓，對第1電極9施加正的電壓並將第2電極10接地，並且停止向第1、第 2柵極電極8a、8b的電壓施加而設置為截止的狀態。由此，在ρ型基區3不形成反型層，所 以形成在源極一漏極間的FWD進行二極體動作。
[0080] 這樣，通過對使縱型M0SFET導通時、和使縱型M0SFET截止而使FWD進行二極體 動作時進行切換，能夠進行由使用本實施方式的半導體裝置的逆變器實現的直流一交流變 換。
[0081] 在進行這樣的動作時，在從將縱型M0SFET截止而使FWD進行二極體動作時到即將 將縱型M0SFET切換為導通之前，進行用來降低恢復損失的控制。對於該控制方法，參照表 示圖2A?圖2C及圖3A?圖3B所示的半導體裝置的動作的示意圖和圖4所示的動作中的 時序圖進行說明。
[0082] 圖2A表示將縱型M0SFET截止而使FWD進行二極體動作的狀態。將該狀態表示為 圖4的期間T1，在源極一漏極間，由於形成有利用形成在ρ型基區3與型漂移層2之間 的PN結的FWD，所以如果對第1電極9施加正的電壓、對第2電極10施加負的電壓，則FWD 導通，過剩載流子被注入到PN結部。此時，設置為對第1、第2柵極電極8a、8b都不施加柵 極電壓的截止的狀態。通過從該狀態進行圖2B所示的控制，進行以下的動作。
[0083] 具體而言，在圖4的期間T2的初始時，如圖2B所示，使第2柵極電極8b保持關閉、 並對第1柵極電極8a施加正的電壓而使第1柵極電極8a成為開啟的狀態。由此，ρ型基 區3內的作為少數載流子的電子被吸引到第1柵極電極8a的周邊，在溝槽6的側面中的與 第1柵極電極8a對應的部位形成反型層12。
[0084] 此外，在圖4的期間T2的後半，如圖2C所示，由於p型基區3內的少數載流子減 少，從而由於電荷中性條件而P型基區3內的作為多數載流子的空穴也變少。因而，p型基 區3的電阻成分在以往以上，注入效率下降。結果，FWD的Vf也增加，抑制過剩載流子注入， 或者反型層12內的多數載流子與p型基區3內的多數載流子複合。
[0085] 接著，如圖3A所示，通過抑制過剩載流子注入，原本通過大量注入到型漂移層 2而積存的過剩載流子達到壽命，所以不繼續存在而消失。即，在如以往那樣進行通常的二 極管動作的情況下，是η-型漂移層2內的過剩載流子被大量注入的狀態，所以雖然過剩載 流子不能減少，但通過抑制過剩載流子注入，能夠使過剩載流子減少。
[0086] 這樣，η ^型漂移層2內的過剩載流子變少後，如圖3Β所示，切換對第1電極9和 第2電極10施加的電壓。即，進行對第1電極9施加負的電壓、對第2電極10施加正的電 壓的反電壓施加。由此，在圖4的期間Τ3中，進行恢復動作，發生反向恢復電荷Qrr，但由 於rT型漂移層2內的過剩載流子較少，所以，僅使上述第1柵極電極8a成為開啟狀態而與 不抑制過剩載流子注入的情況相比，能夠使反向恢復電荷Qrr成為足夠小的值。並且，通過 對第1、第2柵極電極8a、8b都施加正的電壓而設置為導通的狀態，在圖4的期間T4中，在 第1、第2柵極電極8a、8b的周邊，在p型基區3中的與溝槽6相接的部分形成反型層，在源 極一漏極間流過電流，能夠使縱型M0SFET導通。
[0087] 如以上說明，在本實施方式中，將柵極電極8做成了具備深度不同的第1、第2柵極 電極8a、8b的雙柵極構造。因此，通過僅使第1、第2柵極電極8a、8b中的第1柵極電極8a 開啟，能夠對P型基區3形成反型層12並使得該反型層12不形成到將ιΤ型漂移層2與n+ 型雜質區域4連接的深度。因此，能夠使第1柵極電極8a作為過剩載流子注入抑制柵極發 揮功能。
[0088] 具體而言，當從使FWD進行二極體動作的定時向使縱型M0SFET導通的定時切換 時，進行僅使第1柵極電極8a開啟的控制。由此，當從使FWD進行二極體動作的定時向使 縱型M0SFET導通的定時切換時，能夠抑制注入過剩載流子而減少存在於η _型漂移層2內 的過剩載流子，能夠降低恢復損失。
[0089] 並且，根據這樣的構造的半導體裝置，通過僅對第1柵極電極8a施加正的電壓而 形成反型層、對第2柵極電極8b不施加任何電壓，從而能夠實現恢復損失的降低，所以即使 對第2柵極電極8b施加由幹擾帶來的柵極電壓，也不易超過使縱型M0SFET導通的閾值。因 而，能夠實現不易發生由幹擾帶來的自開啟的構造的半導體裝置。
[0090] 另外，這樣形成的半導體裝置的製造方法基本上與如以往那樣將柵極電極8做成 1層構造的情況是大致同樣的，只要對形成雙柵極構造的工序進行變更就可以。
[0091] 具體而言，在溝槽6的形成後，在通過熱氧化等形成柵極絕緣膜7後，通過將摻 雜多晶矽成膜而以填埋溝槽6內的方式形成柵極電極8,但此時將摻雜多晶矽回蝕（etch back)到比p型基區3的上部深的位置。然後，在通過熱氧化等形成絕緣膜11後，通過再 次將摻雜多晶矽成膜而將溝槽6內填埋，此次進行回蝕以使摻雜多晶矽殘留在比p型基區 3的上部高的位置。這樣，能夠構成雙柵極構造。
[0092] 此外，在本實施方式那樣的雙柵極構造中，將第1柵極電極8a和第2柵極電極8b 分別各自引出柵極配線。因此，例如如圖5所示的溝槽柵構造的立體示意圖所示，只要在溝 槽6的長度方向的中途（例如中央位置）使第2柵極電極8b形成到襯底表面、在該位置引 出柵極配線、或者在該位置形成焊盤（pad)就可以。為了使第2柵極電極8b部分地形成到 襯底表面，可以通過在回蝕時在該部分處配置蝕刻掩模來實現。
[0093](第2實施方式）
[0094] 對本發明的第2實施方式進行說明。本實施方式的半導體裝置是相對於第1實施 方式將溝槽柵構造的結構變更而得的，關於其他，與第1實施方式是同樣的，所以僅對與第 1實施方式不同的部分進行說明。
[0095] 圖6是有關本實施方式的形成有縱型M0SFET及FWD的半導體裝置的剖視圖。參 照該圖，對本實施方式的半導體裝置進行說明。
[0096] 如圖6所示，在本實施方式中，通過在單元內改變溝槽6的深度，將柵極電極8用 在不同的位置改變了深度的第1、第2柵極電極8c、8d構成。第1柵極電極8c作為過剩載 流子注入抑制柵極發揮功能，深度比第2柵極電極8d淺，為沒有達到ιΤ型漂移層2的深度。 第2柵極電極8d作為M0SFET驅動用柵極發揮功能，為達到η -型漂移層2的深度。
[0097] 這樣，在將柵極電極8做成了在不同的位置改變深度而形成的第1、第2柵極電極 8c、8d的情況下，通過使第1柵極電極8c與在第1實施方式中說明的第1柵極電極8a同樣 地動作、並且使第2柵極電極8d與在第1實施方式中說明的第2柵極電極8b同樣地動作， 也能夠得到與第1實施方式同樣的效果。
[0098] 另外，本實施方式那樣的構造的半導體裝置通過基本上與以往的具備溝槽柵構造 的縱型M0SFET的半導體裝置的製造方法同樣的方法形成，但由於配置第1柵極電極8c和 第2柵極電極8d的溝槽6的深度不同，所以將它們使用各自的蝕刻掩模來形成。關於其以 外的工序，與以往的具備溝槽柵極構造的縱型M0SFET的半導體裝置的製造方法是同樣的。 [0099](第3實施方式）
[0100] 對本發明的第3實施方式進行說明。本實施方式的半導體裝置也是相對於第1實 施方式將溝槽柵構造的結構變更而得的，關於其他，與第1實施方式是同樣的，所以僅對與 第1實施方式不同的部分進行說明。
[0101] 圖7是有關本實施方式的形成有縱型M0SFET及FWD的半導體裝置的剖視圖。參 照該圖，對本實施方式的半導體裝置進行說明。
[0102] 如圖7所示，在本實施方式中，關於柵極電極8的深度都設為相同的深度，但通過 改變柵極電極8的周圍的結構，構成作為過剩載流子注入抑制柵極發揮功能的第1柵極電 極8e、和作為M0SFET驅動用柵極發揮功能的第2柵極電極8f。
[0103] 具體而言，使形成在第1柵極電極8e的周圍的柵極絕緣膜7的厚度變化，使位於 柵極絕緣膜7中的比p型基區3的上部靠下方且比型漂移層2靠上方的部分、並比從p 型基區3的上部離開規定距離的中間位置深的部分（第1部分）7a的厚度與比其淺的部分 (第2部分）7b相比較厚。即，通過改變柵極絕緣膜7的厚度，在使厚度厚的部分7a，與使 厚度薄的部分7b相比，使通過反型層的形成而能夠使縱型M0SFET導通的閾值變高。
[0104] 由此，在對第1柵極電極8e施加正的電壓時，能夠使得在柵極絕緣膜7的厚度薄 的部分7b形成反型層、在厚度厚的部分7a不形成反型層。即，在第1柵極電極8e的周圍， 能夠僅形成達不到rT型漂移層2的深度的反型層。因而，在本實施方式那樣的構造的半導 體裝置中，通過使第1柵極電極8e與在第1實施方式中說明的第1柵極電極8a同樣地動 作、並且使第2柵極電極8f與在第1實施方式中說明的第2柵極電極8b同樣地動作，也能 夠得到與第1實施方式同樣的效果。
[0105] 另外，本實施方式那樣的構造的半導體裝置也通過基本上與以往的具備溝槽柵構 造的縱型M0SFET的半導體裝置的製造方法同樣的方法形成，但在柵極絕緣膜7的形成前， 進行在形成第1柵極電極8e的溝槽6的底部形成損傷層（damage layer)的工序。圖8A? 圖8D是表示該工序的剖視圖。首先，如圖8A所示，通過在p型基區3的表面配置未圖示的 掩模並蝕刻而形成溝槽6。接著，如圖8B所示，對形成第1柵極電極8e的溝槽6的底部進 行氧離子（〇+)或氬離子（Ar+)的離子注入。由此，如圖8C所示，在溝槽6的底部形成損傷 層20。並且，如圖8D所示，當通過熱氧化而形成柵極絕緣膜7,則在形成有損傷層20的部 位氧化速率比其他部位快，將柵極絕緣膜7形成為，在溝槽6的底部側的部分7a處比其靠 上方的部分7b厚。然後，通過進行與以往同樣的工序，能夠製造本實施方式的半導體裝置。
[0106] 這裡，在圖8A?圖8D中，對在p型基區3的表層部形成n+型雜質區域4及p+型 接觸區域5之前形成溝槽6的情況進行了說明，但也可以在形成它們之後形成溝槽6。此 夕卜，關於用來形成損傷層20的離子注入，也並不限定於溝槽6的形成後，也可以在溝槽6的 形成前進行。
[0107] (第4實施方式）
[0108] 對本發明的第4實施方式進行說明。本實施方式的半導體裝置也是相對於第1實 施方式將溝槽柵構造的結構變更而得的，關於其他，與第1實施方式是同樣的，所以僅對與 第1實施方式不同的部分進行說明。
[0109] 圖9是有關本實施方式的形成有縱型M0SFET及FWD的半導體裝置的剖視圖。參 照該圖，對本實施方式的半導體裝置進行說明。
[0110] 如圖9所示，在本實施方式中，也關於柵極電極8的深度都設為相同的深度，但通 過改變柵極電極8的周圍的結構，構成作為過剩載流子注入抑制柵極發揮功能的第1柵極 電極8g、和作為M0SFET驅動用柵極發揮功能的第2柵極電極8h。
[0111] 具體而言，做成了在1柵極電極8g的周圍的與溝槽6的側面相接的位置具備雜質 濃度不同的P_型區域（第1區域）30和P+型區域（第2區域）31的構造。p-型區域30 形成在位於比P型基區3的上部靠下方且比η -型漂移層2靠上方的部分，p+型區域31形 成為比Ρ _型區域30深、並且從ρ型基區3的上部離開規定距離的位置到達η -型漂移層2 的深度。這樣，由於形成了雜質濃度不同的Ρ _型區域30和ρ+型區域31，所以在ρ+型區域 31中，與ρ_型區域30相比，形成反型層而使縱型M0SFET導通的閾值變高。
[0112] 由此，在對第1柵極電極8g施加正的電壓時，能夠使得在ρ -型區域30中形成反 型層、在P+型區域31中不形成反型層。因而，在本實施方式那樣的構造的半導體裝置中，通 過使第1柵極電極8g與在第1實施方式中說明的第1柵極電極8a同樣地動作、並且使第 2柵極電極8h與在第1實施方式中說明的第2柵極電極8b同樣地動作，也能夠得到與第1 實施方式同樣的效果。
[0113] 本實施方式那樣的構造的半導體裝置也通過基本上與以往的具備溝槽柵構造的 縱型M0SFET的半導體裝置的製造方法同樣的方法形成，但在使形成1柵極電極8e的溝槽 6形成之前進行ρ ^型區域30及p+型區域31的形成工序。它們的形成可以通過採用開口 有P _型區域30及p+型區域31的計劃形成區域的掩模所進行的ρ型雜質的離子注入及活 化來進行。只要在形成P _型區域30時和形成p+型區域31時使ρ型雜質的劑量及離子注 入能量變化，就能夠形成雜質濃度不同的P _型區域30及P+型區域31。
[0114] 另外，關於型區域30,只要雜質濃度比p+型區域31低就可以，所以也可以使p 型基區3原樣作為p -型區域30發揮功能。即，也可以僅形成p+型區域31，使位於溝槽6的 側面的P型基區3中的比p+型區域31靠上方的部分作為p -型區域30。此外，在形成p ^ 型區域30時，並不限於將p型雜質進行離子注入的情況，也可以通過離子注入η型雜質使 Ρ型基區3的一部分的載流子濃度降低來形成型區域30。
[0115] (第5實施方式）
[0116] 對本發明的第5實施方式進行說明。本實施方式的半導體裝置是將與第1實施方 式同樣的構造應用到溝槽柵構造的橫型M0SFET中而得的，關於其他，與第1實施方式是同 樣的，所以僅對與第1實施方式不同的部分進行說明。
[0117] 圖10Α?圖10Β是表示有關本實施方式的具備溝槽柵構造的橫型M0SFET及FWD 的半導體裝置的圖，圖10Α是布局圖，圖10Β是圖10Α的ΧΒ - ΧΒ的剖視圖。參照該圖，對 本實施方式的半導體裝置進行說明。
[0118] 如圖10Α?圖10Β所示，本實施方式的半導體裝置通過在構成η型漂移層的η型區 域50的規定區域形成構成溝槽柵構造的橫型M0SFET及FWD的各部而構成。η型區域50也 可以通過η型襯底構成，但也可以通過形成在半導體襯底內的η型阱（well)區域等構成。
[0119] 在η型區域50的表層部的規定區域，形成有規定深度的p型基區51，並且在該p 型基區51內的規定區域形成有比ρ型基區51淺的相當於源極區域的η+型的雜質區域52 及Ρ+型的接觸區域53。這些ρ型基區51、η+型的雜質區域52及ρ+型的接觸區域53以同 方向為長度方向而延伸設置。
[0120] 此外，在η型區域50及ρ型基區51的表層部中的、隔著η+型的雜質區域52而在 與Ρ+型的接觸區域53相反的一側，以從η+型的雜質區域52貫通ρ型基區51達到η型區 域50的方式形成有溝槽54。在該溝槽54內，隔著柵極絕緣膜55形成有具有第1柵極電極 56a及第2柵極電極56b的雙柵極構造的柵極電極56。第1柵極電極56a及第2柵極電極 56b通過絕緣膜55a而被分離。第1柵極電極56a作為過剩載流子注入抑制柵極發揮功能， 從隔著柵極絕緣膜55而與n+型的雜質區域52對置的部位形成到與ρ型基區51的中途位 置對置的部位。第2柵極電極56b作為M0SFET驅動用柵極發揮功能，形成為，從隔著柵極 絕緣膜55而與ρ型基區51的中途位置對置的部位達到與η型區域50對置的部位。
[0121] 進而，在η型區域50的表層部，從ρ型基區51、η+型的雜質區域52及ρ+型的接觸 區域53離開而形成相當於漏極區域的η+型的雜質區域57。並且，構成為，η+型的雜質區域 52及ρ+型的接觸區域53與相當於源極電極的第1電極58電連接，並且η+型的雜質區域 57與相當於漏極電極的第2電極59電連接，進而，第1柵極電極56a和第2柵極電極56b 分別與各個柵極配線連接，從而能夠獨立地控制施加的電壓。
[0122] 通過這樣的構造，構成並聯連接著溝槽柵構造的橫型M0SFET和FWD的半導體裝 置。在該半導體裝置中，溝槽柵構造的橫型M0SFET，通過對第1柵極電極56a及第2柵極電 極56b雙方施加正電壓，在位於柵極電極56的側面的ρ型基區51形成溝道，由此，在第1 電極58與第2電極59之間，進行沿襯底水平方向（橫向）流過電流的動作。這樣的構造 的半導體裝置，流過電流的方向與第1實施方式那樣的襯底垂直方向（縱向）不同，但關於 除此以外的基本動作與第1實施方式是同樣的。
[0123] 如以上說明，也可以將與第1實施方式同樣的構造應用於溝槽柵構造的橫型 M0SFET。如果做成這樣的構造，也能夠得到與第1實施方式同樣的效果。
[0124] 另外，本實施方式那樣的構造的半導體裝置，通過基本上與以往的具備溝槽柵構 造的橫型M0SFET的半導體裝置的製造方法同樣的方法形成，但關於第1柵極電極56a和第 2柵極電極56b、以及絕緣膜55a的形成方法不同。例如，在將摻雜多晶矽圖案化而將第1、 第2柵極電極56a、56b同時形成之後，在將它們的上方用層間絕緣膜覆蓋時，通過也進入到 第1、第2柵極電極56a、56b之間而形成絕緣膜55a。這樣，則能夠製造圖10A?圖10B所 示的溝槽柵構造的橫型M0SFET。
[0125] (第6實施方式）
[0126] 對本發明的第6實施方式進行說明。本實施方式的半導體裝置是將與第2實施方 式同樣的構造應用到在第5實施方式中說明那樣的溝槽柵構造的橫型M0SFET而得的，關於 本實施方式的半導體裝置的基本構造，與第5實施方式是同樣的，所以僅對與第5實施方式 不同的部分進行說明。
[0127] 圖11A?圖11C是表示有關本實施方式的具備溝槽柵構造的橫型M0SFET及FWD 的半導體裝置的圖，圖11A是布局圖，圖11B是圖11A的XIB - XIB的剖視圖，圖11C是圖 11A的XIC - XIC的剖視圖。參照該圖，對本實施方式的半導體裝置進行說明。
[0128] 如圖11A?圖11C所示，本實施方式的半導體裝置，通過在單元內改變溝槽54的 長度，用在不同的位置上改變了長度的第1、第2柵極電極56c、56d構成柵極電極56。第1 柵極電極56c是作為過剩載流子注入抑制柵極發揮功能的，長度比第2柵極電極56d短，雖 然從n+型的雜質區域52朝向n+型的雜質區域57側延伸設置，但沒有達到η型區域50,而 是長度為，從隔著柵極絕緣膜55而與η+型的雜質區域52對置的部位開始到與ρ型基區51 的中途位置對置的部位為止的長度。第2柵極電極56d是作為M0SFET驅動用柵極發揮功 能的，長度為，從隔著柵極絕緣膜55而與n+型的雜質區域52對置的部位開始達到與η型 區域50對置的部位為止的長度。
[0129] 這樣，在將柵極電極56做成了在不同的位置改變長度而形成的第1、第2柵極電極 56c、56d的情況下，通過使第1柵極電極56c與在第5實施方式中說明的第1柵極電極56a 同樣地動作、並且使第2柵極電極56d與在第5實施方式中說明的第2柵極電極56b同樣 地動作，也能夠得到與第5實施方式同樣的效果。
[0130] 另外，本實施方式那樣的構造的半導體裝置，通過基本上與以往的具備溝槽柵構 造的橫型M0SFET的半導體裝置的製造方法同樣的方法形成，但通過掩模圖案的設計，改變 配置第1柵極電極56c和第2柵極電極56d的溝槽54的長度。關於其以外的工序，與以往 的具備溝槽柵構造的橫型M0SFET的半導體裝置的製造方法是同樣的。
[0131] (第7實施方式）
[0132] 對本發明的第7實施方式進行說明。本實施方式的半導體裝置是將與第1實施方 式同樣的構造應用於縱型IGBT而不是應用於縱型M0SFET而得的。關於本實施方式的半導 體裝置的基本構造與第1實施方式是同樣的，所以僅對與第1實施方式不同的部分進行說 明。
[0133] 圖12是有關本實施方式的溝槽柵構造的縱型IGBT及FWD的剖視圖。如該圖所示， 在本實施方式中，將半導體襯底1做成了將n+型雜質區域la和p+型雜質區域lb例如交替 地形成為條狀的構造。n+型雜質區域la和p+型雜質區域lb可以通過將半導體襯底1用n+ 型構成、通過離子注入等形成P+型雜質區域lb的方法、或者將半導體襯底1用p+型構成、 通過離子注入等形成n+型雜質區域la的方法等形成。
[0134] 如果做成這樣的構造，則能夠通過n+型雜質區域la和η -型漂移層2以及p型基 區3和ρ+型接觸區域5的ΡΝ結而構成FWD、通過ρ+型雜質區域lb、型漂移層2、ρ型基 區3、n+型雜質區域4以及溝槽柵構造而構成縱型IGBT。
[0135] 在這樣的將溝槽柵構造的縱型IGBT與FWD並聯連接的構造中，與第1實施方式同 樣，能夠將柵極電極8做成具有第1、第2柵極電極8a、8b的雙柵極構造，使第1柵極電極 8a作為過剩載流子注入抑制柵極及IGBT驅動用柵極發揮功能，並且使第2柵極電極8b與 第1柵極電極8a-起作為IGBT驅動用柵極發揮功能。由此，能夠得到與第1實施方式同 樣的效果。
[0136] (第8實施方式）
[0137] 對本發明的第8實施方式進行說明。本實施方式的半導體裝置是將與第2實施方 式同樣的構造應用於縱型IGBT而不是應用於縱型M0SFET而得的。關於本實施方式的半導 體裝置的基本構造與第2實施方式是同樣的，所以僅對與第2實施方式不同的部分進行說 明。
[0138] 圖13是有關本實施方式的溝槽柵構造的縱型IGBT及FWD的剖視圖。如該圖所示， 本實施方式也與第7實施方式同樣，將半導體襯底1做成了將n+型雜質區域la和p+型雜 質區域lb例如交替地形成為條狀的構造。
[0139] 如果做成這樣的構造，則能夠通過n+型雜質區域la和η -型漂移層2以及p型基 區3和ρ+型接觸區域5的ΡΝ結而構成FWD、通過ρ+型雜質區域lb、型漂移層2、ρ型基 區3、n+型雜質區域4以及溝槽柵構造而構成縱型IGBT。
[0140] 在這樣的將溝槽柵構造的縱型IGBT與FWD並聯連接的構造中，與第2實施方式同 樣，能夠將柵極電極8做成具有在不同部位以不同的深度形成的第1、第2柵極電極8c、8d 的構造，使第1柵極電極8c作為過剩載流子注入抑制柵極發揮功能，並且使第2柵極電極 8d作為M0SFET驅動用柵極發揮功能。由此，能夠得到與第2實施方式同樣的效果。
[0141] (第9實施方式）
[0142] 對本發明的第9實施方式進行說明。本實施方式的半導體裝置是將與第5實施方 式同樣的構造應用於橫型IGBT而不是應用於橫型M0SFET而得的。關於本實施方式的半導 體裝置的基本構造與第1實施方式是同樣的，所以僅對與第1實施方式不同的部分進行說 明。
[0143] 圖14A?圖14C是表示有關本實施方式的具備溝槽柵構造的橫型IGBT及FWD的 半導體裝置的圖，圖14A是布局圖，圖14B是圖14A的XIVB - XIVB的剖視圖，圖14C是圖 14A的XIVC - XIVC的剖視圖。參照該圖，對本實施方式的半導體裝置進行說明。
[0144] 如圖14A?圖14C所示，本實施方式的半導體裝置構成為，將雜質區域57沿與n+ 型雜質區域52相同的方向延伸設置、並且交替地形成有n+型的第1雜質區域57a和p+型 的第2雜質區域57b。
[0145] 如果做成這樣的構造，則能夠通過n+型的第1雜質區域57a和η型區域50以及p 型基區51和ρ+型接觸區域53的ΡΝ結而構成FWD、通過ρ+型的第2雜質區域57b、η型區 域50、p型基區51、n+型的雜質區域52以及溝槽柵構造而構成橫型IGBT。
[0146] 通過這樣的將溝槽柵構造的橫型IGBT與FWD並聯連接的構造，與第5實施方式同 樣，能夠將柵極電極56做成具有第1、第2柵極電極56a、56b的雙柵極構造，使第1柵極電 極56a作為過剩載流子注入抑制柵極及IGBT驅動用柵極發揮功能，並且使第2柵極電極 56b與第1柵極電極56a -起作為M0SFET驅動用柵極發揮功能。由此，能夠得到與第5實 施方式同樣的效果。
[0147] (第10實施方式）
[0148] 對本發明的第10實施方式進行說明。本實施方式的半導體裝置是將與第6實施 方式同樣的構造應用到在第9實施方式中說明那樣的溝槽柵構造的橫型IGBT而得的，關於 本實施方式的半導體裝置的基本構造與第9實施方式是同樣的，所以僅對與第9實施方式 不同的部分進行說明。
[0149] 圖15A?圖15C是表示有關本實施方式的具備溝槽柵構造的橫型IGBT及FWD的 半導體裝置的圖，圖15A是布局圖，圖15B是圖15A的XVB - XVB的剖視圖，圖15C是圖15A 的XVC - XVC的剖視圖。參照該圖，對本實施方式的半導體裝置進行說明。
[0150] 如圖15A?圖15C所示，本實施方式的半導體裝置也將雜質區域57沿與n+型雜 質區域52相同的方向延伸設置、並將雜質區域57做成了交替地形成有n+型的第1雜質區 域57a和p+型的第1雜質區域57b的構造。並且，通過在單元內改變溝槽54的長度，將柵 極電極56用在不同的位置上改變了長度的第1、第2柵極電極56c、56d構成。通過將這樣 的溝槽柵構造的橫型IGBT和FWD並聯連接的構造，與第6實施方式同樣，能夠使第1柵極 電極56c作為過剩載流子注入抑制柵極發揮功能、並且使第2柵極電極56d作為IGBT驅動 用柵極發揮功能。
[0151] 這樣，能夠將使柵極電極56為在不同的位置上改變長度而形成的第1、第2柵極電 極56c、56d的形態應用到溝槽柵構造的橫型IGBT中。由此，能夠得到與第6實施方式同樣 的效果。
[0152] (第11實施方式）
[0153] 對本發明的第11實施方式進行說明。本實施方式的半導體裝置是將與第1實施 方式同樣的構造應用到平面型的縱型M0SFET而得的，關於其他，與第1實施方式是同樣的， 所以僅對與第1實施方式不同的部分進行說明。
[0154] 圖16是有關本實施方式的具備平面型的縱型M0SFET及FWD的半導體裝置的剖視 圖。參照該圖，對本實施方式的半導體裝置進行說明。
[0155] 如圖16所示，在n+型的半導體襯底1之上形成有ιΤ型漂移層2,在ιΤ型漂移層2 的表層部的規定區域形成有Ρ型基區3,並且形成有構成源極區域的η+型雜質區域4及ρ+ 型接觸區域5。這些ρ型基區3、η+型雜質區域4及ρ+型接觸區域5以紙面垂直方向為長 度方向而延伸設置，將相鄰的Ρ型基區3、η+型雜質區域4及ρ+型接觸區域5隔開規定間隔 配置，在其之間使η -型漂移層2的表面部分地露出。並且，將ρ型基區3中的位於η+型雜 質區域4與表面露出的ιΤ型漂移層2之間的部分的表面部作為溝道區域，在該溝道區域和 型漂移層2的露出表面上隔著柵極絕緣膜7形成有柵極電極8。
[0156] 柵極電極8沿溝道寬度方向（ρ型基區3等的長度方向）延伸設置，通過在溝道長 度方向上被分割而構成第1、第2柵極電極8a、8b，通過配置在它們之間的絕緣膜11而被絕 緣分離。第1柵極電極8a作為過剩載流子注入抑制柵極及MOSFET驅動用柵極發揮功能， 從隔著柵極絕緣膜7而與n+型雜質區域4對置的部位形成到與p型基區3的中途位置對 置部位。第2柵極電極8b作為MOSFET驅動用柵極發揮功能，形成為，從隔著柵極絕緣膜7 與P型基區3的中途位置對置的部位達到與η -型漂移層2對置的部位。
[0157] 並且，通過具備與η+型雜質區域4及ρ+型接觸區域5電連接的相當於源極電極的 第1電極9、並且在半導體襯底1的背面形成相當於漏極電極的第2電極10,構成本實施方 式的半導體裝置。
[0158] 通過這樣的構造，構成將平面型的縱型MOSFET與FWD並聯連接的半導體裝置。在 該半導體裝置中，平面型的縱型M0SFET，通過對第1柵極電極8a及第2柵極電極8b雙方施 加正電壓，在位於柵極電極8的下方的p型基區3中形成溝道，由此進行在與η -型漂移層 2的表面平行的方向上使電流在第1電極9與第2電極10之間流過的動作。這樣，在本實 施方式中，在將柵極電極8形成在襯底表面、將溝道形成在襯底表面這一點上與第1實施方 式不同，但關於其以外的基本動作與第1實施方式是同樣的。
[0159] 如以上說明，也能夠將與第1實施方式同樣的構造應用到平面型的縱型MOSFET 中。作為這樣的構造，也能夠得到與第1實施方式同樣的效果。
[0160] 另外，本實施方式那樣的構造的半導體裝置通過基本上與以往的具備平面型的縱 型MOSFET的半導體裝置的製造方法同樣的方法形成，但關於第1柵極電極8a和第2柵極 電極8b及絕緣膜11的形成方法不同。例如在將摻雜多晶矽圖案化而將第1、第2柵極電 極8a、8b同時形成之後、用層間絕緣膜覆蓋它們的上方時，通過也進入到第1、第2柵極電極 8a、8b之間而形成絕緣膜11。如果這樣，則能夠製造圖16所示的平面型的縱型MOSFET。
[0161] (第12實施方式）
[0162] 對本發明的第12實施方式進行說明。本實施方式的半導體裝置是將與第2實施 方式同樣的構造應用到在第11實施方式中說明那樣的平面型的縱型MOSFET而得的。關於 本實施方式的半導體裝置的基本構造，與第11實施方式是同樣的，所以僅對與第11實施方 式不同的部分進行說明。
[0163] 圖17是表示有關本實施方式的具備平面型的縱型MOSFET及FWD的半導體裝置的 圖。
[0164] 如圖17所示，本實施方式的半導體裝置在不同的位置上設有作為過剩載流子注 入抑制柵極發揮功能的單元、和作為MOSFET驅動用柵極發揮功能的單元。具體而言，在作 為過剩載流子注入抑制柵極發揮功能的單元中，作為柵極電極8而具備從隔著柵極絕緣膜 7而與n+型雜質區域4對置的部位形成到與p型基區3的中途位置對置的部位的第1柵極 電極8c。此外，在作為MOSFET驅動用柵極發揮功能的單元中，作為柵極電極8而具備從隔 著柵極絕緣膜7而與n+型雜質區域4對置的部位經過與p型基區3對置的部位並達到與 型漂移層2對置的部位的第2柵極電極8d。
[0165] 在這樣使柵極電極8為在不同的位置上改變長度而形成的第1、第2柵極電極8c、 8d的情況下，通過使第1柵極電極8c與在第2實施方式中說明的第1柵極電極8a同樣動 作、並且使第2柵極電極8d與在第2實施方式中說明的第2柵極電極8b同樣動作，也能夠 得到與第2實施方式同樣的效果。
[0166] 另外，本實施方式那樣的構造的半導體裝置通過基本上與第11實施方式的構造 的具備平面型的縱型MOSFET的半導體裝置的製造方法同樣的方法形成，僅變更形成柵極 電極8時的掩模圖案就可以。
[0167] (第13實施方式）
[0168] 對本發明的第13實施方式進行說明。本實施方式的半導體裝置是將與第1實施 方式同樣的構造應用到平面型的橫型MOSFET而得的。平面型的橫型MOSFET的基本構造與 在第5實施方式中說明的溝槽柵構造的橫型MOSFET是同樣的，所以僅對與第5實施方式不 同的部分進行說明。
[0169] 圖18A?圖18B是表示有關本實施方式的具備平面型的橫型MOSFET及FWD的半 導體裝置的圖，圖18A是布局圖，圖18B是圖18A的XVIIIB -XVIIIB的剖視圖。圖18A雖 不是剖視圖，但為了使圖容易觀察而部分地表示陰影。以下，參照該圖對本實施方式的半導 體裝置進行說明。
[0170] 如圖18A?圖18B所示，在η型區域50的表層部的規定區域形成有p型基區51， 並且在該Ρ型基區51內的規定區域形成有η+型的雜質區域52及Ρ+型的接觸區域53。
[0171] 柵極電極56沿溝道寬度方向（ρ型基區51等的長度方向）延伸設置，通過在溝道 長度方向上被分割而構成第1、第2柵極電極56a、56b，通過配置在它們之間的絕緣膜55a 而被絕緣分離。第1柵極電極56a作為過剩載流子注入抑制柵極及MOSFET驅動用柵極發 揮功能，從隔著柵極絕緣膜55而與n+型雜質區域52對置的部位形成到與ρ型基區51的中 途位置對置的部位。第2柵極電極56b作為MOSFET驅動用柵極發揮功能，形成為，從隔著 柵極絕緣膜55而與ρ型基區51的中途位置對置的部位達到與η型區域50對置的部位。
[0172] 並且，通過具備與η+型的雜質區域52及ρ+型的接觸區域53電連接的第1電極 58、並且具備與從ρ型基區51、η+型雜質區域52及ρ+型接觸區域53離開而形成的η+型雜 質區域57電連接的第2電極59,構成本實施方式的半導體裝置。
[0173] 通過這樣的構造，構成將平面型的橫型MOSFET與FWD並聯連接的半導體裝置。在 該半導體裝置中，平面型的橫型MOSFET，通過對第1柵極電極56a及第2柵極電極56b雙方 施加正電壓，在位於柵極電極56的下方的ρ型基區51中形成溝道，由此進行在第1電極58 與第2電極59之間沿襯底水平方向（橫向）流過電流的動作，而關於其以外的基本動作與 第1實施方式是同樣的。
[0174] 如以上說明，也能夠將與第1實施方式同樣的構造應用到平面型的橫型MOSFET 中。作為這樣的構造，也能夠得到與第1實施方式同樣的效果。
[0175] 另外，本實施方式那樣的構造的半導體裝置通過基本上與以往的具備平面型的橫 型MOSFET的半導體裝置的製造方法同樣的方法形成，但關於第1柵極電極56a和第2柵極 電極56b及絕緣膜55a的形成方法不同。例如在將摻雜多晶矽圖案化而將第1、第2柵極電 極56a、56b同時形成之後、用層間絕緣膜覆蓋它們的上方時，通過也進入到第1、第2柵極電 極56a、56b之間而形成絕緣膜55a。如果這樣，則能夠製造圖18A?圖18B所示的平面型的 橫型 MOSFET。
[0176] (第14實施方式）
[0177] 對本發明的第14實施方式進行說明。本實施方式的半導體裝置是將與第2實施 方式同樣的構造應用到在第13實施方式中說明那樣的平面型的橫型MOSFET而得的。關於 本實施方式的半導體裝置的基本構造，與第13實施方式是同樣的，所以僅對與第13實施方 式不同的部分進行說明。
[0178] 圖19A?圖19B是表示有關本實施方式的具備平面型的橫型M0SFET及FWD的半 導體裝置的圖，圖19A是布局圖，圖19B是圖19A的XIXB - XIXB的剖視圖，圖19C是圖19A 的XIXC - XIXC的剖視圖。
[0179] 如圖19A?圖19C所示，本實施方式的半導體裝置在不同的位置上設有作為過剩 載流子注入抑制柵極發揮功能的單元、和作為M0SFET驅動用柵極發揮功能的單元。具體而 言，在作為過剩載流子注入抑制柵極發揮功能的單元中，作為柵極電極56而具備從隔著柵 極絕緣膜55而與n+型雜質區域52對置的部位形成到與p型基區51的中途位置對置的部 位的第1柵極電極56c。此外，在作為M0SFET驅動用柵極發揮功能的單元中，作為柵極電極 56而具備從隔著柵極絕緣膜55而與n+型雜質區域52對置的部位經過與p型基區51對置 的部位並達到與η型區域50對置的部位的第2柵極電極56d。
[0180] 在這樣使柵極電極56為在不同的位置上改變長度而形成的第1、第2柵極電極 56c、56d的情況下，通過使第1柵極電極56c與在第2實施方式中說明的第1柵極電極56a 同樣動作、並且使第2柵極電極56d與在第2實施方式中說明的第2柵極電極56b同樣動 作，也能夠得到與第2實施方式同樣的效果。
[0181] 另外，本實施方式那樣的構造的半導體裝置通過基本上與第13實施方式的構造 的具備平面型的縱型M0SFET的半導體裝置的製造方法同樣的方法形成，僅變更形成柵極 電極56時的掩模圖案就可以。
[0182] (第15實施方式）
[0183] 對本發明的第15實施方式進行說明。本實施方式的半導體裝置採用僅在柵極電 極8的一部分形成與第1實施方式同樣的雙柵極構造的形態，關於其他與第1實施方式是 同樣的，所以僅對與第1實施方式不同的部分進行說明。
[0184] 圖20是有關本實施方式的具備溝槽柵構造的縱型M0SFET及FWD的半導體裝置的 剖視圖。如該圖所示，在本實施方式中，在紙面垂直方向上延伸設置的溝槽柵構造並列排列 有多條。將它們中的一定比例作為雙柵極構造的柵極電極8。例如，在圖20的例子中，布局 為，對於作為M0SFET驅動用柵極發揮功能的單柵極構造的柵極電極8,具有第1柵極電極 8a及第2柵極電極8b的雙柵極構造的柵極電極8的比例為3 :1。
[0185] 這樣，也可以不將柵極電極8的全部做成雙柵極構造、而僅將柵極電極8中的一部 分做成雙柵極構造。此外，在做成這樣的構造的情況下，關於作為M0SFET驅動用柵極發揮 功能的單柵極構造的柵極電極8,能夠比雙柵極構造的柵極電極8寬度窄，所以能夠相應地 實現集成化。由此，能夠實現半導體裝置的更小型化、或實現在以相同尺寸構成半導體裝置 的情況下流過的電流量的增加。
[0186] (第16實施方式）
[0187] 對本發明的第16實施方式進行說明。本實施方式的半導體裝置是將與第1實施 方式同樣的雙柵極構造以柵極電極8沒有絕緣膜11而構成的結構，關於其他與第1實施方 式是同樣的，所以僅對與第1實施方式不同的部分進行說明。
[0188] 圖21是有關本實施方式的具備溝槽柵構造的縱型M0SFET及FWD的半導體裝置的 剖視圖。如該圖所示，在本實施方式中，在第1柵極電極8a與第2柵極電極8b之間不具備 絕緣膜11，而是將第1柵極電極8a和第2柵極電極8b用功函數不同的材料構成、基於它們 的功函數差，使第1柵極電極8a作為過剩載流子注入抑制柵極發揮功能，並且使第2柵極 電極8b與第1柵極電極8a -起作為MOSFET驅動用柵極發揮功能。
[0189] 例如，第1柵極電極8a由p型摻雜的多晶矽構成，第2柵極電極8b由η型摻雜的 多晶矽構成。在這樣的情況下，如果對柵極電極8施加正的電壓，則首先通過對第1柵極電 極8a施加該電壓，ρ型基區3在直到第1柵極電極8a的深度發生反型。因而，能夠使第1 柵極電極8a作為過剩載流子注入抑制柵極發揮功能。接著，如果使對柵極電極8施加的電 壓增加第1柵極電極8a與第2柵極電極8b之間的功函數差以上，則ρ型基區3在直到第2 柵極電極8b的深度發生反型，形成溝道。由此，能夠使MOSFET動作。因而，能夠使第2柵 極電極8b與第1柵極電極8a -起作為MOSFET驅動用柵極發揮功能。
[0190] 這樣，將第1柵極電極8a和第2柵極電極8b用功函數不同的材料構成，也能夠得 到與第1實施方式同樣的效果。但是，關於第1柵極電極8a與第2柵極電極8b之間的功 函數差，需要選擇第1、第2柵極電極8a、8b的材料、以使第1柵極電極8a與第2柵極電極 8b之間的功函數差比第1柵極電極8a與柵極絕緣膜7之間的功函數差小。即，假如第1柵 極電極8a與柵極絕緣膜7之間的功函數差比第1柵極電極8a與第2柵極電極8b之間的 功函數差小，則成為不對第2柵極電極8b施加電壓、而將大致全部的柵極電壓施加在第1 柵極電極8a與柵極絕緣膜7之間。因此，選擇第1、第2柵極電極8a、8b的材料，以使其滿 足該條件。
[0191] 另外，這裡對將第1柵極電極8a和第2柵極電極分別用ρ型摻雜或η型摻雜的多 晶矽構成的情況進行了說明，但也可以通過功函數不同的兩種金屬材料構成第1、第2柵極 電極8a、8b。
[0192] 進而，也可以如圖22所示的變形例那樣，在第1、第2柵極電極8a、8b之間具備由 與它們不同的材料構成的中間部件13。例如，第1柵極電極8a、中間部件13及第2柵極電 極8b依次由ρ型摻雜的多晶矽、金屬、η型摻雜的多晶矽等構成。在這樣的形態的情況下， 如果施加柵極電壓，則成為以第1柵極電極8a -中間部件13 -第2柵極電極8b的順序施 加柵極電壓，通過控制該電壓，能夠使P型基區3中的形成反型層的位置直到第1柵極電極 8a的深度、或直到第2柵極電極8b的深度。如果這樣，也能夠進行與圖12所示的半導體 裝置同樣的動作。另外，在做成這樣的構造的情況下，第1柵極電極8a、中間部件13及第2 柵極電極8b的材料不限於金屬或半導體材料，是怎樣的組合都可以。此外，在這樣的結構 中，也可以在第1、第2柵極電極8a、8b之間不僅具備1層的中間材料13、還層疊許多不同 功函數的材料等。
[0193] (其他實施方式）
[0194] 在上述第1實施方式中，在將柵極電極8做成雙柵極構造的情況下，將第2柵極電 極8b在溝槽6的長度方向的中途形成到襯底表面。但是，這不過示出了柵極電極8的引出 方式的一例，也可以為其他構造。例如，也可以如圖23所示的溝槽柵構造的立體示意圖所 示那樣，在溝槽6的長度方向前端位置上將第2柵極電極8b形成到襯底表面、在該位置將 柵極配線引出、或者在該位置形成焊盤。
[0195] 圖24是表示將第2柵極電極8b如圖6所示那樣在溝槽6的長度方向的中途形成 到襯底表面的情況下、及如圖23所示那樣在溝槽6的長度方向前端位置上形成到襯底表面 的情況下的半導體裝置的布局例的立體圖。如該圖所示，在構成半導體裝置的晶片的中央 位置形成有焊盤40,並且在晶片的端部形成有焊盤41。
[0196] 如圖6所示，在溝槽6的長度方向的中途將第2柵極電極8b形成到襯底表面的情 況下，將圖24所示的焊盤40作為與第2柵極電極8b連接的部件使用，將焊盤41作為與第 1柵極電極8a連接的部件使用。此外，如圖23所示，在溝槽6的長度方向前端位置上將第 2柵極電極8b形成到襯底表面的情況下，將圖24所示的焊盤40作為與第1柵極電極8a連 接的部件使用，將焊盤41作為與第2柵極電極8b連接的部件使用。
[0197] 此外，在第2?第4實施方式中，對使溝槽柵構造為條狀的情況、即將第1柵極電 極8c、8e、8g和第2柵極電極8d、8f、8h布局為條狀的情況進行了說明。但是，這些只不過 表不單純的一例，可以做成各種布局。圖25是表不有關第2實施方式的第1、第2柵極電極 8c、8d的布局例的立體圖。如該圖所示，可以做成將第2柵極電極8d配置為條狀、並將第1 柵極電極8d部分地配置在第2柵極電極8d之間那樣的結構。
[0198] 圖26是表示如上述那樣做成將第1柵極電極8c部分地配置在第2柵極電極8d 之間那樣的結構的情況下的半導體裝置的布局例的立體圖。如該圖所示，在構成半導體裝 置的晶片的中央位置形成有焊盤40,並且在晶片的端部形成有焊盤41。
[0199] 在如圖25那樣做成將第1柵極電極8c部分地配置在第2柵極電極8d之間那樣 的結構的情況下，將焊盤40作為與第1柵極電極8c連接的部件使用，將焊盤41作為與第2 柵極電極8d連接的部件使用。另外，這裡作為第2實施方式的半導體裝置而進行了說明， 但在第3、第4實施方式中也可以米用同樣的布局。
[0200] 此外，在上述各實施方式中，以使第1導電型為η型、使第2導電型為p型的η溝 道型的M0SFET為例進行了說明，但對於使各構成要素的導電型反型的ρ溝道型的M0SFET 也能夠採用本發明。
[0201] 此外，在上述第2?第4實施方式中，以將構成M0SFET驅動用柵極和過剩載流子 注入抑制柵極的柵極電極8彼此相鄰配置、且將它們以1 :1的比例形成的布局為例進行了 說明，但這不過是舉出了單純的一例，也可以為其他布局。圖27Α?圖27C是表示其他布局 例的立體布局圖。另外，在圖27Α?圖27C中，僅圖示了柵極電極8的布局。此外，圖27雖 不是剖視圖，但為了容易觀看圖而方便地將柵極電極8用陰影表示。
[0202] 也可以如圖27Α所示那樣做成以下布局：每配置多條（在本圖中是兩條）構成 M0SFET驅動用柵極的柵極電極8d、8f、8h而配置1條構成過剩載流子注入抑制柵極的柵極 電極8c、8e、8g。如果這樣，則與將構成M0SFET驅動用柵極和過剩載流子注入抑制柵極的柵 極電極8以1 :1的比例形成的情況相比，能夠增加作為M0SFET動作的部分的面積。
[0203] 此外，也可以如圖27B所示那樣做成以下布局：使構成過剩載流子注入抑制柵極 的柵極電極8c、8e、8g部分地集中到多條並列排列的柵極電極8中的中央部分等、使在其以 外的部位為構成M0SFET驅動用柵極的柵極電極8d、8f、8h。
[0204] 進而，也可以如圖27C所示那樣做成以下布局：將構成M0SFET驅動用柵極的柵極 電極8d、8f、8h多條並列地排列、僅在中央部在其之間部分地具備構成過剩載流子注入抑 制柵極的柵極電極8 C、8e、8g、在其以外的部位僅為構成M0SFET驅動用柵極的柵極電極8d、 8f、8h。
[0205] 同樣，在將在第15實施方式中說明的單柵極構造和雙柵極構造的柵極電極8兩者 都形成的情況下，也能夠採用圖27A?圖27C所示的構造。即，可以將圖27A?圖27C所示 的構成過剩載流子注入抑制柵極的柵極電極8c、8e、8g的位置作為雙柵極構造的柵極電極 8、將構成MOSFET驅動用柵極的柵極電極8d、8f、8h的位置作為單柵極構造的柵極電極8。
[0206] 另外，這裡對圖27A?圖27C所示的布局進行了說明，但當然也可以是圖27A?圖 27C以外的布局。
[0207] 此外，對於作為上述絕緣柵構造的半導體開關元件而採用縱型或橫型及平面型的 MOSFET的半導體裝置，也能夠採用超結構造。
[0208] 圖28是對於在第1實施方式中說明的具有縱型MOSFET的半導體裝置、在縱型 MOSFET中採用超結構造的圖。具體而言，在型漂移層2內形成溝槽而埋入型層、或 者在型漂移層2的生長中將p型雜質分為多個階段進行離子注入，從而具備型列 (column) 2a和型列2b交替地重複的超結構造。這樣，對於為超結構造的情況，通過做成 與第1實施方式同樣的溝槽柵構造，也能夠得到與第1實施方式同樣的效果。另外，這裡說 明了對第1實施方式採用超結構造的情況，但當然對於採用其他MOSFET的半導體裝置也能 夠採用超結構造。
[0209] 此外，在上述各實施方式中，作為絕緣柵構造的半導體開關元件，以縱型或橫型及 平面型的MOSFET或IGBT為例進行了說明，但對於其他構造的MOSFET或IGBT、例如凹型 等的任一種半導體開關元件都能夠採用本發明。此外，在上述第1?第14實施方式中，以 MOSFET為例，但也可以構成同樣的構造的IGBT。S卩，將半導體襯底1通過n+型雜質區域la 和P+型雜質區域lb構成、將雜質區域57通過n+型第1雜質區域57a和p+型第2雜質區 域57b構成就可以。進而，在上述各實施方式中，對將絕緣柵構造的半導體開關元件和FWD 一晶片化的構造進行了說明，但只要是將它們並聯連接的構造的半導體裝置，則並不限於 將絕緣柵構造的半導體開關元件和FWD -晶片化的結構，對於形成於不同晶片的半導體裝 置也能夠採用本發明。
[0210] 另外，在IGBT的情況下，在將IGBT和FWD用不同晶片構成的情況下，在半導體襯 底1不需要形成n+型雜質區域la，在雜質區域57不需要形成n+型第1雜質區域57a。
[0211] 圖29是將溝槽構造的縱型IGBT和FWD用不同晶片構成的情況下的示意剖視圖。 此外，圖30是將溝槽構造的縱型MOSFET和FWD用不同晶片構成的情況下的剖視圖。
[0212] 如這些圖所示，在形成有縱型IGBT或縱型MOSFET的晶片中，通過與上述各實施方 式同樣的構造構成縱型IGBT或縱型MOSFET。即，在p+型或n+型的半導體襯底1之上形成 型漂移層2和p型基區3,在p型基區3的表層部形成有n+型雜質區域4。並且，在溝槽 6內隔著柵極絕緣膜7形成柵極電極8,還形成有隔著n+型雜質區域4及p+型接觸區域5 與P型基區3連接的第1電極9及與半導體襯底1電連接的第2電極10。
[0213] 在形成有FWD的晶片中，通過構成第1導電型層的η型陰極層60和形成在其上的 構成第2導電型層的ρ型陽極層61構成ΡΝ結。此外，對ρ型陽極層61電連接構成陽極電 極的第1電極62,並且對η型陰極層60電連接構成陰極電極的第2電極63。進而，在ρ型 陽極層61的表層部形成有比η型陰極層60雜質濃度高的構成第1雜質區域的η+型雜質 區域64,並形成有從該η+型雜質區域64達到ρ型陽極區域61的溝槽65。並且，在溝槽65 內隔著柵極絕緣膜66形成有構成第1柵極電極的柵極電極67。
[0214] 通過這樣的構造，能夠將FWD形成於不同晶片。並且，通過將各晶片的相互的第1 電極9、62電連接、並且將相互的第2電極10、63電連接，從而構成將以不同晶片構成的縱 型IGBT或縱型MOSFET與FWD並聯連接的半導體裝置。這樣，也可以將縱型IGBT或縱型 M0SFET與FWD用不同晶片構成。
[0215] 在將縱型IGBT與FWD用不同晶片構成的情況下，由於縱型IGBT不進行恢復，所以 在FWD中需要過剩載流子注入抑制柵極。因而，通過對形成FWD的晶片形成構成過剩載流 子注入抑制柵極的柵極電極67,能夠得到與第1實施方式等同樣的效果。此外，在形成縱型 MOSFET和FWD的情況下，在將它們一晶片化的構造中，與使縱型MOSFET與FWD為不同晶片 的情況相比，不論如何FWD的性能都變差。因此，也可以將FWD用與縱型MOSFET不同的芯 片構成而將FWD外裝。
[0216] 另外，這裡對將FWD相對於溝槽構造的縱型IGBT或縱型MOSFET以不同晶片構成 的情況進行了說明，但並不限於溝槽構造，也可以將FWD相對於平面型的縱型IGBT或縱型 MOSFET以不同晶片構成。此外，並不限於縱型IGBT或縱型M0SFET，可以說對於橫型IGBT 或橫型MOSFET也是同樣的。
[0217] 此外，關於在第3、第4實施方式中說明的圖7、圖9所示的半導體裝置，也可以將 縱型IGBT與FWD以不同晶片構成。圖31及圖32是對於第3、第4實施方式將溝槽構造的 縱型MOSFET與FWD用不同晶片構成的情況下的示意剖視圖。
[0218] 在圖31所示的半導體裝置中，關於形成有縱型MOSFET的晶片，做成了與圖30同 樣的構造，關於形成有FWD的晶片，做成了與圖30大致同樣的構造，但過剩載流子注入抑制 柵極的構造不同。即，對於柵極絕緣膜66,比η型陰極層60的上部深，並且，將比η型陰極 層60的上部淺的位置作為中間位置、在比該中間位置深的第1部分66a和淺的第2部分 66b中厚度不同、在第1部分66a中使厚度比第2部分66b厚。通過做成這樣的構造，能夠 將進行與第3實施方式同樣的動作的半導體裝置的縱型MOSFET和FWD用不同晶片構成。
[0219] 此外，圖32所示的半導體裝置中，關於形成有縱型MOSFET的晶片也做成了與圖30 同樣的構造，關於形成有FWD的晶片也做成了與圖30大致同樣的構造，但在過剩載流子注 入抑制柵極的周圍，P型陽極層61的構造不同。即，將比該p型陽極層61的上部深且比η 型陰極側60的上部淺的位置作為中間位置，位於溝槽65的側面的ρ型陽極層61的雜質濃 度在比該中間位置淺的第1區域61a和深的第2區域61b中不同，在第2區域61b中使雜 質濃度比第1區域61a濃。通過做成這樣的構造，能夠將進行與第4實施方式同樣的動作 的半導體裝置的縱型MOSFET和FWD用不同晶片構成。
[0220] (第17實施方式）
[0221] 對本發明的第17實施方式進行說明。在本實施方式中，對在單元區域中形成有η 溝道型的縱型MOSFET和FWD的半導體裝置100進行說明。圖33是有關本實施方式的半導 體裝置100的剖視圖。圖34是圖33所示的半導體裝置100的上面布局圖。以下，基於這 些圖對本實施方式的半導體裝置1〇〇的構造進行說明。
[0222] 圖33所示的半導體裝置100如圖34所示那樣，構成為具備形成有縱型MOSFET及 FWD的單元區域R1、和形成有將單元區域R1包圍的外周耐壓構造的外周區域R2,但在圖33 中僅表示了單元區域R1。關於半導體裝置100中的、單元區域R1以外的構造，與以往是同 樣的，所以這裡僅對單元區域R1進行說明。
[0223] 半導體裝置100使用由雜質濃度為高濃度的矽等半導體材料構成的n+型襯底（第 1導電型半導體層）101而形成。在n+型襯底101的表面上，依次形成有雜質濃度比n+型襯 底101低濃度的型漂移層102、和雜質濃度設定得較低的p型基區103。進而，在型 漂移層102,等間隔地形成有達到ρ型基區103的下方位置的ρ型體層103a。該ρ型體層 103a用來構成體二極體的陽極，該體二極體構成FWD，p型體層103a將一方向、具體而言將 圖33的紙面垂直方向作為長度方向而延伸設置。
[0224] 此外，在ρ型基區103的表層部，具備雜質濃度為比η +型漂移層102高濃度的相 當於源極區域的η+型雜質區域（第1導電型雜質區域）104,並且形成有雜質為比ρ型基區 103高濃度的ρ+型接觸區域105。並且，形成有距襯底表面側為相同的深度的多個溝槽106， 以覆蓋該溝槽106的內壁面的方式形成有柵極絕緣膜107,並且在該柵極絕緣膜107的表面 具備由摻雜多晶矽構成的柵極電極108。由這些溝槽106、柵極絕緣膜107及柵極電極108 構成的溝槽柵構造，例如如圖34所示那樣，為將溝槽106在相同方向上排列多條而形成的 條狀的布局。
[0225] 這裡，柵極電極108設有兩種，一種為縱型M0SFET的驅動用柵極電極108a，另一種 為二極體用柵極電極l〇8b。
[0226] 驅動用柵極電極108a形成在沒有形成ρ型體層103a的區域，配置驅動用柵極電 極108a的溝槽（第1溝槽）106a構成為，從襯底表面側貫通n+型雜質區域104及ρ型基 區103而達到f型漂移層102。因此，如果對驅動用柵極電極108a施加柵極電壓，則在位 於柵極電極l〇8a的側面的ρ型基區103中形成反型層，能夠以該反型層為溝道使n+型雜 質區域104與型漂移層102導通。
[0227] 二極體用柵極電極108b形成在形成有ρ型體層103a的區域，配置二極體用柵極 電極108b的溝槽（第2溝槽）106b比ρ型體層103a淺，且底部位於ρ型體層103a內從而 成為沒有達到η -型漂移層102的構造。因此，如果對二極體用柵極電極108b施加柵極電 壓，則在位於柵極電極108b的側面的ρ型基區103中形成反型層，但n+型雜質區域104與 型漂移層102不導通。
[0228] 驅動用柵極電極108a和二極體用柵極電極108b分別獨立地被進行電壓施加。關 於這些驅動用柵極電極l〇8a和二極體用柵極電極108b的形成比例是任意的，但在本實施 方式中，通過將驅動用柵極電極l〇8a和二極體用柵極電極108b交替地依次布局，使形成比 例為1 :1。
[0229] 此外，以覆蓋柵極電極108的方式形成由氧化膜等構成的層間絕緣膜（未圖示）， 在該層間絕緣膜之上，除了相當於源極電極的表面電極109以外，還形成有驅動用柵極配 線110a及二極體用柵極配線110b。並且，通過層間絕緣膜，將表面電極109、驅動用柵極配 線110a及二極體用柵極配線110b絕緣，並且將它們分別與M0SFET的希望部位電連接。具 體而言，表面電極109通過形成於層間絕緣膜的接觸孔而與n+型雜質區域104及p+型接觸 區域105電連接。此外，驅動用柵極配線110a及二極體用柵極配線110b也通過形成於層 間絕緣膜的接觸孔而分別與驅動用柵極電極l〇8a及二極體用柵極電極108b電連接。
[0230] 另外，使單元區域R1的大致整個區域為表面電極109,將驅動用柵極配線110a及 二極體用柵極配線ll〇b避開表面電極109而布局。例如，驅動用柵極配線110a和二極體 用柵極配線ll〇b在單元區域R1的周圍引繞，如圖34所示那樣，對配置在紙面右上的角部 的驅動用柵極焊盤111a和二極體用柵極焊盤111b分別電連接。
[0231] 在此情況下，如果做成例如圖35所示的配線引出構造的示意圖的構造，則配線布 局變得容易。即，關於驅動用柵極配線ll〇a，連接到各驅動用柵極電極108a的長度方向的 一端側，並引繞到驅動用柵極焊盤111a。此外，關於二極體用柵極配線110b，連接到各二極 管用柵極電極l〇8b的長度方向的另一端側，並引繞到二極體用柵極焊盤111b。即，將各配 線110a、110b在晶片上向不同的方向引出。如果這樣，則在單元區域R1的外周，可以不做 成將驅動用柵極配線ll〇a和二極體用柵極配線110b雙方重疊配置的布局，能夠使配線布 局變得容易。
[0232] 進而，在n+型襯底101中的與型漂移層2相反側的面形成有相當於漏極電極 的背面電極112。在圖33中，僅圖示了在兩個單元的縱型M0SFET之間具備1個單元的FWD 的部分，但通過將這樣的縱型M0SFET及FWD多個單元交替地排列而構成圖34的布局的單 元區域R1。
[0233] 通過這樣的構造，構成具備縱型M0SFET和FWD的半導體裝置100,該縱型M0SFET， 通過在位於溝槽106的側面的p型基區103中形成反型層，使電流通過n+型雜質區域104 與rT型漂移層102及n+型襯底101流過源極一漏極間，該FWD利用在構成陽極的p型體層 l〇3a與構成陰極的η -型漂移層102之間形成的PN結。
[0234] 接著，對具備如上述那樣構成的縱型M0SFET及FWD的半導體裝置100的動作進行 說明。
[0235] 首先，對在上述結構的半導體裝置100中具備的縱型M0SFET及FWD的基本動作進 行說明。
[0236] (1)如果將表面電極109接地並對背面電極112施加正的電壓，則形成在ρ型體層 103a與n+型漂移層102之間的ΡΝ結為反電壓狀態。因此，當對各柵極電極108a、108b不 施加電壓而為截止的狀態時，在上述PN結中形成耗盡層，將源極一漏極間的電流切斷。
[0237] (2)接著，在將縱型M0SFET導通時，在將表面電極109接地並對背面電極112施加 正的電壓的狀態下，通過對驅動用柵極電極l〇8a施加正的電壓而成為導通的狀態。由此， 在驅動用柵極電極108a的周邊，在ρ型基區103中的與溝槽106相接的部分形成反型層， 將其作為溝道而在源極一漏極間流過電流。
[0238] (3)在使FWD進行二極體動作時，對表面電極109施加正的電壓並將背面電極12 接地，並且將向各柵極電極108a、108b的電壓施加停止而成為截止的狀態。由此，在ρ型基 區103中不形成反型層，因此形成在源極一漏極間的FWD進行二極體動作。
[0239] 這樣，在如本實施方式那樣構成的半導體裝置中，能夠將縱型M0SFET切換為導通 或截止狀態、或使FWD進行二極體動作。並且，通過使用這樣的構造的半導體裝置，進行用 來同時實現回流損失的降低和恢復損失的降低的控制。
[0240] 關於該控制方法，使用採用本實施方式的半導體裝置100的電路例進行說明。圖 36是表示採用本實施方式的半導體裝置100的逆變器電路的一例的電路圖。圖37是表示 逆變器電路中的半導體裝置100的動作的時序圖。在圖37中，+V1和+V2既可以是相同的 電壓，也可以是對應於性能的不同的電壓。此外，在XXXVIIA處，在M0S1即將再次導通之前 (即在M0S2即將進行恢復動作之前），使FWD2導通。在XXXVIIB處，M0S1的再導通和FWD2 的截止根據需要也可以重疊（overlap)。圖38A?圖38F是逆變器電路的動作說明圖和表 示此時的半導體裝置100內的狀態的剖視圖，與圖37中的狀態（1)?（4)對應。這裡，在 圖38C及圖38D中，表示通過載流子注入帶來的二極體動作，在圖38E及圖38F中，表示通 過反型層的形成、容易地進行電子的抽取、空穴（hole)消失。
[0241] 如本實施方式那樣構成的半導體裝置100例如如圖36所示那樣串聯連接兩個，在 用來驅動感應負載120的半橋電路中使用。並且，通過切換分別設置在兩個半導體裝置100 中的縱型M0SFET的導通或截止，切換從直流電源121對感應負載120供給的電流的方向， 由此驅動感應負載120。在以下的說明中，將設置在構成半橋電路的兩個半導體裝置100中 上側（high side)的半導體裝置100中的縱型M0SFET、FWD稱作M0SUFWD1，將設置在下側 (low side)的半導體裝置100中的縱型M0SFET、FWD2稱作M0S2、FWD2,以將M0S1從導通的 狀態切換為截止、並再次切換為導通狀態時的控制方法為例進行說明。另外，關於圖38A? 圖38F中的半導體裝置100內的狀態，對下側的半導體裝置100進行了圖示。
[0242] 首先，作為圖37中的狀態（1)，為對M0S1的驅動用柵極電極108a施加正的電壓 (+V1)、對M0S2的驅動用柵極電極108a及各FWDUFWD2的二極體用柵極電極108b不施加柵 極電壓的狀態。此時，M0S1導通，基於來自電源121的供給，以圖38A?圖38F的箭頭所示 的路徑對感應負載120流過電流。並且，由於在M0S2的p型體層103a與η _型漂移層102 之間形成的ΡΝ結為反電壓狀態，所以如圖38Α?圖38F中所示那樣，在上述ΡΝ結中形成耗 盡層，源極一漏極間的電流被切斷。
[0243] 接著，作為圖37中的狀態（2)，停止對M0S1的驅動用柵極電極108a的正電壓的 施加而使M0S1截止。此時，由於在感應負載20中要使之前流過的電流持續流過，所以以圖 38A?圖38F中的箭頭所示的路徑、即通過FWD2的路徑而流過感應電流。因此，基於由流過 感應電流所帶來的感應負載120的兩端的電位差，FWD2導通，在下側的半導體裝置100內， 進行通過載流子注入帶來的二極體動作，成為存在電子和空穴的狀態。
[0244] 因此，作為圖37中的狀態（3)，在將M0S1導通後經過規定時間後，並且在作為之 後的圖37中的狀態（4)而即將再次使M0S1導通之前，在保持使M0SUM0S2截止的狀態下， 對FWD2的二極體用柵極電極108b施加正的電壓（+V2)。於是，p型基區103內的電子被吸 引到FWD2的二極體用柵極電極108b的周邊，在溝槽106的側面中的與二極體用柵極電極 108b對應的部位形成反型層。因此，通過反型層，電子被抽取到表面電極109。此外，空穴 也與電子複合而能夠容易地消失。因而，能夠降低向FWD2的載流子的注入效率、降低恢復 時的損失。
[0245] 如以上說明，本實施方式的半導體裝置100使用相同深度的溝槽6形成用來驅 動縱型M0SFET的驅動用柵極電極108a和用來在FWD側形成反型層的二極體用柵極電極 108b。並且，關於二極體用柵極電極108b，在形成有p型體層103a的區域中形成，構成為配 置二極體用柵極電極l〇8b的溝槽106b不達到型漂移層102的構造。
[0246] 使用這樣的構造的半導體裝置100,在M0S1截止後即將再次被切換為導通之前， 通過對二極體用柵極電極l〇8b施加正的電壓而形成反型層，從而使載流子的注入效率降 低。因而，即使不需要不同深度的溝槽柵極，也能夠同時實現回流損失的降低和恢復損失的 降低。
[0247] 此外，這樣的構造的半導體裝置100基本上可以通過與以往的一般的將縱型 M0SFET和FWD單晶片化的半導體裝置同樣的製造方法來製造，但由於使溝槽106a、106b為 相同的深度，所以可以將它們用同一工序形成。因此，還能夠實現半導體裝置100的製造工 序的簡單化。
[0248] 另外，這裡，將對M0S1的驅動用柵極電極108a施加的電壓作為+V1、將對FWD2的 二極體用柵極電極l〇8b施加的電壓作為+V2而進行了說明，但這些VI、V2既可以是相同 的電壓也可以是對應於縱型M0SFET或FWD的性能的不同的電壓。此外，如圖37所示，使將 M0S1再次導通的期間和將FWD2截止的期間重疊，但關於它只要根據需要設置就可以，也可 以不重疊。
[0249] (第18實施方式）
[0250] 對本發明的第18實施方式進行說明。本實施方式的半導體裝置是對第17實施方 式採用超結構造而得的，關於其他與第17實施方式是同樣的，所以僅對與第17實施方式不 同的部分進行說明。
[0251] 圖39是有關本實施方式的形成有縱型M0SFET及FWD的半導體裝置的剖視圖。如 該圖所示，對型漂移層102形成p型列130,構成由η-型漂移層102中的被p型列130 所隔的部分的η型列131、和ρ型列130帶來的超結構造。ρ型列130及η型列131以紙面 垂直方向為長度方向而延伸設置，通過交替地排列而成為條狀。使Ρ型列130的形成位置 與Ρ型體層l〇3a -致。
[0252] 這樣，也可以對半導體裝置100採用超結構造。通過採用這樣的超結構造，能夠得 到希望的耐壓並進一步降低導通電阻。
[0253] 另外，在採用本實施方式中說明那樣的超結構造的情況下，若在二極體用柵極電 極108b的下方形成有ρ型列130,則可以做成二極體用柵極電極108b不與ιΤ型漂移層102 相接的構造。因此，在採用超結構造的情況下，即使沒有Ρ型體層l〇3a，通過對二極體用柵 極電極l〇8b施加正的電壓而形成反型層，也能使載流子的注入效率下降。因而，與上述各 實施方式同樣，即使不需要不同深度的溝槽柵極，也能夠同時實現回流損失的降低和恢復 損失的降低。
[0254] (第19實施方式）
[0255] 對本發明的第19實施方式進行說明。本實施方式的半導體裝置100也是對第17 實施方式採用超結構造而得的，關於其他與第17實施方式是同樣的，所以僅對與第17實施 方式不同的部分進行說明。
[0256] 圖40是有關本實施方式的形成有縱型M0SFET及FWD的半導體裝置100的剖視圖。 如該圖所示，本實施方式也具備由η型列131和ρ型列130形成的超結構造。但是，不使ρ 型列131的形成位置與ρ型體層103a的形成位置一致，而使其與形成位置與ρ型體層103a 一致的柵極電極108的兩旁鄰接的柵極電極108的形成位置一致。
[0257] 在這樣的構造的半導體裝置100的情況下，柵極電極108中的與ρ型體層103a及 P型列130形成位置一致的柵極電極108為二極體用柵極電極108,形成在沒有形成ρ型體 層103a及ρ型列130的位置的柵極電極108為驅動用柵極電極108a。並且，半導體裝置 100中的形成有二極體用柵極電極l〇8b的部分作為FWD發揮功能，形成有驅動用柵極電極 108a的部分作為縱型M0SFET發揮功能。
[0258] 這樣，也可以將二極體用柵極電極108b對應於ρ型體層103a及ρ型列130雙方 而形成。在這樣的情況下，驅動用柵極電極l〇8a與二極體用柵極電極108b的形成比例不 為1 :1，但關於該形成比例是能夠任意設定的值，所以不會有特別的問題。
[0259] (第20實施方式）
[0260] 對本發明的第20實施方式進行說明。本實施方式的半導體裝置100是代替在第 17實施方式中說明的縱型M0SFET而具備縱型IGBT的結構，關於其他與第17實施方式是同 樣的，所以僅對與第17實施方式不同的部分進行說明。
[0261] 圖41是有關本實施方式的形成有縱型IGBT及FWD的半導體裝置100的剖視圖。 如該圖所示，在本實施方式中，代替在第17實施方式中說明的n+型襯底101而在型漂 移層102的背面側具備相當於集電極區域的p+型雜質層（第2導電型半導體層）141和相 當於陰極區域的n+型雜質層（第1導電型半導體層）142。這樣構成的本實施方式的半導 體裝置100的n+型雜質區域104起到作為發射極區域的作用，為並聯連接縱型IGBT和FWD 的構造。
[0262] 這樣，如果將半導體裝置100做成具備縱型IGBT和FWD的構造，也可以通過在與 P型體層l〇3a對應的位置形成二極體用柵極電極108b、使溝槽106b不與η ^型漂移層102 相接的構造，得到與第17實施方式同樣的效果。
[0263] (其他實施方式）
[0264] 此外，在上述各實施方式中，以使第1導電型為η型、第2導電型為ρ型的η溝道 型的縱型M0SFET或縱型IGBT為例進行了說明，但對於使各構成要素的導電型反型的ρ溝 道型的縱型M0SFET或縱型IGBT也能夠採用本發明。
[0265] 此外，對於在上述各實施方式中說明的半導體裝置100的詳細結構，可以適當地 設計變更。例如，如在上述第17實施方式中說明那樣，採用將驅動用柵極焊盤111a和二極 管用柵極焊盤111b排列配置在晶片的1個角部的構造。但是，這樣的布局也不過是表示單 純的一例，例如如圖42所示的上面布局圖那樣，也可以採用將驅動用柵極焊盤111a和二極 管用柵極焊盤111b分別配置在晶片的對角的位置那樣的布局。
[0266] 進而，也可以使由二極體用柵極電極108b形成反型層時的閾值比由驅動用柵極 電極108a形成反型層時的閾值低。如果這樣，則能夠利用二極體用柵極電極108b的附近 來容易地形成許多反型層，所以能夠容易地進行載流子的抽取。此外，關於用來對各柵極電 極108施加電壓的柵極驅動電路側，也由於能夠減小向二極體用柵極電極108b的施加電 壓，所以能夠減輕電路負擔。
[0267] 上述公開包括以下的形態。
[0268] 按照本公開的第一技術方案，半導體裝置具有絕緣柵構造的半導體開關元件和續 流二極體。半導體開關元件由以下部分構成：第1導電型的漂移層；第2導電型的基區，配 置在上述第1導電型的漂移層上；第1導電型的元件側第1雜質區域，配置在上述基區的表 層部，配置為隔著該基區從上述漂移層離，且比上述漂移層雜質濃度高；元件側柵極電極， 隔著柵極絕緣膜配置於夾在上述第1雜質區域與上述漂移層之間的上述基區；第1導電型 或第2導電型的第2雜質區域，與上述漂移層接觸，比該漂移層雜質濃度高，與上述基區分 離地配置；元件側第1電極，與上述元件側第1雜質區域及上述基區電連接；元件側第2電 極，與上述第2雜質區域電連接。半導體開關元件，在上述基區中的、位於隔著上述柵極絕 緣膜而與上述柵極電極相反側的部分中形成反型的溝道。半導體開關元件通過該溝道在上 述元件側第1電極與上述元件側第2電極之間流過電流。續流二極體由以下部分構成：第 1導電型層；第2導電型層，配置在上述第1導電型層上；二極體側第1電極，連接在上述第 2導電型層側；二極體側第2電極，連接在上述第1導電型層側。續流二極體提供由上述第 1導電型層和上述第2導電型層形成的PN結。續流二極體，在上述二極體側第1電極與上 述二極體側第2電極之間流過電流。上述半導體開關元件與上述續流二極體並聯連接。上 述續流二極體還具有：第1導電型的二極體側第1雜質區域，配置在上述第2導電型層的表 層部，比上述第1導電型層雜質濃度高；二極體側柵極電極，隔著柵極絕緣膜配置於夾在該 第1雜質區域與上述第1導電型層之間的上述第2導電型層。上述二極體側柵極電極具有 第1柵極電極。第1柵極電極提供過剩載流子注入抑制柵極。當對該二極體側柵極電極施 加柵極電壓時，第1柵極電極在上述第2導電型層的一部分中形成溝道。上述第2導電型 層的一部分配置在上述二極體側第1雜質區域與從上述二極體側第1雜質區域朝向上述第 1導電型層的中途的規定位置之間。
[0269] 上述半導體裝置具備第1柵極電極，當施加柵極電壓時，通過在第2導電型層中 的、從第1雜質區域側到朝向隔著第2導電型層而位於與第1雜質區域相反側的第1導電型 層的中途位置形成溝道，能夠做成過剩載流子注入抑制柵極。由此，當從使FWD進行二極體 動作的定時向使半導體開關元件導通的定時切換時，能夠抑制注入過剩載流子而減少存在 於第2導電型層內的過剩載流子，能夠降低恢復損失。此外，由於通過僅對第1柵極電極施 加柵極電壓而形成反型層、對第2柵極電極不施加任何電壓而能夠實現恢復損失的降低， 所以即使對第2柵極電極施加由幹擾帶來的柵極電壓，也不易超過使半導體開關元件開啟 的閾值。因而，能夠做成不易發生幹擾帶來的自開啟的構造的半導體裝置。
[0270] 作為代替方案，上述半導體開關元件和上述續流二極體可以配置在1個晶片中。 上述漂移層是上述第1導電型層。上述基區是上述第2導電型層。元件側第1電極是二極 管側第1電極；元件側第2電極是二極體側第2電極。元件側第1雜質區域是二極體側第 1雜質區域。元件側柵極電極是二極體側柵極電極。
[0271] 進而，可以是，上述第1柵極電極隔著上述柵極絕緣膜從上述元件側第1雜質區域 配置到上述基區的中途的規定位置。這樣的構造能夠通過雙柵極構造來實現。
[0272] 作為代替方案，上述元件側柵極電極可以具有第2柵極電極。第2柵極電極隔著 上述柵極絕緣膜從上述基區的中途的規定位置配置到上述漂移層。當將柵極電壓施加到上 述元件側柵極電極時，上述第1柵極電極及上述第2柵極電極作為半導體開關元件驅動用 柵極發揮功能。半導體開關元件驅動用柵極在上述基區中形成將上述元件側第1雜質區域 與上述漂移層連接的溝道。
[0273] 進而，半導體裝置可以還具有從上述元件側第1雜質區域貫通上述基區並達到上 述漂移層的溝槽。上述第1柵極電極和上述第2柵極電極以在它們之間夾著絕緣膜的方式 配置在上述溝槽內，提供雙柵極類型溝槽柵構造。上述半導體開關元件具有溝槽柵構造。
[0274] 進而，上述第2雜質區域可以是第1導電型的半導體襯底。上述漂移層配置在上 述半導體襯底上。上述半導體開關元件在上述基區中的位於上述溝槽的側面的部分形成溝 道。上述半導體開關元件是沿上述半導體襯底的垂直方向流過電流的縱型M0SFET。
[0275] 作為代替方案，上述第2雜質區域可以是還含有第2導電型部分的半導體襯底。上 述漂移層配置在上述半導體襯底上。上述半導體開關元件在上述基區中的位於上述溝槽的 側面的部分形成溝道。上述半導體開關元件是沿上述半導體襯底的垂直方向流過電流的縱 型 IGBT。
[0276] 作為代替方案，上述基區可以配置在上述漂移層的表層部。上述元件側第1雜質 區域配置在該基區的表層部。上述第2雜質區域具有第1導電型。上述第2雜質區域配置 在上述漂移層的表層部，並與上述基區分離。上述溝槽沿與上述漂移層的表面平行的方向 延伸設置。上述溝槽從上述第1雜質區域貫通上述基區達到上述漂移層。上述半導體開關 元件在上述基區中的位於上述溝槽的側面的部分形成溝道。上述半導體開關元件是沿與上 述漂移層的表面平行的橫向流過電流的橫型MOSFET。
[0277] 作為代替方案，上述基區可以配置在上述漂移層的表層部。上述元件側第1雜質 區域配置在該基區的表層部。上述第2雜質區域還包括第2導電型部分。上述第2雜質區 域配置在上述漂移層的表層部，與上述基區分離。上述溝槽沿與上述漂移層的表面平行的 方向延伸設置。上述溝槽從上述第1雜質區域貫通上述基區達到上述漂移層。上述半導體 開關元件在上述基區中的位於上述溝槽的側面的部分形成溝道。上述半導體開關元件是沿 與上述漂移層的表面平行的橫向流過電流的橫型IGBT。
[0278] 作為代替方案，上述第2雜質區域可以是第1導電型的半導體襯底。上述漂移層配 置在上述半導體襯底上。在上述基區中的位於上述元件側第1雜質區域與上述漂移層之間 的部分的表面上，隔著上述柵極絕緣膜配置有上述第1柵極電極及上述第2柵極電極。上 述半導體開關元件，在上述基區的表面部分，沿與上述半導體襯底的平面方向平行的橫向 形成溝道。上述半導體開關元件是沿上述半導體襯底的垂直方向流過電流的平面型的縱型 MOSFET。
[0279] 作為代替方案，上述第2雜質區域可以是還包括第2導電型部分的半導體襯底。 上述漂移層配置在上述半導體襯底上。在上述基區中的位於上述第1雜質區域與上述漂移 層之間的部分的表面上，隔著上述柵極絕緣膜配置有上述第1柵極電極及上述第2柵極電 極。上述半導體開關元件，在上述基區的表面，沿與上述半導體襯底的平面方向平行的橫向 形成溝道。上述半導體開關元件是沿上述半導體襯底的垂直方向流過電流的平面型的縱型 IGBT。
[0280] 作為代替方案，上述基區可以配置在上述漂移層的表層部。上述元件側第1雜質 區域配置在該基區的表層部。上述第2雜質區域具有第1導電型。上述第2雜質區域配置 在上述漂移層的表層部，與上述基區分離。在上述基區中的位於上述第1雜質區域與上述 漂移層之間的部分的表面上，隔著上述柵極絕緣膜配置有上述第1柵極電極及上述第2柵 極電極。上述半導體開關元件，在與上述第1柵極電極及上述第2柵極電極對置的上述基 區的表面部分，在與上述漂移層的表面平行的橫向上形成溝道。上述半導體開關元件是沿 與上述漂移層的表面平行的方向流過電流的平面型的橫型MOSFET。
[0281] 作為代替方案，上述基區也可以配置在上述漂移層的表層部。上述元件側第1雜 質區域配置在該基區的表層部。上述第2雜質區域具有第1導電型。上述第2雜質區域配 置在上述漂移層的表層部，與上述基區分離。在上述基區中的位於上述第1雜質區域與上 述漂移層之間的部分的表面上，隔著上述柵極絕緣膜配置有上述第1柵極電極及上述第2 柵極電極。上述半導體開關元件，在與上述第1柵極電極及上述第2柵極電極對置的上述 基區的表面，在與上述漂移層的表面平行的橫向上形成溝道。上述半導體開關元件是沿與 上述漂移層的表面平行的方向流過電流的平面型的橫型IGBT。
[0282] 作為代替方案，上述元件側柵極電極可以具有第2柵極電極。上述第1柵極電極 與第2柵極電極分離。上述第2柵極電極隔著上述柵極絕緣膜從上述第1雜質區域配置到 上述漂移層。在將柵極電壓施加到上述元件側柵極電極時，上述第2柵極電極作為半導體 開關元件驅動用柵極發揮功能。半導體開關元件驅動用柵極對上述基區形成將上述第1雜 質區域與上述漂移層連接的溝道。
[0283] 進而，半導體裝置可以還具有：第1溝槽，從上述元件側第1雜質區域達到上述基 區；以及第2溝槽，從上述元件側第1雜質區域貫通上述基區達到上述漂移層。上述第1柵 極電極配置在上述第1溝槽內，第2柵極電極配置在與第1溝槽不同的第2溝槽內，提供溝 槽柵構造。上述半導體開關元件具有溝槽柵構造。
[0284] 作為代替方案，上述第2雜質區域可以是第1導電型的半導體襯底。上述漂移層 配置在上述半導體襯底上。上述第1溝槽從上述第1雜質區域配置到上述基區的中途的規 定位置。上述第2溝槽從上述第1雜質區域貫通上述基區達到上述漂移層。上述半導體開 關元件在上述基區中的位於上述第2溝槽的側面的部分形成溝道。上述半導體開關元件是 沿上述半導體襯底的垂直方向流過電流的縱型M0SFET。
[0285] 作為代替方案，上述第2雜質區域可以是含有第2導電型部分的半導體襯底。上 述漂移層配置在上述半導體襯底上。上述第1溝槽從上述第1雜質區域配置到上述基區的 中途的規定位置。上述第2溝槽從上述第1雜質區域貫通上述基區達到上述漂移層。上述 半導體開關元件在上述基區中的位於上述第2溝槽的側面的部分形成溝道。上述半導體開 關元件是沿上述半導體襯底的垂直方向流過電流的縱型IGBT。
[0286] 作為代替方案，上述基區可以配置在上述漂移層的表層部。上述元件側第1雜質 區域配置在該基區的表層部。上述第2雜質區域具有第1導電型。上述第2雜質區域配置 在上述漂移層的表層部，與上述基區分離地配置。上述第1溝槽沿與上述漂移層的表面平 行的方向延伸設置。上述第1溝槽從上述第1雜質區域配置到上述基區的中途的規定位置。 上述第2溝槽沿與上述漂移層的表面平行的方向延伸設置。上述第2溝槽從上述第1雜質 區域貫通上述基區達到上述漂移層。上述半導體開關元件在上述基區中的位於上述第2溝 槽的側面的部分形成溝道。上述半導體開關元件是沿與上述漂移層的表面平行的橫向流過 電流的橫型M0SFET。
[0287] 作為代替方案，上述基區可以配置在上述漂移層的表層部。上述元件側第1雜質 區域配置在該基區的表層部。上述第2雜質區域具有第2導電型區域。上述第2雜質區域 配置在上述漂移層的表層部，與上述基區分離地配置。上述第1溝槽沿與上述漂移層的表 面平行的方向延伸設置。上述第1溝槽從上述第1雜質區域配置到上述基區的中途的規定 位置。上述第2溝槽沿與上述漂移層的表面平行的方向延伸設置。上述第2溝槽從上述第 1雜質區域貫通上述基區而達到上述漂移層。上述半導體開關元件在上述基區中的位於上 述第2溝槽的側面的部分形成溝道。上述半導體開關元件是沿與上述漂移層的表面平行的 橫向流過電流的橫型IGBT。
[0288] 作為代替方案，上述第2雜質區域可以是第1導電型的半導體襯底。上述漂移層 配置在上述半導體襯底上。在上述基區中的位於上述元件側第1雜質區域與上述漂移層之 間的部分的表面上，隔著上述柵極絕緣膜配置有上述第1柵極電極及第2柵極電極。上述 半導體開關元件，在與上述第2柵極電極對置的上述基區的表面，沿與上述半導體襯底的 平面方向平行的橫向形成溝道。上述半導體開關元件是沿上述半導體襯底的垂直方向流過 電流的平面型的縱型M0SFET。
[0289] 作為代替方案，上述第2雜質區域可以是含有第2導電型部分的半導體襯底。上 述漂移層配置在上述半導體襯底上。在上述基區中的位於上述第1雜質區域與上述漂移層 之間的部分的表面上，隔著上述柵極絕緣膜配置有上述第1柵極電極及上述第2柵極電極。 上述半導體開關元件，在與上述第2柵極電極對置的上述基區的表面，沿與上述半導體襯 底的平面方向平行的橫向形成溝道。上述半導體開關元件是沿上述半導體襯底的垂直方向 流過電流的平面型的縱型IGBT。
[0290] 作為替代方案，上述基區可以配置在上述漂移層的表層部。上述元件側第1雜質 區域配置在該基區的表層部。上述第2雜質區域具有第1導電型。上述第2雜質區域配置 在上述漂移層的表層部與上述基區分離地配置。在上述基區中的位於上述第1雜質區域與 上述漂移層之間的不同部分的表面上，隔著上述柵極絕緣膜配置有上述第1柵極電極及上 述第2柵極電極。上述半導體開關元件，在與上述第2柵極電極對置的上述基區的表面，沿 與上述漂移層的表面平行的橫向形成溝道。上述半導體開關元件是沿與上述漂移層的表面 平行的橫向流過電流的平面型的橫型M0SFET。
[0291] 作為代替方案，上述基區配置在上述漂移層的表層部。上述第1雜質區域配置在 該基區的表層部。上述第2雜質區域具有第2導電型區域。上述第2雜質區域配置在上述 漂移層的表層部，與上述基區分離地配置。在上述基區中的位於上述第1雜質區域與上述 漂移層之間的部分的表面上的不同的位置，隔著上述柵極絕緣膜配置有上述第1柵極電極 及上述第2柵極電極。上述半導體開關元件，在與上述第2柵極電極對置的上述基區的表 面，沿與上述漂移層的表面平行的橫向形成溝道。上述半導體開關元件是沿與上述漂移層 的表面平行的橫向流過電流的平面型的橫型IGBT。
[0292] 作為代替方案，半導體裝置可以還具有深度相同的第1溝槽及第2溝槽。上述第 2雜質區域是第1導電型的半導體襯底。上述漂移層配置在上述半導體襯底上。上述第1 溝槽及第2溝槽分別從上述元件側第1雜質區域貫通上述基區達到上述漂移層。上述元件 側柵極電極具有第2柵極電極。上述第1柵極電極配置在第1溝槽內，第2柵極電極配置 在與第1溝槽不同的第2溝槽內。上述半導體開關元件在上述基區中的位於上述第2溝槽 的側面的部分形成溝道。上述半導體開關元件是沿上述半導體襯底的垂直方向流過電流的 縱型M0SFET。配置在上述第1溝槽內的上述柵極絕緣膜具有比中間位置深的第1部分和比 中間位置淺的第2部分。中間位置比上述基區的頂部深、並且比上述漂移層的頂部淺。上 述第1部分比上述第2部分厚度厚。
[0293] 作為代替方案，半導體裝置可以還具有深度相同的第1溝槽及第2溝槽。上述第 2雜質區域是第1導電型的半導體襯底。上述漂移層配置在上述半導體襯底上。第1溝槽 及第2溝槽分別從上述元件側第1雜質區域貫通上述基區達到上述漂移層。上述元件側柵 極電極具有第2柵極電極。上述第1柵極電極配置在第1溝槽內，第2柵極電極配置在與 第1溝槽不同的第2溝槽內。上述半導體開關元件在上述基區中的位於上述第2溝槽的側 面的部分形成溝道。上述半導體開關元件是沿上述半導體襯底的垂直方向流過電流的縱型 M0SFET。位於上述第1溝槽的側面的上述基區具有比中間位置淺的第1區域和比中間位置 深的第2區域。中間位置比上述基區的上部深、並且比上述漂移層的上部淺。上述第2區 域比上述第1區域雜質濃度高。
[0294] 作為代替方案，也可以是，上述續流二極體配置在第1晶片中，上述半導體開關元 件配置在與第1晶片不同的第2晶片中。
[0295] 作為代替方案，也可以是，上述第1柵極電極隔著上述柵極絕緣膜從上述二極體 側第1雜質區域配置到上述第2導電型區域的中途的規定位置。
[0296] 作為代替方案，上述元件側柵極電極可以具有第2柵極電極和第3柵極電極。上 述第2柵極電極隔著上述柵極絕緣膜從上述元件側第1雜質區域配置到上述基區的中途的 規定位置。第3柵極電極隔著上述柵極絕緣膜從上述元件側第1雜質區域配置到上述漂移 層的中途的規定位置。當將柵極電壓施加到上述元件側柵極電極時，上述第3柵極電極作 為半導體開關元件驅動用柵極發揮功能。半導體開關元件驅動用柵極在上述基區中形成將 上述第1雜質區域與上述漂移層連接的溝道。
[0297] 作為代替方案，上述第1晶片可以還具有第1溝槽。第1溝槽從上述二極體側第 1雜質區域達到上述第2導電型層。上述第1柵極電極配置在第1溝槽內。上述第2晶片 可以還具有第2溝槽及第3溝槽。第2溝槽從上述元件側第1雜質區域達到上述基區。第 3溝槽從上述元件側第1雜質區域貫通上述基區達到上述漂移層。第2柵極電極配置在第 2溝槽內，第3柵極電極配置在第3溝槽內，提供溝槽柵構造。上述半導體開關元件具有溝 槽柵構造。
[0298] 作為代替方案，上述第2雜質區域可以是第1導電型的半導體襯底。上述漂移層 配置在上述半導體襯底上。上述第1溝槽從上述二極體側第1雜質區域配置到上述第2導 電型層的中途的規定位置。上述第2溝槽從上述元件側第1雜質區域配置到上述基區的中 途的規定位置。上述第3溝槽從上述第1雜質區域貫通上述基區達到上述漂移層。上述半 導體開關元件在上述基區中的位於上述第3溝槽的側面的部分形成溝道。上述半導體開關 元件是沿上述半導體襯底的垂直方向流過電流的縱型M0SFET。
[0299] 作為代替方案，上述第2雜質區域可以是含有第2導電型部分的半導體襯底。上 述漂移層配置在上述半導體襯底上。上述第2溝槽從上述元件側第1雜質區域配置到上述 基區的中途的規定位置。上述第3溝槽從上述元件側第1雜質區域貫通上述基區達到上述 漂移層。上述半導體開關元件在上述基區中的位於上述第3溝槽的側面的部分形成溝道。 上述半導體開關元件是沿上述半導體襯底的垂直方向流過電流的縱型IGBT。
[0300] 作為代替方案，上述基區可以配置在上述漂移層的表層部。上述元件側第1雜質 區域配置在該基區的表層部。上述第2雜質區域具有第1導電型。上述第2雜質區域配置 在上述漂移層的表層部，與上述基區分離地配置。上述第2溝槽沿與上述漂移層的表面平 行的方向延伸設置，從上述元件側第1雜質區域配置到上述基區的中途的規定位置。上述 第3溝槽沿與上述漂移層的表面平行的方向延伸設置，從上述元件側第1雜質區域貫通上 述基區達到上述漂移層。上述半導體開關元件在上述基區中的位於上述第3溝槽的側面的 部分形成溝道。上述半導體開關元件是沿與上述漂移層的表面平行的橫向流過電流的橫型 M0SFET。
[0301] 作為代替方案，上述基區可以配置在上述漂移層的表層部。上述元件側第1雜質 區域配置在該基區的表層部。上述第2雜質區域具有第2導電型部分。上述第2雜質區域 配置在上述漂移層的表層部，與上述基區分離地配置。上述第2溝槽沿與上述漂移層的表 面平行的方向延伸設置，從上述元件側第1雜質區域配置到上述基區的中途的規定位置。 上述第3溝槽沿與上述漂移層的表面平行的方向延伸設置，從上述元件側第1雜質區域貫 通上述基區達到上述漂移層。上述半導體開關元件在上述基區中的位於上述第3溝槽的側 面的部分形成溝道。上述半導體開關元件是沿與上述漂移層的表面平行的橫向流過電流的 橫型IGBT。
[0302] 作為代替方案，上述第2雜質區域可以是第1導電型的半導體襯底。上述漂移層 配置在上述半導體襯底上。在上述基區中的位於上述元件側第1雜質區域與上述漂移層之 間的部分的表面上，隔著上述柵極絕緣膜配置有上述第2柵極電極及第3柵極電極。上述 半導體開關元件在與上述第3柵極電極對置的上述基區的表面，沿與上述半導體襯底的平 面方向平行的橫向形成溝道。上述半導體開關元件是沿上述半導體襯底的垂直方向流過電 流的平面型的縱型M0SFET。
[0303] 作為代替方案，上述第2雜質區域可以是含有第2導電型部分的半導體襯底。上 述漂移層配置在上述半導體襯底上。在上述基區中的位於上述元件側第1雜質區域與上述 漂移層之間的部分的表面上，隔著上述柵極絕緣膜配置有上述第2柵極電極及第3柵極電 極。上述半導體開關元件，在與上述第3柵極電極對置的上述基區的表面，沿與上述半導體 襯底的平面方向平行的橫向形成溝道。上述半導體開關元件是沿上述半導體襯底的垂直方 向流過電流的平面型的縱型IGBT。
[0304] 作為代替方案，上述基區可以配置在上述漂移層的表層部。上述元件側第1雜質 區域配置在該基區的表層部。上述第2雜質區域具有第1導電型。上述第2雜質區域配置 在上述漂移層的表層部，與上述基區分離地配置。在上述基區中的位於上述元件側第1雜 質區域與上述漂移層之間的部分的表面上的不同位置，隔著上述柵極絕緣膜配置有上述第 2柵極電極及上述第3柵極電極。上述半導體開關元件，在與上述第3柵極電極對置的上述 基區的表面，沿與上述漂移層的表面平行的橫向形成溝道。上述半導體開關元件是沿與上 述漂移層的表面平行的橫向流過電流的平面型的橫型M0SFET。
[0305] 作為代替方案，上述基區可以配置在上述漂移層的表層部。上述元件側第1雜質 區域配置在該基區的表層部。上述第2雜質區域具有第2導電型區域。上述第2雜質區域 配置在上述漂移層的表層部，與上述基區分離地配置。在上述基區中的位於上述元件側第1 雜質區域與上述漂移層之間的部分的表面上的不同位置，隔著上述柵極絕緣膜配置有上述 第2柵極電極及上述第3柵極電極。上述半導體開關元件，在與上述第3柵極電極對置的 上述基區的表面，沿與上述漂移層的表面平行的橫向形成溝道。上述半導體開關元件是沿 與上述漂移層的表面平行的橫向流過電流的平面型的橫型IGBT。
[0306] 作為代替方案，上述第1晶片可以還具有第1溝槽。第1溝槽從上述二極體側第 1雜質區域貫通上述第2導電型層達到上述第1導電型層。上述第1柵極電極配置在上述 第1溝槽內。配置在上述第1溝槽內的上述柵極絕緣膜具有比中間位置深的第1部分和比 中間位置淺的第2部分。中間位置比上述第2導電型層的上部深、並且比上述第1導電型 層的上部淺。上述第1部分比上述第2部分厚度厚。
[0307] 作為代替方案，上述第1晶片可以還具有第1溝槽。第1溝槽從上述二極體側第 1雜質區域貫通上述第2導電型層達到上述第1導電型層。上述第1柵極電極配置在上述 第1溝槽內。位於上述第1溝槽的側面的上述第2導電型層具有比中間位置淺的第1區域 和比中間位置深的第2區域。中間位置比該第2導電型層的上部深、並且比上述第1導電 型層的上部淺。上述第2區域比上述第1區域雜質濃度高。
[0308] 作為代替方案，上述元件側柵極電極可以具有第2柵極電極。第2柵極電極隔著 上述柵極絕緣膜從上述基區的中途的規定位置配置到上述漂移層。上述第1柵極電極及上 述第2柵極電極由不同功函數的材料構成。基於功函數的差，對上述第1柵極電極施加的 柵極電壓也被施加到上述第2柵極電極。
[0309] 按照本公開的第二技術方案，在上述第一技術方案所述的半導體裝置的控制方法 中，從使上述續流二極體進行二極體動作的狀態向使上述半導體開關元件導通的狀態切 換；在上述切換時，在使上述半導體開關元件導通之前，對上述第1柵極電極施加柵極電 壓，在上述第2導電型層中的隔著上述柵極絕緣膜與上述第1柵極電極對置的部分形成反 型層。
[0310] 上述半導體裝置的控制方法，在從使FWD進行二極體動作的定時向使半導體開關 元件導通的定時切換時，能夠抑制注入過剩載流子而減少存在於第2導電型層內的過剩載 流子，能夠降低恢復損失。此外，由於通過僅對第1柵極電極施加柵極電壓而形成反型層、 對第2柵極電極不施加任何電壓從而能夠實現恢復損失的降低，所以即使對第2柵極電極 施加由幹擾帶來的柵極電壓，也不易超過使半導體開關元件導通的閾值。因而，能夠做成不 易發生由幹擾帶來的自開啟的構造的半導體裝置。
[0311] 按照本公開的第三技術方案，半導體裝置具備：第1導電型半導體層；第1導電型 的漂移層，配置在上述第1導電型半導體層之上，比上述第1導電型半導體層雜質濃度低； 第2導電型的基區，在上述漂移層之上、並且與上述第1導電型半導體層相反地形成；第1 導電型雜質區域，形成在上述基區之上，比上述漂移層濃度高；第2導電型雜質層，形成在 比上述基區深的位置，與基區接觸；溝槽，從上述基區的表面形成，溝槽沿長度方向延伸設 置，上述第1導電型雜質區域及上述基區配置在溝槽的兩側；柵極絕緣膜，形成在上述溝槽 的表面；柵極電極，在上述溝槽內，通過上述柵極絕緣膜形成；表面電極，與上述第1導電型 雜質區域及上述基區電連接；背面電極，形成在上述第1導電型半導體層中的作為與上述 漂移層相反側的面的背面側。在向上述柵極電極施加電壓時，在位於上述溝槽的側面的、上 述基區的表面部形成反型層。經由上述第1導電型雜質區域、反型層及上述漂移層，在上述 表面電極及上述背面電極之間流過電流，提供反型的縱型半導體開關元件。在上述基區與 上述漂移層之間提供PN結，提供進行二極體動作的續流二極體。半導體開關元件和續流二 極管配置在1個晶片中。溝槽具有第1溝槽和第2溝槽。第1溝槽比上述基區深並且達到 上述漂移層。第2溝槽以與第1溝槽相同的深度達到上述第2導電型雜質層，並且比上述 第2導電型雜質層的底部淺。上述柵極電極具有用來驅動上述縱型半導體開關元件的驅動 用柵極電極、和用來在形成有上述續流二極體的位置在上述基區中形成反型層的二極體用 柵極電極。驅動用柵極電極配置在第1溝槽內。二極體用柵極電極配置於第2溝槽。
[0312] 在上述半導體裝置中，使用相同深度的第1、第2溝槽形成用來驅動縱型半導體開 關元件的驅動用柵極電極和用來在FWD側形成反型層的二極體用柵極電極。並且，關於二 極管用柵極電極，形成在形成第2導電型雜質層的區域，並做成了配置二極體用柵極電極 的第2溝槽不達到漂移層的構造。如果使用這樣的構造的半導體裝置，則使載流子的注入 效率下降。因而，即使不需要不同深度的溝槽柵極，也能夠同時實現回流損失的降低和恢復 損失的降低。
[0313] 作為代替方案，上述第2導電型雜質層可以是形成在上述基區的下部的第2導電 型體層。
[0314] 作為代替方案，上述驅動用柵極電極的長度方向可以與上述二極體用柵極電極的 長度方向平行。上述驅動用柵極電極和上述二極體用柵極電極配置為具有規定的形成比例 的條狀。關於此情況下的驅動用柵極電極8a與二極體用柵極電極8b的形成比例可以任意 地設定。
[0315] 作為代替方案，半導體裝置可以還具有：驅動用柵極配線，與上述驅動用柵極電極 連接；二極體用柵極配線，與上述二極體用柵極電極連接。上述驅動用柵極配線被從上述驅 動用柵極電極中的上述長度方向的一端引出。上述二極體用柵極配線被從上述二極體用柵 極電極中的上述長度方向的另一端引出。如果這樣，則在具備縱型半導體開關元件、FWD的 單元區域的外周，可以不做成將驅動用柵極配線l〇a與二極體用柵極配線10b雙方重疊配 置的布局，能夠容易地進行配線布局。
[0316] 作為代替方案，可以是，與向上述驅動用柵極電極施加電壓時、形成反型層的情況 下的閾值相比，向上述二極體用柵極電極施加電壓時、形成反型層的情況下的閾值更低。如 果這樣，則能夠容易利用二極體用柵極電極的附近而形成較多的反型層，所以能夠容易地 進行載流子抽取。此外，關於用來對各柵極電極施加電壓的柵極驅動電路側，也由於能夠減 小向二極體用柵極電極的施加電壓而能夠降低電路負擔。
[0317] 作為代替方案，上述縱型半導體開關元件可以是縱型M0SFET。上述第1導電型雜 質區域是源極區域。上述表面電極是源極電極。上述背面電極是漏極電極。
[0318] 作為代替方案，半導體裝置可以還具有第2導電型半導體層，配置在上述漂移層 的一面。上述第1導電型半導體層配置在上述漂移層的一面。上述縱型半導體開關元件是 縱型IGBT。上述第1導電型雜質區域是發射極區域。上述第1導電型半導體層是陰極區 域。上述第2導電型半導體層是集電極區域。上述表面電極是發射極電極。上述背面電極 是集電極電極。
[0319] 按照本公開的第四技術方案，在將上述第三技術方案的半導體裝置串聯連接兩 個、並且在兩個上述半導體裝置的接觸點處連接感應負載而得到的裝置的控制方法中，將 在配置於上側的上述半導體裝置中具備的上述縱型半導體開關元件從截止狀態切換為導 通狀態，並且將在配置於下側的上述半導體裝置中具備的上述續流二極體從導通動作狀態 切換為截止動作狀態；在將上述上側的上述半導體裝置中具備的上述縱型半導體開關元件 從截止狀態切換為導通狀態之前，對在上述下側的上述半導體裝置中具備的上述二極體用 柵極電極施加柵極電壓，對位於配置上述二極體用柵極電極的上述第2溝槽的側面處的上 述基區形成反型層。
[0320] 根據這樣的裝置的控制方法，使載流子的注入效率下降。因而，即使不需要不同深 度的溝槽柵極，也能夠同時實現回流損失的降低和恢復損失的降低。
[0321] 本發明以優選的實施例為參考進行了記述，但本發明應理解為並不限定於該實施 例及構造。本發明也包括各種變形例及等同範圍內的變形。此外，應理解為，適當的各種組 合及形態、或者在它們中僅包括一種要素、包括更多或較少要素的其他組合或形態也包含 在本發明的範疇或技術範圍內。
【權利要求】
1. 一種半導體裝置，其特徵在於， 具有絕緣柵構造的半導體開關元件和續流二極體； 半導體開關元件由以下部分構成： 第1導電型的漂移層（2、50); 第2導電型的基區（3、51)，配置在上述第1導電型的漂移層（2、50)上； 第1導電型的元件側第1雜質區域（4、52)，配置在上述基區（3、51)的表層部，隔著該 基區（3、51)而與上述漂移層（2、50)分離地配置，且比上述漂移層（2、50)雜質濃度高； 元件側柵極電極（8、56)，隔著柵極絕緣膜（7、55)配置於夾在上述第1雜質區域（4、 52)與上述漂移層（2、50)之間的上述基區（3、51); 第1導電型或第2導電型的第2雜質區域（1、57)，與上述漂移層（2、50)接觸，比該漂 移層（2、50)雜質濃度高，與上述基區（3、51)分離地配置； 元件側第1電極（9、58)，與上述元件側第1雜質區域（4、52)及上述基區（3、51)電連 接；以及 元件側第2電極（10、59)，與上述第2雜質區域（1、57)電連接； 半導體開關元件，在上述基區（3、51)中的、位於隔著上述柵極絕緣膜（7、55)而與上述 元件側柵極電極（8、56)相反一側的部分中形成反型的溝道； 半導體開關元件，通過該溝道而在上述元件側第1電極（9、58)與上述元件側第2電極 (10、59)之間流過電流； 續流二極體由以下部分構成： 第1導電型層（2、50、60); 第2導電型層（3、51、61)，配置在上述第1導電型層（2、50、60)上； 二極體側第1電極（9、58、62)，連接在上述第2導電型層（3、51、61)側；以及 二極體側第2電極（10、59、63)，連接在上述第1導電型層（2、50、60)偵" 續流二極體提供由上述第1導電型層（2、50、60)和上述第2導電型層（3、51、61)形成 的PN結； 續流二極體，在上述二極體側第1電極（9、58、62)與上述二極體側第2電極（10、59、 63)之間流過電流； 上述半導體開關元件與上述續流二極體並聯連接； 上述續流二極體還具有： 第1導電型的二極體側第1雜質區域（4、52、64)，配置在上述第2導電型層（3、51、61) 的表層部，比上述第1導電型層（2、50、60)雜質濃度高；以及 二極體側柵極電極（8、56、67)，隔著柵極絕緣膜（7、55、66)配置於夾在該第1雜質區域 (4、52、64)與上述第1導電型層（2、50、60)之間的上述第2導電型層（3、51、61); 上述二極體側柵極電極（8、56、67)具有第1柵極電極（8a、8c、8e、8g、56a、56c、67); 第1柵極電極（8a、8c、8e、8g、56a、56c、67)提供過剩載流子注入抑制柵極； 當對該二極體側柵極電極（8、56、67)施加柵極電壓時，第1柵極電極（8a、8c、8e、8g、 56a、56c、67)在上述第2導電型層（3、51、61)的一部分中形成溝道； 上述第2導電型層（3、51、61)的一部分配置在，上述二極體側第1雜質區域（4、52、64) 與從上述二極體側第1雜質區域（4、52、64)朝向上述第1導電型層（2、50、60)的中途的規 定位置之間； 上述半導體開關元件和上述續流二極體配置在1個晶片中； 上述漂移層（2、50)是上述第1導電型層（2、50、60); 上述基區（3、51)是上述第2導電型層（3、51、61); 元件側第1電極（9、58)是二極體側第1電極（9、58、62); 元件側第2電極（10、59)是二極體側第2電極（10、59、63); 元件側第1雜質區域（4、52)是二極體側第1雜質區域（4、52、64); 兀件側柵極電極（8、56)是二極體側柵極電極（8、56、67); 上述第1柵極電極（8a、8c、56a、56c)隔著上述柵極絕緣膜（7、55)從上述元件側第1 雜質區域（4、52)配置到上述基區（3、51)的中途的規定位置； 上述元件側柵極電極（8、56)具有第2柵極電極（8d、56d); 上述第1柵極電極（8c、56c)與第2柵極電極（8d、56d)分離； 上述第2柵極電極（8d、56d)隔著上述柵極絕緣膜（7、55)從上述第1雜質區域（4、52) 配置到上述漂移層（2、50); 在將柵極電壓施加到上述元件側柵極電極（8、56)時，上述第2柵極電極（8d、56d)作 為半導體開關元件驅動用柵極發揮功能； 半導體開關元件驅動用柵極對上述基區（3、51)形成將上述第1雜質區域（4、52)與上 述漂移層（2、50)連接的溝道。
2. 如權利要求1所述的半導體裝置，其特徵在於， 該半導體裝置還具有： 第1溝槽（6、54)，從上述元件側第1雜質區域（4、52)達到上述基區（3、51);以及 第2溝槽出、54)，從上述元件側第1雜質區域（4、52)貫通上述基區（3、51)達到上述 漂移層（2、50); 上述第1柵極電極（8c、56c)配置在上述第1溝槽出、54)內，第2柵極電極（8d、56d) 配置在與第1溝槽（6、54)不同的第2溝槽（6、54)內，提供溝槽柵構造； 上述半導體開關元件具有溝槽柵構造。
3. 如權利要求2所述的半導體裝置，其特徵在於， 上述第2雜質區域是第1導電型的半導體襯底（1); 上述漂移層（2)配置在上述半導體襯底（1)上； 上述第1溝槽（6)從上述第1雜質區域（4)配置到上述基區（3)的中途的規定位置； 上述第2溝槽（6)從上述第1雜質區域（4)貫通上述基區（3)達到上述漂移層（2); 上述半導體開關元件在上述基區（3)中的位於上述第2溝槽（6)側面的部分中形成溝 道； 上述半導體開關元件是沿上述半導體襯底（1)的垂直方向流過電流的縱型MOSFET。
4. 如權利要求2所述的半導體裝置，其特徵在於， 上述第2雜質區域（1)是含有第2導電型部分（lb)的半導體襯底（1); 上述漂移層（2)配置在上述半導體襯底（1)上； 上述第1溝槽（6)從上述第1雜質區域（4)配置到上述基區（3)的中途的規定位置； 上述第2溝槽（6)從上述第1雜質區域（4)貫通上述基區（3)達到上述漂移層（2); 上述半導體開關元件在上述基區（3)中的位於上述第2溝槽（6)側面的部分中形成溝 道； 上述半導體開關元件是沿上述半導體襯底（1)的垂直方向流過電流的縱型IGBT。
5. 如權利要求2所述的半導體裝置，其特徵在於， 上述基區（51)配置在上述漂移層（50)的表層部； 上述元件側第1雜質區域（52)配置在該基區（51)的表層部； 上述第2雜質區域（57)具有第1導電型； 上述第2雜質區域（57)配置在上述漂移層（50)的表層部，與上述基區（51)分離地配 置； 上述第1溝槽（54)沿與上述漂移層（50)的表面平行的方向延伸設置； 上述第1溝槽（54)從上述第1雜質區域（52)配置到上述基區（51)的中途的規定位 置； 上述第2溝槽（54)沿與上述漂移層（50)的表面平行的方向延伸設置； 上述第2溝槽（54)從上述第1雜質區域（52)貫通上述基區（51)達到上述漂移層 (50)； 上述半導體開關元件在上述基區（51)中的位於上述第2溝槽（54)側面的部分中形成 溝道； 上述半導體開關元件是沿與上述漂移層（50)的表面平行的橫向流過電流的橫型 MOSFET。
6. 如權利要求2所述的半導體裝置，其特徵在於， 上述基區（51)配置在上述漂移層（50)的表層部； 上述元件側第1雜質區域（52)配置在該基區（51)的表層部； 上述第2雜質區域（57)具有第2導電型區域（57b); 上述第2雜質區域（57)配置在上述漂移層（50)的表層部，與上述基區（51)分離地配 置； 上述第1溝槽（54)沿與上述漂移層（50)的表面平行的方向延伸設置； 上述第1溝槽（54)從上述第1雜質區域（52)配置到上述基區（51)的中途的規定位 置； 上述第2溝槽（54)沿與上述漂移層（50)的表面平行的方向延伸設置； 上述第2溝槽（54)從上述第1雜質區域（52)貫通上述基區（51)而達到上述漂移層 (50)； 上述半導體開關元件在上述基區（51)中的位於上述第2溝槽（54)側面的部分中形成 溝道； 上述半導體開關元件是沿與上述漂移層（50)的表面平行的橫向流過電流的橫型 IGBT。
7. 如權利要求1所述的半導體裝置，其特徵在於， 上述第2雜質區域（1)是第1導電型的半導體襯底（1); 上述漂移層（2)配置在上述半導體襯底（1)上； 在上述基區（3)中的位於上述元件側第1雜質區域（4)與上述漂移層（2)之間的部分 的表面上，隔著上述柵極絕緣膜（7)配置有上述第1柵極電極（8c)及第2柵極電極（8d); 上述半導體開關元件，在與上述第2柵極電極（8d)對置的上述基區（3)的表面，沿與 上述半導體襯底（1)的平面方向平行的橫向形成溝道； 上述半導體開關元件是沿上述半導體襯底（1)的垂直方向流過電流的平面型的縱型 MOSFET。
8. 如權利要求1所述的半導體裝置，其特徵在於， 上述第2雜質區域（1)是含有第2導電型部分（lb)的半導體襯底（1); 上述漂移層（2)配置在上述半導體襯底（1)上； 在上述基區（3)中的位於上述第1雜質區域（4)與上述漂移層（2)之間的部分的表面 上，隔著上述柵極絕緣膜（7)配置有上述第1柵極電極（8c)及上述第2柵極電極（8d); 上述半導體開關元件，在與上述第2柵極電極（8d)對置的上述基區（3)的表面，沿與 上述半導體襯底（1)的平面方向平行的橫向形成溝道； 上述半導體開關元件是沿上述半導體襯底（1)的垂直方向流過電流的平面型的縱型 IGBT。
9. 如權利要求1所述的半導體裝置，其特徵在於， 上述基區（51)配置在上述漂移層（50)的表層部； 上述元件側第1雜質區域（52)配置在該基區（51)的表層部； 上述第2雜質區域（57)具有第1導電型； 上述第2雜質區域（57)配置在上述漂移層（50)的表層部，與上述基區（51)分離地配 置； 在上述基區（51)中的位於上述第1雜質區域（52)與上述漂移層（50)之間的不同部 分的表面上，隔著上述柵極絕緣膜（55)配置有上述第1柵極電極（56c)及上述第2柵極電 極（56d); 上述半導體開關元件，在與上述第2柵極電極（56d)對置的上述基區（51)的表面，沿 與上述漂移層（50)的表面平行的橫向形成溝道； 上述半導體開關元件是沿與上述漂移層（50)的表面平行的橫向流過電流的平面型的 橫型 MOSFET。
10. 如權利要求1所述的半導體裝置，其特徵在於， 上述基區（51)配置在上述漂移層（50)的表層部； 上述第1雜質區域（52)配置在該基區（51)的表層部； 上述第2雜質區域（57)具有第2導電型區域（57b); 上述第2雜質區域（57)配置在上述漂移層（50)的表層部，與上述基區（51)分離地配 置； 在上述基區（51)中的位於上述第1雜質區域（52)與上述漂移層（50)之間的部分的 表面上的不同的位置，隔著上述柵極絕緣膜（55)配置有上述第1柵極電極（56c)及上述第 2柵極電極（56d); 上述半導體開關元件，在與上述第2柵極電極（56d)對置的上述基區（51)的表面，沿 與上述漂移層（50)的表面平行的橫向形成溝道； 上述半導體開關元件是沿與上述漂移層（50)的表面平行的橫向流過電流的平面型的 橫型IGBT。
11. 一種半導體裝置的控制方法，控制權利要求1?10中任一項所述的半導體裝置，其 特徵在於， 從使上述續流二極體進行二極體動作的狀態向使上述半導體開關元件導通的狀態切 換； 在上述切換時，在使上述半導體開關元件導通之前，對上述第1柵極電極（8a、8c、8e、 8g、56a、56c、67)施加柵極電壓，在上述第2導電型層（3、51、61)中的隔著上述柵極絕緣膜 (7、55、66)而與上述第1柵極電極（8a、8c、8e、8g、56a、56c、67)對置的部分中形成反型層 (12)。
【文檔編號】H01L29/06GK104157648SQ201410381254
【公開日】2014年11月19日 申請日期:2011年7月27日 優先權日:2010年7月27日
【發明者】西角拓高, 山本剛, 水野祥司, 住友正清, 藤井哲夫, 榊原純, 山口仁, 服部佳晉, 田口理惠, 桑原誠 申請人:株式會社電裝