非易失性現場可編程門陣列的製作方法

2023-09-21 06:33:25 3

專利名稱：非易失性現場可編程門陣列的製作方法
非易失性現場可編程門陣列
背景技術：
半導體集成電路(IC)工業已經經歷了快速發展。IC材料和設計的技術進步已經 產生了幾代的集成電路(IC)，其中每一代相比前一代都具有更小和更複雜的電路。在集成 電路演變的過程中，在幾何尺寸(即使用製造工藝能夠生產的最小元件或者線)減少的同 時，功能密度(即每個晶片區域中的互連器件數量)通常增加。通過增加生產效率以及降低 相應成本，按比例縮小的工藝通常提供益處。但是，這樣的按比例縮小也增加了處理和製造 集成電路的複雜性，並且為了實現這些進步，在集成電路處理和製造中也需要類似的發展。一種特殊IC器件是已知的現場可編程門陣列(FPGA)。FPGA為能夠被配置和製造 用於以給定方式執行的門器件，通常製造傳統的FPGA具有用於數據存儲的靜態隨機存取 存儲器(SRAM)。在運行的同時，SRAM不需要刷新來維持數據。但是，如果SRAM掉電，或者 其他方式的失去電源，SRAM為易失性存儲器，並且將失去SRAM中保存的數據。通常從外部 快閃記憶體裝置載入SRAM代碼。因此，如果希望改變FPGA的編程的邏輯函數，則必須通過修改 SRAM代碼來改變邏輯功能。這樣，一旦該設備掉電，則數據將失去。此外，SRAM較大，並佔 據寶貴的器件空間。並且，由於該器件需要主IC加上快閃記憶體器件，因此器件的成本較高。因此，需要一種集成電路器件以及使用該器件的方法來解決上述問題。

發明內容
本發明的實施例涉及一種非易失性存儲器，包括連接到位線和字線上的第一互補 金屬氧化物半導體(CMOS)器件以及連接到第一 CMOS器件上的第二 CMOS器件。第二 CMOS 器件還連接到互補位線與互補字線上。第一 CMOS器件和第二 CMOS器件互相互補。輸出節 點連接在所述第一 CMOS器件和所述第二 CMOS器件之間。在一個實施例中，一種用於編程非易失性現場可編程門陣列(NV-FPGA)的方法包 括將信息處理系統連接到FPGA上，對FPGA中的多個存儲單元執行塊擦除，校驗所述塊擦 除成功，對所述FPGA的上頁(upper page)進行編程，校驗所述上頁編程成功，對所述FPGA 的下頁(lower page)進行編程，以及校驗所述下頁編程成功。本發明的上述和其他特徵從下面結合附圖對實施例的詳細描述中將得到更好的理解。


本發明的公開當結合附圖閱讀下文的詳細描述時將得到最好的理解。需要強調的 是，依照工業標準實踐，各種結構沒有按照比例繪製，並且僅用於闡述的目的。實際上，為清 楚討論的目的，各種結構的尺寸可以任意增加或減小。下面為本發明示例附圖的簡要說明，它們僅為示例實施例，並且本發明公開的範 圍不應當限制於這些實施例。圖1顯示了本發明實施例的集成電路器件的實施例的示意圖；圖2顯示了本發明實施例的集成電路器件的編程方法；
圖3顯示了本發明實施例的集成電路器件的編程方法；圖4顯示了本發明實施例的集成電路器件的編程方法。
具體實施例方式本發明涉及集成電路(IC)器件，尤其涉及非易失性現場可編程門陣列(NV-FPGA) 集成電路及其編程方法。本發明實施例的說明將結合附圖進行理解，附圖被考慮為整個說 明書的一部分。在描述中，例如「低」、「高」、「水平」、「垂直」、「上方」、「下方」、「向上」、「向 下」、「頂部」和「底部」及其派生詞(例如「水平地」、「向下地」、「向上地」等)等等相對性詞 語應當被構造用來表示在討論中對應的附圖中描述或顯示的方位。這些相對性詞語僅為了 方便描述，並不需要以特定的方向構造或操作設備。應當理解，下文中提供了多種不同的實施例或例子，用來實現發明公開的各種結 構。下面將描述部件和設置的特定示例。以簡化發明公開。當然，這些僅僅是例子，而不能 解釋為對本發明的限制。例如，下文中描述的第一結構形成在第二結構上方或者上面可以 包括第一結構與第二結構直接接觸形成的實施例，並且也可以包括另外的結構嵌入到第一 結構和第二結構之間形成的實施例，這樣第一結構與第二結構可以不是直接接觸。此外，在 不同例子中本發明公開可以重複參考數字和/或字母。這些重複是為了簡化和清楚的目 的，本身並不在於表示討論的各種實施例和/或配置之間的關係。本發明的實施例涉及IC設計和編程，包括具有互補金屬氧化物半導體(CMOS)型 存儲單元的非易失性現場可編程門陣列以驅動下一級邏輯門。非易失性應當理解為表示存 儲在非易失性存儲裝置/單元中的數據可以保留，即使當器件沒有被供電。非易失性存儲 器件可以利用磁性、光學和/或其他類型的存儲介質實現。參考圖1到圖4，下面集中描述了設備及其方法。應當理解，對於該方法的其他實 施例，在該方法之前、過程中已經之後可以提供另外的步驟，並且下文描述的一些不足可以 被替換或刪除。進一步理解，對於該設備的其他實施例，額外的結構可以被增加到該設備 中，並且下文描述的一些結構可以被替換或刪除。本發明實施例的設備及其方法提供了一 種非易失性現場可編程門陣列，該門陣列具有互補金屬氧化物半導體(CMOS)型存儲單元 來代替傳統靜態隨機存取存儲器。也就是說，位於每個非易失性存儲單元對中的數據應當 是互補的並且類似於CMOS器件陣列的功能。互補存儲單元可以是PM0S和NM0S電晶體的 形式。在一個實施例中，考慮使用漂浮柵或其他電介質膜，例如SiN或其他材料可以構造非 易失性存儲器。在一個實施例中，使用低功率消耗福勒-諾德海(Fowler-NordheinuFN)隧 穿電流可以容易地執行存儲器件的編程(PGM)和擦除(ERS)。本領域普通技術人員顯然可 知，在器件掉電時不丟失數據的情況下，利用CMOS型存儲單元替換SRAM存儲單元來驅動下 一級邏輯門將維持希望的速度以及隨機存取存儲器的其他結構。在一個實施例中，由於存 儲器可以嵌入到FPGA晶片中，因此封裝成本將減少。眾所周知，傳統FPGA包括使用SRAM存儲塊的快速易失性存儲器。在一個實施例 中，本發明公開利用互補CMOS存儲塊代替傳統的SRAM存儲塊。如此，本發明實施例涉及在 FPGA中以互補CMOS存儲單元形式使用非易失性存儲器。FPGA為互聯到一起的邏輯單元陣 列，其中每個邏輯單元可以具有通用的功能，如起到完整邏輯器件的作用。可以編程FPGA 以實現希望的功能。FPGA通常可以用來執行應用專用集成電路(ASIC)能執行的任意邏輯功能，但是FPGA具有更新或者其他重新編程的能力。邏輯單元/邏輯塊之間的互聯通常是 可編程的。這些互聯屬於不同的類型，並且在電路中的選擇點之間多種路徑是是可能的。此 外，可以編程輸入/輸出單元以顯示存儲元件、信息方向以及電平。應當理解，通常可以編 程FPGA邏輯塊以執行多個可結合的邏輯電路，其中一個邏輯塊的輸出可以用作另一個邏 輯塊的輸入。由於當存儲器沒有供電時，存儲器上存儲的數據會丟失，隨機存取存儲器(RAM) 通常被認為是易失性的。但是，如整個本發明中所述的，使用CMOS型存儲單元將允許使用 非易失性RAM。RAM為固態存儲器，其允許讀和寫數據到各個存儲位置。存儲單元通常被 排列為形成行與列的存儲單元陣列。這樣，陣列中的每個存儲單元形成行與列之間的交叉 部。由於每行和每列僅交叉一次，因此陣列中的任意單獨存儲單元由一行與一列的地址限 定。每個單元可以通常保存一個bit的信息。為了從RAM中的特定位置檢索信息，則行與 列的地址碼需是特地的。該位置的輸出由合適的檢測裝置採樣，檢測裝置與每行和每列連 接。因此，行被稱作為位線，以及列被稱作為字線。在一個實施例中，用於位線和字線的名 稱可以顛倒。隨機在本領域通常表示不管最後存取的存儲位置為何，存儲器中的位置可以 以任意順序寫出或者讀入。CMOS器件為通常使用互補對稱的集成電路器件。互補對稱表示通常包括p型和n 型金屬氧化半導體場效應電晶體(M0SFET)的互補和對稱對的CMOS器件，以執行邏輯功能。 由於當CMOS器件中的電晶體在開關狀態之間轉換時僅使用相當大的功率，因此CMOS器件 具有低的靜態功率消耗。因此，由於相比其他形式的邏輯器件，例如電晶體-電晶體邏輯 (TTL)或NM0S邏輯，CMOS器件不產生大量的浪費，因此CMOS器件是理想的。小尺寸的CMOS 器件可實現單個IC晶片上的高密度邏輯器件。詞語金屬氧化半導體通常涉及某些場效應 電晶體的物理結構，這些電晶體具有設置在氧化絕緣體上的柵極，其中氧化絕緣體依次位 於半導體材料的上部。鋁、多晶矽、高k材料以及其他材料可以使用。應當理解，數百萬或 者更多的P型和n型電晶體可以被構造在矽或者其他合適材料的襯底上，從而產生CMOS器 件晶片/管芯。在運行中，CMOS器件作為採用p型和n型金屬氧化半導體場效應電晶體的邏輯門 工作，從而產生從電壓電源或者電源地的輸出路徑。當從電源電壓產生輸出路徑時，電路被 上拉，因此表示數字1或者「開」狀態。另一方面，當從電源地產生輸出路徑時，電路被下拉， 因此表示數字0或者「關」狀態。圖1顯示了具有CMOS型存儲單元102的NV-FPGA 100的實施例示意圖。在一個實 施例中，圖1所示的門陣列100由CMOS型存儲單元102所驅動。CMOS型存儲單元102可以 結合到可配置RAM(C-RAM)中，以代替傳統的SRAM存儲單元(例如，通常的4_T SRAM)。可 以看出，CMOS型存儲單元102為CMOS型非易失性存儲器(C-NVM)。C-NVM存儲單元102包 括互補位線VBL 104和/VBL 106。在使用中，本發明的實施例將位線VBL 104和/VBL 106 分別連接到互補Vcc電壓電源(例如VBL104)和接地(例如/VBL 106)上。C-NVM存儲單 元102還包括互補字線VWL 108和/VWL110。在一個實施例中，字線VWL 108和/VWL 110 分別連接到互補Vcc電壓電源和接地上。例如，VWL 108連接到Vcc上，以及/VWL 110接 地。這樣，互補數據能夠保存到字線VWL 108和字線/VWL 110上。C-NVM存儲單元102在C-NVM輸出節點112提供了輸出信號/數值。如上文所述，
6關於其他CMOS器件，C-NVM輸出節點112數值可以操作用於提供0或者1的輸出值。在一 個實施例中，在C-NVM存儲單元102讀時，位線VBL 104將大概為1. 45伏，並且位線/VBL 106將大概為0伏。這樣，0的數據值將大概為0伏，並且1的數據值將大概為1.45伏。但 是，應當理解，其他數值可以提供到位線VBL 104和/VBL 106上，還可提供到字線VWL 108 和/VWL 110上。C-NVM輸出節點112還包括清零復位器件114。C-NVM清零復位器件114 用來復位C-NVM輸出節點112的值。清零復位器件114可以是金屬氧化物半導體場效應晶 體管(M0SFET)。但是，其他類型的開關型器件可以用於清零復位器件114。在NV-FPGA 100中，C-NVM輸出節點112連接到大量的路由傳輸門116、118和120 上。可以使用任意數量的通路門116、118和120。本技術領域普通技術人員應當理解，路由 傳輸門116、118和120通常用於改善NV-FPGA 100的速度。如圖1可知，實施例提供了分 別使用路由信號117、119和121的路由傳輸門116、118和120。在一個實施例中，路由信號 117、119和121大約為0.9伏。但是，其他值可以用於路由信號117、119和121。並且，在 一個實施例中，路由信號117、119和121由C-NVM輸出節點112控制。圖2顯示了用於C-NVM存儲單元(例如，C-NVM存儲單元102)的編程系統200的 實施例示意圖。C-NVM存儲單元，例如圖1的C-NVM存儲單元102可以基本用作CMOS器件， 並且在一些實施例中，可以採用CMOS反相器(例如包括NM0S器件和PM0S器件)操作原 理。這樣，C-NVM存儲單元可以能夠存儲1或0形式的數字數據。圖2顯示了 CMOS反相器 和C-NVM存儲單元DE上拉和下拉模型。參考CMOS反相器，顯示了上拉模型202和下拉模 型212。在上拉模型202中，當接地條件施加到柵極上時(例如0伏)，PM0S器件打開，並且 NM0S器件關閉，導致數值1 (例如Vcc)加載到CMOS反相器的輸出節點。在下拉模型2102 中，當電壓施加到柵極上時(例如Vcc)，PM0S器件關閉，並且NM0S器件打開，導致輸出節點 電壓釋放為0伏(接地)。在上拉和下拉模型中，例如邏輯操作，C-NVM存儲單元可以功能 類似於CMOS反相器。例如，當編程(即關閉)電晶體206時，用於C-NVM的上拉模型208 將傳輸基本上為在輸出端連接到210的電壓電源的數值。相反，當編程(即關閉)電晶體 216時，用於C-NVM的下拉模型218將傳輸基本上為在輸出端連接到220的接地的數值。圖3顯示了用於C-NVM存儲單元陣列302的編程系統300的實施例示意圖。在該 實施例中，C-NVM存儲單元陣列302包括CMOS型器件，以提供非易失性存儲器。如圖所示， C-NVM存儲單元陣列302包括字互補字線WL 304和/WL 306。在一個實施例中，字線WL 304 連接到15伏的電壓電源上，以及/WL 306接地或者0伏上。但是，應當理解不同的電壓值 可以用於字線WL 304和/WL 306。C-NVM存儲單元陣列302還包括位線BL1308、/BL1310、 BL2312 和/BL2314。單元 N1316 為 WL 304 和 BL1308 的結點。單元/N1 318 為/WL 306 和 /BL1310的結點。單元N2320為WL 304和BL2312的交叉部。單元/N2322為/WL 306和/ BL2314的結點。因此，在輸出節點1324和輸出節點2326處可以發現用於C-NVM存儲單元 陣列302的輸出。圖表350提供了用於編程C-NVM存儲單元陣列302的示例數值。應當理解，其他 數值也可以用於編程C-NVM存儲單元陣列302。在運行中，C-NVM存儲單元陣列302的擦除 (ERS)和編程(PGM)通過擦除開始。在ERS條件下，可將集成電路器件的p井和深n井區域 連接到正極高電壓(例如15伏)上，字線(即WL和/或/WL)可以接地(例如0伏)。並 且位線(即81^1、/81^1、81^2和/或/81^2)可以漂浮(例如沒有連接或耦合到電壓電源或接地)。同時，存儲材料中的電子可以由FN電流拉出。這可能導致電晶體存儲單元變低(正 常打開)。應當容易理解，擦除電流非常小，導致節省了 C-NVM存儲單元陣列302的功率。 ERS塊(例如擦除存儲塊)可以清除頁(page)、扇區、存儲塊和/或整個晶片。存儲單元可以組成頁。例如，第四個存儲單元可以定義為頁。在一些實施例中，存 儲單元的頁可以同時在一起編程。在一些實施例中，存儲單元頁可以部分地編程，其中選擇 存儲單元的編程是被限制的，並且選擇的存儲單元可以獨立編程。在本實施例中，對包括BL1308的上頁(即上存儲單元，N1316)編程。參考圖表 350，對於附316，字線WL 304被設置為15伏，並且位線BL1308被設置為0伏。因此，在該例 子中，對於/N1 318，字線/WL 306被設置為0伏，並且位線/BL1 310被設置為0伏。因此， 假設N2320的字線WL 304被設置為15伏，以限制N2320中的電場，位線BL2312被設置為5 伏。類似地，位線/BL2314被設置為5伏，以改善從BL2312到/BL1314的洩漏抑制，從而減 少功率損失。如圖表350所示，當字線WL 304和/WL 306設置為0伏，並且位線BL1308、/ BL1310、BL2312和/BL2314漂浮(例如沒有連接)，以及p井(PW) /深n井(DNW)區域連接 到15伏時，可以擦除(ERS)位線BL1308、/BL1310、BL2312和/BL2314，在此基礎上通過使用 FN隧穿擦除單元。本領域普通技術人員應當容易理解，其他值和次序可以用於擦除(ERS)、 編程(PRG)和/或讀(Rd)C-NVM存儲單元陣列302的C-NVM存儲單元。非易失性存儲器件可以基於本領域公知的漂浮柵電晶體。門單元的存儲狀態通常 由柵極上的電荷濃度確定。存儲器的運行取決於用於從柵極注入或除去電荷的技術。存在 至少兩種用於將電荷移動到存儲器的存儲單元柵極中，或者從柵極移出的普通系統。一個 系統稱作為熱電子注入。通過在存儲單元的漏極和源極之間提供正電壓，以及提供正電壓 到控制柵極，從而導致熱電子注入。這導致感應單元中的電流，並且將電流中的熱電子穿過 柵極單元的隧道氧化物注入到柵極中。熱電子注入通常為需要高電流的快速操作。因此， 這可能被限制用於在器件中同時編程幾個單元。另一個用於將電荷移入或移出存儲單元柵 極的系統被稱作為FN隧穿，如圖3的圖表350所示。可以通過在控制柵極與漏極源極和溝 道的其中一個之間，或者在控制柵極與這些節點的組合之間建立較大電場而引起FN隧穿。 電場建立了穿過隧道氧化物的FN隧穿電流，並且能夠用於將電子注入到柵極中以及驅動 電子從柵極中移出。由於其不涉及存儲單元的源極與漏極之間的電流流動，因此FN隧穿工 藝典型地為低電流操作。因此，FN隧穿可以用於在器件中同時平行地越過大量的單元。這 樣，FN隧穿可以用於預編程或擦除存儲器件，例如C-NVM存儲單元陣列302。存儲器的運行 通常包括使用保存在柵極中的電荷數量的單元對單元(cell-by-cell)控制，使用位線和 字線以及擦除，來編程陣列，其中整個陣列或者陣列的選擇器可以清除到柵極中的預定電 荷狀態。在一個實施例中，FN隧穿可以用於編程和擦除陣列中的存儲單元。在一個實施例 中，熱電子注入可以用來編程，並且FN隧穿可以用來擦除。通常，為了確保在擦除存儲單元上更均勻的電荷分布，可以執行預定編程順序，從 而在提供擦除電壓之前，將在存儲塊上將要被擦除的所有單元預編程為公知的狀態，例如 高閾值狀態。以此方式，當擦除存儲陣列時，所有的存儲單元將在柵極中具有基本相同數量 的電荷開始。因此，擦除順序在整個存儲塊上提供了更均勻的電荷電平。圖4顯示了用於CMOS型存儲單元(例如C-NVM存儲單元102)的編程方法400實 施例流程圖。為了編程或擦除存儲單元，信息處理系統(IHS)連接到存儲單元上，以用於HIS與存儲單元(例如C-NVM存儲單元102)之間的通信。方法400首先是方框402，其中 方法400執行C-NVM存儲單元的塊擦除(ERS)。可以通過FN隧穿或者其他方法執行C-NVM 存儲單元的塊擦除。在方法400在方框402中執行塊擦除之後，方法400在方框404中執 行擦除校驗。擦除校驗確認用於C-NVM存儲單元的存儲單元被正確地擦除，並且設定為合 適的電荷電平。此外，方法400可以在方框404中執行測試，以判斷在C-NVM存儲單元中是 否存在不可接受的洩漏電流電平。如圖3所示，洩漏電流可以被抑制，例如，通過將/BL2連 接到5伏的電壓電源上。如果方法400判斷方框404的擦除校驗失敗，方法400將返回到 方框402，重新執行擦除程序。如果方法400判斷存在不可接受的洩漏電流電平，方法400 結束，並通知用戶。另一方面，如果方法400判斷方框404的擦除校驗和洩漏檢查是可接受的，方法 400則繼續到方框406以編程C-NVM存儲單元的上頁(例如上存儲單元)。在方法400執 行方框406的上頁編程(PGM)之後，方法400在方框408中執行編程校驗。編程校驗確認 用於上頁的存儲單元已被正確編程，並且被設置為合適的電荷電平。此外，方法400可以在 方框408中執行測試，以判斷在C-NVM存儲單元中是否存在不可接受的洩漏電流電平。如 果方法400判斷方框408的擦除校驗失敗，則方法400將返回到方框406以重新執行編程 上頁的程序。如果方法400判斷存在不可接受的洩漏電流電平，則方法400結束，並通知用 戶。如果方法400判斷方框408的編程上頁校驗和洩漏檢查是可接受的，方法400則 繼續到方框410，以編程(PGM)C-NVM存儲單元的下頁(例如下存儲單元)。在方法400執 行方框410的下頁編程(PGM)之後，方法400在方框412中執行編程校驗。編程校驗確認 用於下頁的存儲單元被正確編程，並且被設置為合適的電荷電平。此外，方法400可以在方 框412中執行測試，以判斷在C-NVM存儲單元中是否存在不可接受的洩漏電流電平。如果方 法400判斷方框412的擦除校驗失敗，則方法400將返回到方框410，重新執行編程下頁的 程序。如果方法400判斷存在不可接受的洩漏電流電平，則方法400結束，並通知用戶。如 果方法400判斷方框412的編程校驗和洩漏檢查是可接受的，方法400則繼續到方框414， 以允許C-NVM存儲單元中的存儲單元的正常讀(Rd)和DC路徑檢查。上述結構對於本領域普通技術人員應當是容易理解的，包括但不限於上述製造 C-NVM存儲器可以使用位於襯底上的多層和阱進行，以產生用於存儲器的n型和p型晶體 管。利用不同實施例，可以實現各種PGM/ERS過度曲線、每單元電流、耐久度、存儲單元漏極 電流(Id)、存儲單元柵極電壓(Vg)、存儲單元電壓閾值(Vt)、存儲單元漏極電壓(Vd)、Vt 窗(假設在誤差修正代碼ECC中沒有PV(Program Verify ；即當在寫操作中執行校驗操作 時觸發的信號)和/或EV(EraSe Verify ；即在擦除操作中執行校驗操作的同時觸發的信 號))。還應當理解，具有CMOS對類似功能性的非易失性的存儲器(在數據單元對中具有互 補數據)可以用來驅動下一級邏輯門。還應當理解，FN編程以及擦除可以使用低功率消耗 用於編碼存儲數據。上文地概述了本發明的幾個實施例的特徵，從而本領域普通技術人員可以更好地 理解本發明的方面。本領域的普通技術人員應當了解，他們可以容易地使用本發明公開作 為修改或設計其他工藝和結構的基礎，以實現與本發明實施例相同的目的，和/或取得相 同的優點。本領域的普通技術人員還應當意識到，這樣的等同結構沒有脫離本發明的精神
9和保護範圍，並且他們可以在不脫離本發明的精神和保護範圍的情況下進行各種變化、替 換和修改。
權利要求
一種非易失性存儲器，包括連接到位線和字線上的第一互補金屬氧化物半導體(CMOS)器件；連接到所述第一CMOS器件、互補位線與互補字線上的第二CMOS器件，其中所述第一CMOS器件和所述第二CMOS器件互相互補；以及連接在所述第一CMOS器件和所述第二CMOS器件之間的輸出節點。
2.如權利要求1所述的存儲器，還包括連接到所述輸出節點的復位開關，其位於所述輸出節點與電源地之間。
3.如權利要求1所述的存儲器，其中所述輸出節點記錄0或1的數字數據值，並且其中 所述0值為基本上0伏，以及所述1值為基本上1. 45伏。
4.如權利要求1所述的存儲器，還包括連接到所述輸出節點的一個或多個路由傳輸門，其中所述一個或多個路由傳輸門利用 大約0. 9伏的路由控制信號工作。
5.如權利要求1所述的存儲器，其中由於所述存儲器的上拉配置，提供數字數值1到所 述輸出節點，並且由於所述存儲器的下拉配置，提供數字數值0到所述輸出節點，其中所述 數字數值1通過編程所述第二 CMOS器件獲得，並且所述數字數值0通過編程所述第一 CMOS 器件獲得。
6.一種編程非易失性現場可編程門陣列NV-FPGA的方法，所述方法包括 對所述NV-FPGA中的多個存儲單元執行塊擦除；校驗所述塊擦除成功；對所述多個存儲單元的至少一個的上頁進行編程； 校驗所述上頁編程成功；對所述多個存儲單元的至少一個的下頁進行編程；以及 校驗所述下頁編程成功。
7.如權利要求6所述的方法，其中對所述多個存儲單元的至少一個的上頁進行編程使 用Fowler-Nordheim編禾呈執行；其中對所述多個存儲單元的至少一個的下頁進行編程使用Fowler-Nordheim編程執行。
8.如權利要求6所述的方法，其中執行所述多個存儲單元的塊擦除包括 將一個或多個P阱和/或深n阱區域連接到正電壓電源上；將所述存儲單元的一個或多個字線接地；以及 漂浮所述存儲單元的一個或多個位線。
9.如權利要求6所述的方法，其中以Fowler-Nordeim方式執行所述多個存儲單元的塊 擦除包括將一個或多個字線連接到負電壓電源上；以及 將一個或多個位線、P阱區域和/或深n阱區域接地。
10.如權利要求6所述的方法，還包括在所述NV-FPGA上執行洩漏檢查，以檢查所述NV-FPGA內部的洩漏電流。
11.一種包括現場可編程門陣列的集成電路器件，所述現場可編程門陣列包括 按行和列排列的多個邏輯單元，每個邏輯單元提供用於執行一個或多個邏輯功能；連接到所述多個邏輯單元的至少一個上的存儲單元，所述存儲單元具有第一金屬氧化 物半導體器件和第二金屬氧化物半導體器件；以及 連接到所述存儲單元的輸出節點。
12.如權利要求11所述的集成電路器件，還包括連接到所述第一金屬氧化物半導體器件的位線和字線；以及 連接到所述第二金屬氧化物半導體器件的互補位線與互補字線。
13.如權利要求11所述的集成電路器件，還包括連接到所述輸出節點的復位開關，位於所述輸出節點與電源地之間。
14.如權利要求11所述的集成電路器件，其中所述輸出節點記錄0或1的數字數據值， 並且其中所述0值為基本上0伏，以及所述1值為基本上1. 45伏。
15.如權利要求11所述的集成電路器件，還包括 連接到所述輸出節點的一個或多個路由傳輸門。
全文摘要
一種非易失性存儲器，包括連接到位線和字線上的第一互補金屬氧化物半導體(CMOS)器件以及連接到第一CMOS器件上的第二CMOS器件。第二CMOS器件還連接到互補位線與互補字線上。第一CMOS器件和第二CMOS器件互相互補。輸出節點連接在所述第一CMOS器件和所述第二CMOS器件之間。一種編程NV-FPGA的方法包括連接信息處理系統到FPGA上，對FPGA中的多個存儲單元執行塊擦除，校驗所述塊擦除成功，對所述FPGA的上頁進行編程，校驗所述上頁編程成功，對所述FPGA的下頁進行編程，以及校驗所述下頁編程成功。
文檔編號G11C16/10GK101877244SQ20091017395
公開日2010年11月3日 申請日期2009年9月24日 優先權日2009年4月29日
發明者洪至偉, 謝佳達, 陳崑崙 申請人:臺灣積體電路製造股份有限公司