垂直隧穿負微分電阻器件的製作方法

2023-09-21 17:42:20

垂直隧穿負微分電阻器件的製作方法
【專利摘要】本
【發明內容】
涉及微電子器件的製造，該微電子器件具有形成在其中的至少一個負微分電阻器件。在至少一個實施例中，可以利用量子阱來形成所述負微分電阻器件。本說明書的負微分電阻器件的實施例可以達到高的峰值驅動電流以實現高性能，並且可以達到高的峰谷電流比以實現低功耗和噪聲容限，這允許它們用於邏輯和/或存儲器集成電路。
【專利說明】垂直隧穿負微分電阻器件
【背景技術】
[0001]概括地說，本公開內容涉及可以包括形成在其中的負微分電阻器件的微電子器件的製造。
【專利附圖】

【附圖說明】
[0002]本公開內容的主題將在說明書的總結部分被特別指出並清楚地要求。從下面的描述和所附的權利要求、並且結合附圖，本公開內容的前述及其他特點將得以更加完整體現。應當理解這些附圖描述了根據本公開內容的僅僅幾個實施例，因此並不能認為是對其範圍的限制。將通過使用附圖而以附加的特性和細節對本公開內容進行描述，使得可以更容易確定本公開內容的優點，其中:
[0003]圖1-13示出了根據本說明書的實施例的形成垂直隧穿負微分電阻器件的過程的側截面示意圖。
[0004]圖14示出了根據本說明書的實施例的電流流過垂直隧穿負微分電阻器件的側截面示意圖。
[0005]圖15是根據本說明書的實施例的系統的示意圖。
【具體實施方式】
[0006]在下面的【具體實施方式】中，將參考以示例形式示出具體實施例的附圖，所要求保護的主題可以在這些實施例中實施。這些實施例被描述得足夠詳細以讓本領域技術人員實施本主題。應當理解，各種實施例雖然互不相同，也不一定互相排斥。例如，這裡結合某一實施例所描述的特徵、結構或特性可以運用在其他實施例內而不脫離所要求保護的主題的精神和範圍。本說明書內所引用的「一個實施例」或「一實施例」意指就該實施例描述的特定的特徵、結構或特性包含在本發明所涵蓋的至少一個實施方式中。所以，短語「一個實施例」或「在一實施例中」的使用並不必然指向同一個實施例。此外，應當理解在每個所公開的實施例中的個體元件的位置和布置可以在不脫離所要求保護的主題的精神和範圍的情況下做出修改。因此，下面的【具體實施方式】不應理解為具有限制意義，而本主題的範圍僅由適當解釋的所附權利要求、連同所附權利要求享有權利的等同形式的整個範圍所限定。在附圖中，相同的附圖標記指代所有幾個附圖中相同的或相似的元件或功能，且其中所描繪的元件並不必須彼此成比例，而為了更易於理解本說明書上下文中的元件，可以放大或縮小個體元件。
[0007]在本說明書的各種實施例中，可以利用量子阱來形成負微分電阻器件，其中，這樣的器件用於微電子器件應用。負微分電阻是某些電路的特性，其中進入電路的電壓的增大可能導致通過同一電路的電流的減小，其中，這個特性表現在電路的工作範圍的至少某些部分中。如本領域技術人員將理解的那樣，本說明書的負微分電阻器件的實施例可以達到高的峰值驅動電流以實現高性能並且可以達到高的峰谷電流比以實現低功耗和噪聲容限。因此，本說明書的實施例可以在邏輯和/或存儲器集成電路中使用。[0008]圖I是根據本說明書的一個實施例的層疊結構100的截面示意圖。層疊結構100可以包括微電子襯底102，例如適當的包含矽的材料。可以在微電子襯底102上形成緩衝層104。在本說明書的一個實施例中，所述緩衝層104可以由砷化鎵（GaAs)形成。
[0009]應當理解的是，可以在形成緩衝層104之前在微電子襯底102上形成成核層(未示出），並且所述緩衝層104可以包括多個層。也可以對緩衝層104進行分級（grade)，以提供滑動位錯（gliding dislocation)和對微電子襯底102和將形成在緩衝層104之上的底部阻擋層之間的晶格失配的控制。
[0010]在形成緩衝層104之後，可以在緩衝層104上形成底部阻擋層106。在一個實施例中，底部阻擋層106可以由具有比將形成在底部阻擋層106上的量子阱的材料更大的帶隙的材料形成。在一個實施例中，底部阻擋層106可以包括銦鋁砷（InxAlhAsX在另一個實施例中，底部阻擋層106可以被分級。在具體實施例中，底部阻擋層106可以包括銦鋁砷（InxAlhAs),其中可以從χ等於零到χ等於O. 52進行分級。因此，在底部阻擋層106和緩衝層104之間的界面處的成分可以以砷化鋁（AlAs)開始且可以以在其另一個邊界的Ina52Ala48As結束。在另一個實施例中，底部阻擋層106可以包括銦鋁砷（InxAlhAs),其中分級可以是線性的，通過從砷化鋁（AlAs)直到達到銦鋁砷的成分(例如Ina52Ala48As)以線性增加的方式在形成期間改變銦的供給。在又一個實施例中，底部阻擋層106可以包括具有非線性分級的銦鋁砷（InxAlhAs),其中，可以以非線性地增加的方式提供銦供給以使得底部阻擋層106可以在該底部緩衝層106的物理中點具有大於或小於一半濃度的銦。如本領域技術人員將理解的那樣，通過形成底部緩衝層106，位錯可以沿著其中的相對對角面滑動。
[0011]在形成底部阻擋層106之後，可以在其上形成下量子阱108。在一個實施例中，下量子阱108可以由具有比底部阻擋層106的帶隙更小的帶隙的材料形成。在一個實施例中，下量子阱108可以從銦鎵砷形成。在具體實施例中，下量子阱108可以是銦鎵砷，SPInxGahAs，其中χ在大約O. 53和O. 8之間。在實施例中，可以對下量子阱108進行摻雜以提高效率。在各種實施例中，可以用P型摻雜劑(例如硼）或η型摻雜劑(例如磷）來對下量子阱108進行摻雜。可以通過本領域任何公知技術來實現對下量子阱108的摻雜。此外，如本領域技術人員將理解的那樣，下量子阱108可以被直接摻雜或通過經由隨後形成的層或多個層的△摻雜（delta doping)進行摻雜。此外,如本領域技術人員將理解的那樣,下量子講108可以被調製摻雜（modulation dope)。
[0012]可以在下量子阱108之上形成阻擋層112。在一個實施例中，阻擋層112可以包含銦鋁砷，例如InxAlhAs15
[0013]可以在阻擋層112其上形成上量子阱114。在一個實施例中，上量子阱114可以由銦鎵砷形成。在具體實施例中，上量子阱108可以包含銦鎵砷，即InxGai_xAs，其中χ在大約0.53和0.8之間。在一個實施例中，可以對上量子阱114進行摻雜以提高效率。在各種實施例中，可以用P型摻雜劑(例如硼）或η型摻雜劑(例如磷）來對上量子阱114進行摻雜。可以通過本領域任何公知技術來實現對上量子阱114的摻雜。此外，如本領域技術人員將理解的那樣，上量子阱114可以被直接摻雜或通過經由隨後形成的層或多個層的△摻雜進行摻雜。此外，如本領域技術人員將理解的那樣，上量子阱114可以被調製摻雜。
[0014]在一個實施例中，下量子阱108和上量子阱114兩者均可以是未摻雜的。在另一個實施例中，下量子阱108和上量子阱114兩者均可以是經摻雜的。在進一步的實施例中，下量子阱108和上量子阱114中的一個可以是經摻雜的，而另一個是未摻雜的。
[0015]可以在上量子阱114之上任選地形成頂部阻擋層116。在一個實施例中，頂部阻擋層116可以包含銦鋁砷，例如InxAlhAs15
[0016]應當理解的是，圖1所示的層疊結構100僅僅是示例性的，並且如本領域技術人員將理解的那樣，為了達到期望的結果，其可以包括多個緩衝層、阻擋層、調製摻雜光暈層(halo layer)、間隔層等。此外，在不偏離本說明書的情況下，可以使用多種材料和系統。進一步應當理解的是，層疊結構100中的各個層可以通過本領域任何公知技術來製造，這些技術包括但不限於:化學氣相沉積(「CVD」)、物理氣相沉積(「PVD」)、原子層沉積(「ALD」)、分子束外延(MBE)、金屬有機化學氣相沉積外延(M0CVD印i)、超高真空CVD外延(UHCVD印i )和降低溫度的CVD外延(RTCVD印i )。
[0017]如圖2所示，可以在頂部阻擋層116上對掩模118進行構圖。可以通過本領域任何公知技術來形成掩模118，所述技術包括但不限於光刻。然後可以如圖3所示那樣蝕刻圖2的層疊結構100，其中，由掩模118保護的所述層(緩衝層104、底部阻擋層106、下量子阱108、阻擋層112、上量子阱114和頂部阻擋層116)保留下來，從而形成雙量子阱堆疊結構120。在本說明書的各個實施例中，所述蝕刻可以選擇性地停止在緩衝層104中或緩衝層104上，如圖3所示，或者可以選擇性地停止在底部阻擋層106上或底部阻擋層106中。
[0018]如圖4所示，掩模118可以被除去，並且鄰接雙量子阱堆疊結構120形成電介質材料122。在一個實施例中，電介質材料122可以被均厚沉積在雙量子阱堆疊結構120之上，然後被平坦化以具有與頂部阻擋層116的外表面126基本齊平的外表面124。電介質材料122可以包括但不限於:二氧化矽(Si02)、氮氧化矽(SiOxNy)和氮化矽(Si3N4)15可以通過本領域公知的任何技術來平坦化電介質材料122，這些技術包括但不限於:溼法或幹法蝕刻和化學機械拋光。
[0019]如圖5所示，可以在頂部阻擋層外表面126上形成柵極電極132。如將描述的那樣，柵極電極132可以用來調整上量子阱114中的電子密度。在一個實施例中，柵極電介質134可以形成在柵極電極132和頂部阻擋層116之間。柵極電介質134可以是任何適當的電介質材料，包括但不限於高K (高介電常數)材料，例如，氧化鉿、氧化鉿矽、氧化鑭、氧化鑭招、氧化錯、氧化錯娃、氧化鉭、氧化鈦、氧化鋇銀鈦、氧化鋇鈦、氧化銀鈦、氧化釔、氧化招、氧化鉛鈧鉭和鈮酸鉛鋅。如本領域技術人員將理解的那樣，可以通過公知的技術來製造柵極電極132和/或柵極電介質134，這些技術例如是化學氣相沉積(「CVD」)、物理氣相沉積(「PVD」)、原子層沉積(「ALD」)，並且隨後用公知的光亥_蝕刻技術來進行構圖。
[0020]如圖6所示，可以鄰接柵極電極132的側面138形成柵極電介質間隔體136。柵極電介質間隔體136可以由任何適當的電介質材料形成，包括但不限於二氧化矽(SiO2)和氮化矽(Si3N4)15如本領域技術人員將理解的那樣，可以通過任何公知的技術來製造柵極電介質間隔體136，這些技術包括但不限於共形沉積和隨後的蝕刻。
[0021]如圖7所示，可以在柵極電極132、柵極電介質間隔體136、頂部阻擋層外表面126和電介質材料外表面124之上形成層間電介質142。層間電介質142可以是任何適當的電介質材料，包括但不限於二氧化矽(Si02)。如本領域技術人員將理解的那樣，可以通過任何公知的技術來製造層間電介質142，這些技術包括但不限於沉積和隨後的平坦化。[0022]如圖8所示，第一開口部144可以形成為穿過層間電介質142和頂部阻擋層116以暴露上量子阱114的部分。可以通過本領域公知的任何技術來形成第一開口部144，這些技術包括但不限於:光刻蝕刻、雷射鑽孔、離子鑽孔、溼法蝕刻、幹法蝕刻或它們的任意結合。在一個實施例中，可以使用光刻蝕刻技術，其中，在層間電介質142上對掩模(未不出)進行構圖。然後，可以用相對於上量子阱114的材料具有選擇性的蝕刻劑通過掩模(未示出)來蝕刻層間電介質142和頂部阻擋層116，以使得蝕刻停止在上量子阱114上或上量子阱114中。
[0023]如圖9所示，可以在第一開口部144 (參見圖8)中形成上量子阱接觸部146。可以通過本領域中任何公知的技術來形成上量子阱接觸部146。在一個實施例中，可以例如通過化學氣相沉積(「CVD」)、物理氣相沉積(「PVD」)、原子層沉積(「ALD」)等在第一開口部144 (參見圖8)中和在層間電介質142的外表面148上沉積導電材料。然後可以從層間電介質外表面148除去導電材料的部分,例如通過化學機械拋光或蝕刻從層間電介質外表面148除去導電材料的部分，以形成上量子阱接觸部146。導電材料可以包括但不限於:銅、鋁、銀、鈦、金、它們的合金等。
[0024]如圖10-13所示，然後可以形成下量子阱接觸部。如圖10所示，可以穿過層間電介質142、頂部阻擋層116和上量子阱114形成第二開口部152。可以通過本領域中公知的任何技術來形成第二開口部152，這些技術包括但不限於:光刻蝕刻、雷射鑽孔、離子鑽孔、溼法蝕刻、幹法蝕刻或它們的任意結合。在一個實施例中，可以使用光刻蝕刻技術，其中，在層間電介質142上對掩模(未示出)進行構圖。然後，可以用相對於上量子阱114的材料具有選擇性的第一蝕刻劑通過掩模(未示出)來蝕刻層間電介質142和頂部阻擋層116，以使得蝕刻停止在上量子阱114上或上量子阱114中。然後可以採用第二蝕刻劑來蝕刻穿過上量子阱114。第二蝕刻劑可以相對於阻擋層112的材料具有選擇性，以使得蝕刻停止在阻擋層112上或阻擋層112中。
[0025]如圖11所示，為了將上量子阱114與隨後形成的下量子阱接觸部隔離，可以在第二開口部152的側壁156上形成接觸部電介質間隔體154。接觸部電介質間隔體154可以由任何適當的電介質材料形成，包括但不限於二氧化娃(SiO2)和氮化娃(Si3N4)15如本領域中技術人員將理解的那樣，可以通過任何公知的技術來製造接觸部電介質間隔體154，這些技術包括但不限於共形沉積和隨後的蝕刻以暴露第二開口部152內的阻擋層112的部分。
[0026]然後可以採用第三蝕刻劑來穿過阻擋層112延伸第二開口部152。第三蝕刻劑可以相對於上量子阱114的材料具有選擇性，以使得蝕刻停止在上量子阱114上或上量子阱114中。應當理解的是，第三蝕刻劑可以和第一蝕刻劑相同。
[0027]如圖13所示，可以在第二開口部152(參見圖12)中形成下量子阱接觸部158。可以通過本領域中任何公知的技術來形成下量子阱接觸部158。在一個實施例中，可以例如通過化學氣相沉積(「CVD」)、物理氣相沉積(「PVD」)、原子層沉積(「ALD」)等在第二開口部152(參見圖12)中和在層間電介質外表面142上沉積導電材料。可以從層間電介質外表面148除去導電材料的部分，例如通過化學機械拋光或蝕刻從層間電介質外表面148除去導電材料的部分，以形成下量子阱接觸部158。導電材料可以包括但不限於:銅、鋁、銀、鈦、金、它們的合金等。
[0028]應當理解的是，在適當的情況下，可以同時執行用於形成上量子阱接觸部146和下量子阱接觸部158的各個製造步驟，例如蝕刻、沉澱和光刻構圖。
[0029]如圖13所示，所得到的微電子器件160是雙量子阱系統，其中，上量子阱114和下量子阱108中的每一個相對於另一個均基本上是平面的。換言之，上量子阱114和下量子阱108基本上是二維(2D)的，並且由上量子阱114和下量子阱108形成的平面基本上彼此平行。由於上量子阱114和下量子阱108各自具有獨立的接觸部(即分別是上量子阱接觸部146和下量子阱接觸部158)且由阻擋層112分隔開，所以上量子阱114和下量子阱108彼此不直接電接觸。
[0030]微電子器件160的操作基於上量子阱114和下量子阱108之間的直接垂直隧穿。換言之，其基於基本上平行的二維(2D)量子阱之間的隧穿。底層器件的物理特性在於，能量-動量守恆僅當電子密度在上量子阱114和下量子阱108之間匹配時才允許進行隧穿。柵極電極132可以用來調整上量子阱114的電子密度以匹配電子密度，從而操作微電子器件160。因此，如本領域技術人員將理解的那樣，通過使用漏極偏置或柵極偏置以使得上量子阱114和下量子阱108中的電子密度不平衡，可以在微電子器件160的IV特性中實現負微分電阻。
[0031]在圖14中示出的一個示例中，電流(如線162所示)可以從漏極164流到上量子阱接觸部146，經過上量子阱接觸部146流到上量子阱114中，隧穿阻擋層112進入下量子阱108，並且經過下量子阱接觸部158流到與下量子阱接觸部158連接的源極166。
[0032]微電子器件160可以達到高的峰值驅動電流以實現性能，並且可以達到高的峰谷電流比以實現低功耗和噪聲容限。這是因為如下事實:能量-動量守恆可以急劇地抑制上量子阱114和下量子阱108之間的隧穿電流。因此，微電子器件160可能被用作振蕩器，或用於存儲器和/或邏輯集成電路應用。
[0033]雖然本說明書中的雙量子阱結構160用銦鎵砷量子阱和銦鋁砷阻擋層(SPInGaAs/InAlAs系統)的示例來描述，但是本領域技術人員應當理解的是，可以用各種量子阱系統來製造雙量子阱結構160。在一個實施例中，可以用各種II1-V族量子阱系統來製造量子阱系統，這些II1-V族量子阱系統包括但不限於:砷化鎵/鋁鎵砷系統(GaAs/AlGaAs)、砷化鎵/砷化鋁系統(GaAs/AlAs)、銻化銦/銦鋁銻系統(InSb/InAlSb)、銻化銦/銦鎵銻系統(InSb/InGaSb)等。在另一個實施例中，可以用各種I1-VI族量子阱系統來製造量子阱系統，這些I1-VI族量子阱系統包括但不限於:硒化鋅/鋅鎘硒系統(ZnSe/ZnCdSe)。在又一個實施例中，可以用矽和鍺來製造量子阱系統，所述矽和鍺包括但不限於:鍺/鍺化矽系統(Ge/SiGe)、鍺化矽/矽系統(SiGe/矽)等。如本領域技術人員將理解的那樣，在其它的實施例中，可以由4族量子阱系統來製造量子阱系統，或者可以由任何適用的通用異質結構、雙量子阱系統來製造量子阱系統。
[0034]圖15是利用本說明書的主題的電子系統200的示意圖。電子系統200可以是任何電子設備，包括但不限於可攜式設備，例如，可攜式計算機、行動電話、數位照相機、數位音樂播放器、網絡平板、個人數字助理、傳呼機、即時通信設備或其它的設備。電子系統200可以適用於無線地發送和/或接收信息，例如通過無線區域網(WLAN)系統，無線個人區域網(WPAN)系統和/或蜂窩式網絡。
[0035]在實施例中，電子系統200可以包括系統總線220以電耦合電子系統200的各個部件。系統總線220可以是單總線或根據多個實施例的總線的任意結合。電子系統200可以包括向集成電路210提供電力的電壓源230。在某些實施例中，電壓源230可以通過系統總線220向集成電路210提供電流。
[0036]集成電路210可以與系統總線220電耦合且包括任何電路或根據實施例的電路的結合。在實施例中，集成電路210可以包括處理器212，該處理器212能夠是任何類型。如這裡所使用的，處理器212可以表示任何類型的電路，例如但不限於微處理器、微控制器、圖形處理器、數位訊號處理器或另一種處理器。在集成電路210中可以包括的其它類型的電路是定製電路或專用集成電路(ASIC)，例如用於在諸如蜂窩式電話、傳呼機、可攜式計算機、雙向無線電設備和類似的電子系統之類的無線設備中使用的通信電路214。在實施例中，處理器210可以包括管芯上存儲器216，例如靜態隨機存取存儲器(SRAM)。在另一個實施例中，集成電路210可以包括嵌入式管芯上存儲器216，例如嵌入式動態隨機存取存儲器(eDRAM)，其可以用作處理器212的高速緩衝存儲器。
[0037]在實施例中，電子系統200也包括外部存儲器240，該外部存儲器240又可以包括適用於特定應用的一個或多個存儲器元件，例如-MM或非易失性存儲器(例如閃速存儲器)形式的主存儲器242 個或多個硬碟驅動器244 ;和/或管理可移動介質246的一個或多個驅動器，所述可移動介質例如軟盤、緊緻盤(⑶)、數字可變盤(DVD)、閃速存儲鍵和本領域公知的其它可移動介質。
[0038]電子系統200可以包括:輸入設備270 (例如，鍵盤、滑鼠、軌跡球、遊戲控制器、話筒等)和輸出(I/o)設備(例如，顯示設備250和音頻輸出260)。
[0039]如這裡所示的，集成電路210和/或主存儲器242可以包括至少一個本說明書的負微分電阻器件。集成電路210和/或主存儲器242可以以多種不同的實施例來實現，例如電子系統、計算機系統等。本說明書中的垂直隧穿負微分電阻器件和本領域公認的它們的等同形式可以包括在製造集成電路的一個或多個方法和製造電子組件的一個或多個方法中。如這裡所描述的，元件、材料、幾何形狀、尺寸和操作順序都可以改變以適應垂直隧穿負微分電阻器件。
[0040]已經在具體的實施例中描述了本發明，應當理解由所附權利要求限定的本發明並不受上述說明中所列舉的特定細節的限制，因為在不脫離本發明精神和範圍的情況下，可以對本發明作出許多明顯的變化。
【權利要求】
1.一種微電子器件，包括: 上量子講； 下量子阱，其通過阻擋層而與所述上量子阱分隔開；以及 鄰近所述上量子阱的柵極電極。
2.如權利要求1所述的微電子器件，其中，所述上量子阱和所述下量子阱中的至少一個包含銦鎵砷。
3.如權利要求1所述的微電子器件，其中，所述阻擋層包括銦鋁砷。
4.如權利要求1所述的微電子器件，進一步包括:與所述上量子阱耦合的上量子阱接觸部和與所述下量子阱耦合的下量子阱接觸部。
5.如權利要求4所述的微電子器件，其中，所述下量子阱接觸部延伸穿過所述上量子阱且與所述上量子阱電隔離。
6.如權利要求1所述的微電子器件，其中，所述上量子阱和所述下量子阱中的至少一個是η型摻雜的。
7.如權利要求1所述的微電子器件，其中，所述上量子阱和所述下量子阱中的至少一個是P型摻雜的。
8.如權利要求1所述的微電子器件，其中，所述柵極電極適用於調整所述上量子阱中的電流密度。`
9.一種製造微電子器件的方法，包括: 形成下量子阱； 形成鄰近所述下量子阱的阻擋層； 形成鄰近所述阻擋層的上量子阱；以及 形成鄰近所述上量子阱的柵極電極。
10.如權利要求9所述的方法，其中，形成所述下量子阱包括:形成銦鎵砷下量子阱。
11.如權利要求9所述的方法，其中，形成所述上量子阱包括:形成銦鎵砷上量子阱。
12.如權利要求9所述的方法，其中，形成所述阻擋層包括:形成銦鋁砷阻擋層。
13.如權利要求9所述的方法，進一步包括:形成與所述上量子阱耦合的上量子阱接觸部和形成與所述下量子阱耦合的下量子阱接觸部。
14.如權利要求13所述的方法，其中，形成所述下量子阱接觸部包括: 形成穿過所述上量子阱的開口部； 在所述開口部的側壁上沉積電介質材料； 使所述開口部延伸穿過所述阻擋層以暴露所述下量子阱的一部分；以及 在所述開口部中沉積導電材料。
15.如權利要求9所述的方法，進一步包括:對所述上量子阱和所述下量子阱中的至少一個進行摻雜。
16.如權利要求9所述的方法，進一步包括:在所述上量子阱和所述柵極電極之間形成頂部阻擋層。
17.如權利要求9所述的方法，進一步包括: 提供微電子襯底； 在所述微電子襯底上形成緩衝層；以及在所述緩衝層上形成底部阻擋層； 其中，形成所述下量子阱包括:在所述底部阻擋層上形成所述下量子阱。
18.—種系統,包括: 集成電路器件；以及 主存儲器； 其中，所述集成電路器件和所述主存儲器中的至少一個包括微電子器件，所述微電子器件包括:上量子阱；通過阻擋層而與所述上量子阱分隔開的下量子阱；以及鄰近所述上量子阱的柵極電極。
19.如權利要求18所述的系統，其中，所述上量子阱和所述下量子阱中的至少一個包括銦鎵砷。
20.如權利要求18所述的系統，其中，所述阻擋層包括銦鋁砷。
【文檔編號】H01L21/336GK103563085SQ201180071330
【公開日】2014年2月5日 申請日期:2011年12月22日 優先權日:2011年5月2日
【發明者】R·皮拉裡塞泰 申請人:英特爾公司