高電阻負載靜態型ram及其製造方法

2023-09-19 06:39:10

專利名稱：高電阻負載靜態型ram及其製造方法
技術領域：
本發明涉及靜態型RAM(以下稱為SRAM)，特別是涉及改善具有高電阻負荷的SRAM中柵電極與擴散層的連接構造的SRAM及其製造方法。
如圖4中所示的電路構成那樣，作為高電阻SRAM，由兩個驅動用MOS電晶體Tr1,Tr2、兩個傳輸用MOS電晶體Tr3,Tr4，和兩個高電阻R1MR2所構成。在圖5中表示了該高電阻SRAM的平面布局圖。在圖4和圖5中，相同的標號表示相同部分，SD是雜質擴散層，G1、G2是驅動用MOS電晶體Tr1,Tr2的柵電極，WL是由傳輸用MOS電晶體Tr3,Tr4的各個柵極所構成的字線，R1、R2是高電阻，RCT是上述高電阻R1,R2與上述雜質擴散層SD的連接部，VCC是第一電源接點，VSS是第二電源接點。
在該高電阻SRAM中，對驅動用MOS電晶體Tr2,Tr1的柵電極互補連接的傳輸用MOS電晶體Tr3,Tr4與高電阻R1,R2的各個連接區域Q1,Q2分別為合一構成的接觸構造。例如，在圖6中表示了圖5中由AA線表示的Q1的區域的斷面構造。在該圖中，用在p型矽襯底1的主面上所形成的場氧化膜2來畫成元件區域，在該元件區域的一部分中形成由高濃度的n+擴散層5a和低濃度的n-擴散層5b組成的雜質擴散層5，而作為上述傳輸用MOS電晶體Tr3和驅動用MOS電晶體Tr1的各個源極·漏極SD。並且，形成上述驅動用MOS電晶體Tr2的柵極絕緣膜3和柵電極4(G1,G2)。接著，形成由覆蓋上述柵電極4和擴散層5的Ti組成的導電膜6，在其上形成第一層間絕緣膜7。開出接觸孔8，以露出該第一層間絕緣膜7的上述Q1區域即上述擴散層5和柵電極4各一部分區域的上述導電膜6，在該接觸孔8內形成由作為上述高電阻負荷R1的高電阻金屬組成的高電阻膜9。在其上形成第二層間絕緣膜10。
圖7和圖8是用於說明上述SRAM的製造方法的上述區域Q1的局部斷面圖。首先，如圖7(a)所示的那樣，在p型矽襯底1的表面上以所需要的圖形形成場氧化膜2，來畫成元件區域。接著，如圖7(b)所示的那樣，在上述元件區域的矽襯底1的表面上形成所需厚度的柵極絕緣膜3，然後，成長出所需厚度的多晶矽，並且，對其進行刻圖而形成柵電極4。接著，把該柵電極4作為掩模而在上述矽襯底1的元件區域中注入磷，而形成n-擴散層5b。接著，如圖7(c)所示的那樣，在整個表面上堆積氧化膜，然後，對其進行各向異性腐蝕，由此，在上述柵電極4的側壁部形成側壁氧化膜11，並且，用抗蝕劑12覆蓋所需要區域，在此基礎上，把上述側壁氧化膜11作為掩模而在上述p型矽襯底1的表面中注入砷而形成n+擴散層5a。該n+擴散層5a與上述n-擴散層5b一起構成上述源極·漏極的各個擴散層5。然後，如圖7(d)所示的那樣，在存儲器單元區域中僅除去上述側壁氧化膜11。此時，同時除去側壁氧化膜11下邊的柵極絕緣膜3。
接著，如圖8(a)所示的那樣，在表面露出的矽襯底1、柵電極4的暴露面上形成Ti，來形成導電膜6。通過該導電膜6，把上述n+擴散層5a與n-擴散層5b電連接。接著，如圖8(b)所示的那樣，形成BPSG等第一層間絕緣膜7以覆蓋矽襯底1的整個表面。接著，在跨越上述n+擴散層5a和柵電極4的區域Q1,Q2中開出接觸孔8。接著，如圖8(c)所示的那樣，在上述接觸孔8內有選擇地形成高電阻膜9，並形成高電阻R1,R2。然後，通過形成BPSG等第二層間絕緣膜10，來完成圖6的構成。
在該現有的SRAM中，當除去側壁氧化膜11時，柵電極4的側壁部稍稍後退，因此，如圖9所示的那樣，產生n-擴散層5b與柵電極4不重合的部分X，在該部分X中，上述矽襯底1的p型表面暴露出來。由此，通過在該表面上所形成的導電膜6而使擴散層5及柵電極4與矽襯底1的表面導通，特別是，電流從擴散層5通過導電膜6而流到矽襯底1中，而存在不能執行作為SRAM的動作的問題。
本發明的目的是提供一種SRAM及其製造方法，不會使擴散層及柵電極與半導體襯底短路，而能夠降低驅動電晶體的柵電極與擴散層的連接電阻。
本發明的高電阻負荷SRAM，包括形成在半導體襯底上的驅動用和傳輸用的各個MOS電晶體；分別與上述MOS電晶體的柵電極和源極·漏極的擴散層電連接的高電阻膜，其特徵在於，上述擴散層的高濃度層延伸到上述柵電極之下，在包含該所延伸的區域的區域中，進行上述高電阻膜與上述擴散層及柵電極的電連接。在此情況下，從上述擴散層所形成的半導體襯底的表面到上述柵電極的表面上形成導電膜，通過該導電膜，上述擴散層與柵電極電連接，並且，上述高電阻膜形成在上述導電膜的表面上。
本發明的製造方法，包括在半導體襯底上形成驅動用和傳輸用的各個MOS電晶體的各個柵電極的工序；利用上述柵電極而在上述半導體襯底上形成作為上述各個電晶體的源極·漏極的擴散層的工序；在上述柵電極的側面上形成側壁的工序；除去上述側壁中的任意部分的工序；形成上述柵電極和上述擴散層中的導電膜的工序；形成把上述柵電極與擴散層分別進行電連接的高電阻膜的工序，以及，包括把在上述高電阻膜之下的區域中構成上述擴散層的高濃度層的一部分延伸到上述柵電極之下的工序。作為把該高濃度層一部分延伸到柵電極之下的工序，使用從與上述半導體襯底的表面垂直的方向相傾斜的方向離子注入雜質的工序，或者，在把上述柵電極作為掩模而對上述半導體襯底離子注入雜質之後，進行熱處理而使上述雜質擴散到上述柵電極之下的工序。
在本發明中，由於構成擴散層的高濃度層的一部分延伸到柵電極之下，而防止了在擴散層與柵電極之間的半導體利底的表面上暴露出襯底的導電型區域。由此，即使在從擴散層到柵電極形成高電阻膜的情況下，高電阻膜和其基底的導電膜不會與低濃度層和襯底的導電型區域相接觸，擴散層與高電阻膜的連接電阻不會增大，並且，防止了高濃度層和柵電極通過高電阻膜和其基底的導電膜與半導體襯底短路。
本發明的這些和其他的目的、優點及特徵將通過結合附圖對本發明的實施例的描述而得到進一步說明。在這些附圖中

圖1是本發明的高電阻負荷SRAM的主要部分(圖5的AA線)的斷面圖；圖2是按工序順序表示圖1的構成的製造方法的斷面圖之一；圖3是按工序順序表示圖1的構成的製造方法的斷面圖之二；圖4是作為本發明的對象的SRAM的電路圖；圖5是圖4的SRAM的平面布局圖；圖6是現有的高電阻負荷SRAM的主要部分(圖5的AA線)的斷面圖；圖7是按工序順序表示圖6的構成的製造方法的斷面圖之一；圖8是按工序順序表示圖6的構成的製造方法的斷面圖之二；圖9是用於說明現有的SRAM的缺點的斷面圖。
下面參照附圖來說明本發明的實施例。圖1是本發明的高電阻負荷SRAM的主要部分的斷面圖，與圖6所示的現有構成相同，是圖4的電路和圖5的平面布局的Q1部分的斷面圖。在圖1中，用在p型矽襯底1的主面上所形成的場氧化膜2來畫成元件區域，在該元件區域的一部分中形成作為上述傳輸用MOS電晶體Tr3和驅動用MOS電晶體Tr1的各個源極·漏極SD的的雜質擴散層5。並且，形成上述驅動用MOS電晶體Tr2的柵極絕緣膜3和柵電極4(G2)。其中，上述擴散層5由高濃度的n+擴散層5a和低濃度的n-擴散層5b所構成，而且，形成包含上述n-擴散層5b並延伸到上述柵電極4之下區域的n+擴散層5c。接著，形成由覆蓋上述柵電極4和擴散層5的Ti組成的導電膜6，在其上形成第一層間絕緣膜7。在該第一層間絕緣膜7上開出接觸孔8，以在上述Q1區域即上述擴散層5和柵電極4重疊的區域中露出上述導電膜6，在該接觸孔8內形成由作為上述高電阻負荷R1的高電阻材料組成的高電阻膜9。在其上形成第二層間絕緣膜10。
圖2和圖3是用於說明上述SRAM的製造方法的上述區域Q1的局部斷面圖。首先，如圖2(a)所示的那樣，在p型矽襯底1的表面上以所需要的圖形形成4000的場氧化膜2，來畫成元件區域。接著，如圖2(b)所示的那樣，在上述元件區域的矽襯底1的表面上形成厚度為90的柵極絕緣膜3，然後，成長出厚度為2000的多晶矽，並且，對其進行刻圖而形成柵電極4。接著，把該柵電極4作為掩模而在上述矽襯底1的元件區域中以50KeV,1E13cm-2來注入磷，而形成n-擴散層5b。接著，如圖2(c)所示的那樣，在整個表面上堆積1500的氧化膜，然後，對其進行各向異性腐蝕，由此，在上述柵電極4的側壁部形成側壁氧化膜11。接著，把上述側壁氧化膜11作為掩模而在上述矽襯底1的表面中以40KeV,4E15cm-2來注入砷而形成形成n+擴散層5a。該n+擴散層5a與上述n-擴散層5b一起構成上述源極·漏極的各個擴散層5。然後，如圖2(d)所示的那樣，在存儲器單元區域中僅除去上述側壁氧化膜11。此時，所需要的部分由掩模覆蓋，側壁氧化膜沒有除去。通過該側壁氧化膜11的除去，同時除去了其下的柵極絕緣膜3。
接著，如圖3(a)所示的那樣，原樣利用上述掩模，對存儲器單元區域，在垂直線方向的30°的角度向矽襯底1的表面以70KeV,4E15cm-2來注入磷，形成包含上述n-擴散層5b並延伸到上述柵電極4之下區域的n+擴散層5c。而形成包含該n+擴散層5c的上述擴散層5。然後，進行使矽襯底1、柵電極4的各表面暴露的處理，並且在該暴露面上形成200厚的Ti而形成導電膜6。通過該導電膜6來把上述n+擴散層5a和柵電極4進行電連接。接著，如圖3(b)所示的那樣，形成厚度為3000的BPSG的第一層間絕緣膜7以覆蓋矽襯底1的整個表面。接著，在跨越上述n+擴散層5a和柵電極4的區域Q1,Q2中開出接觸孔8。接著，如圖3(c)所示的那樣，在包含上述接觸孔8的整個表面中形成由厚度為500的SIPOS組成的高電阻膜，並且，對其進行刻圖，由此，在上述接觸孔8內有選擇地形成高電阻膜9，並形成高電阻R1,R2。然後，通過形成厚度為4000的BPSG等第二層間絕緣膜10，來完成圖1的構成。
這樣，在該實施例的SRAM中，構成驅動電晶體和傳輸電晶體的各個源極·漏極的擴散層5，其n+擴散層5a、5c延伸到柵電極4之下的區域中，則在柵電極4與擴散層5之間的矽襯底1的表面上不會暴露出p型面。由此，從擴散層5的表面到柵電極4的表面所形成的導電膜6在矽襯底1的表面上不會與p型面相接觸，則擴散層5和柵電極4不會通過導電膜6而與矽襯底1短路，而能夠得到可靠性高的高電阻負荷的SRAM。
在此，在上述第一實施例中，為了使n+擴散層5a、5c延伸到柵電極4之下的區域中，而使用從傾斜方向向矽襯底1進行離子注入的技術，而離子注入本身是從垂直方向向矽襯底1的表面來進行，通過其後的熱處理可以把雜質擴散到柵電極4之下的區域中。例如，在圖2(d)的工序中，在除去了側壁氧化膜11和其下的柵極絕緣膜3之後，從垂直方向以例如40KeV,7E15cm-2來向矽襯底1的表面注入磷。接著，在氮氣氣氛中進行10分鐘的850℃的熱處理，由此，能夠在柵電極4之下形成n+擴散層5c。在該第二實施例中，不需要從傾斜方向的離子注入，而能夠容易進行製造，但是卻需要高溫的熱處理，因此，需要考慮對其他電路元件的擴散層的影響。
本發明並不僅限於上述電路構成或者平面布局構成的SRAM，在包含在接觸狀態下在構成存儲器單元的電晶體的柵電極和擴散層的連接區域中形成構成高電阻負荷的高電阻膜的SRAM中，同樣可以使用本發明。
如上述那樣，由於構成作為驅動用和傳輸用的各MOS電晶體的源極·漏極的擴散層的高濃度層的一部分延伸到上述各個電晶體的柵電極之下，而防止了在擴散層和柵電極之間的半導體襯底的表面上暴露出襯底的導電型區域。由此，即使在從擴散層到柵電極形成高電阻膜的情況下，高電阻膜和其基底的導電膜不會與襯底的導電型區域相接觸，防止了高濃度層和柵電極與半導體襯底短路。由此，能夠確保穩定的工作，並且，能夠得到高可靠性的高電阻負荷SRAM。
權利要求
1．一種高電阻負荷靜態型RAM(以下簡稱為高電阻負荷SRAM)，包括形成在半導體襯底上的驅動用和傳輸用的各個MOS電晶體；分別與上述MOS電晶體的柵電極和源極·漏極的擴散層電連接的高電阻膜，其特徵在於，上述擴散層的高濃度層延伸到上述柵電極之下，在包含該所延伸的區域的區域中，進行上述高電阻膜與上述擴散層及柵電極的電連接。
2．根據權利要求1所述的高電阻負荷SRAM，其特徵在於，從上述擴散層所形成的半導體襯底的表面到上述柵電極的表面上形成導電膜，通過該導電膜，上述擴散層與柵電極電連接，並且，上述高電阻膜形成在上述導電膜的表面上。
3．一種高電阻負荷SRAM的製造方法，包括在半導體襯底上形成驅動用和傳輸用的各個MOS電晶體的各個柵電極的工序；利用上述柵電極而在上述半導體襯底上形成作為上述各個電晶體的源極·漏極的擴散層的工序；在上述柵電極的側面上形成側壁的工序；除去上述側壁中的任意部分的工序；形成上述柵電極和上述擴散層中的導電膜的工序；形成把上述柵電極與擴散層分別進行電連接的高電阻膜的工序，其特徵在於，還包括把在上述高電阻膜之下的區域中構成上述擴散層的高濃度層的一部分延伸到上述柵電極之下的工序。
4．根據權利要求3所述的高電阻負荷SRAM的製造方法，其特徵在於，上述把高濃度層一部分延伸到柵電極之下的工序是從與上述半導體襯底的表面垂直的方向相傾斜的方向離子注入雜質的工序。
5．根據權利要求3所述的高電阻負荷SRAM的製造方法，其特徵在於，上述把高濃度層一部分延伸到柵電極之下的工序是在把上述柵電極作為掩模而對上述半導體襯底離子注入雜質之後，進行熱處理而使上述雜質擴散到上述柵電極之下的工序。
6．根據權利要求3所述的高電阻負荷SRAM的製造方法，其特徵在於，包括在半導體襯底上形成驅動用和傳輸用的各個MOS電晶體的各個柵電極的工序；利用上述柵電極而在上述半導體襯底上形成作為上述各個電晶體的源極·漏極的擴散層的工序；形成上述擴散層和上述柵電極中的導電膜的工序；在上述導電膜的表面上形成高電阻膜的工序。
全文摘要
本發明提供一種高電阻負荷靜態型RAM及其製造方法,能夠把驅動電晶體的柵電極和傳輸電晶體的擴散層與高電阻負荷連接而不會與半導體襯底短路。在連接形成在半導體襯底1的驅動電晶體的柵電極4、作為傳輸電晶體的源極·漏極的擴散層5和作為高電阻負荷的高電阻膜9的位置上,擴散層5的高濃度層5a延伸到柵電極4之下,在包含該延伸的區域的區域中,進行高電阻膜9和擴散層5及柵電極4的電連接。在柵電極4和擴散層5之間的半導體襯底1的表面上不會暴露出低濃度層和襯底導電型區域,而防止了擴散層5及柵電極4與矽襯底1之間的短路。
文檔編號H01L21/8244GK1231515SQ9910557
公開日1999年10月13日 申請日期1999年3月30日 優先權日1998年3月30日
發明者太田智之 申請人:日本電氣株式會社