非易失半導體存儲裝置及其編程方法
2023-09-16 08:50:15 3
專利名稱：非易失半導體存儲裝置及其編程方法
技術領域：
本發明涉及一種具有存儲器存儲單元陣列的半導體存儲器、半導體存儲 器裝置，特別涉及一種非易失性半導體存儲裝置及其編程方法。
背景技術：
圖l是典型快閃EEPR0M (電性可抹除可編程只讀存儲器)的結構配置圖，其 包含有一存儲器陣列100以及可對此存儲器陣列100中的存儲器存儲單元進行 編程、抹除、讀取與過度抹除修正的電路。快閃EEPROM存儲器陣列100由各自 獨立的存儲單元(如存儲單元102)所組成，各存儲單元的漏極連接至一位線 (如位線104),而各位線與一位線切換電路106以及一行解碼器108連接。陣列 中各存儲單元的源極相互連接且與共源極信號VSL連接，而其柵極分別通過一 字符線與一列解碼器耦接。
列解碼器110自電源供應器112接收電壓信號，並分帕特定的電壓信號至 字符線，且其為接收自處理器或狀態機114的一列地址所控制。位線切換電路 106亦自電源供應器112接收電壓信號，並分配特定的電壓信號至位線，且其 為接收自處理器的一信號所控制。而電源供應器112所提供的電壓是自處理器 114接收的信號所控制。
行解碼器108自特定的位線提供信號至讀出放大器或比較器116,且其為 接收自處理器的一行地址信號所控制。電源供應器112提供電壓至行解碼器 108以及位線104，且電源供應器112可包含一充電泵電路或外部電源供應裝置 來提供在編程或過抹除修正時位線所需的位線電流。
讀出放大器116自參考陣列118的參考存儲單元接收一信號。當信號來自 行解碼器108或參考陣列118時，每一讀出放大器116均提供一與一參考存儲單 元線有關的位線的狀態指示信號，而該參考存儲單元線自數據拴鎖或緩衝器 120連接至處理器114。
為對快閃記憶體陣列100中的一存儲單元進行編程，高柵極-源極電壓脈沖自電 源供應器112提供至該存儲單元，同時該存儲單元的源極端接地。舉例來說，在編程時，為9-1 OV的多個柵極電壓脈沖是各施加於一存儲單元上約於3-6微 秒(ms),同時該存儲單元的漏極被設定為4-4. 5V,且其源極接地。此漏極-源極的偏壓會使漏極處附近產生熱電子，較大的柵極-源極電壓脈沖易使熱電 子克服信道與由一薄介電層產生的浮動柵極間的能障，造成驅使熱電子至存 儲單元的浮動柵極上的現象。此類的編程過程中，熱電子注入會使存儲單元 的臨限電壓^C提高，而臨限電壓是存儲單元導通時柵極-源極所需的電壓。
在抹除過程後，常常會有過抹除的現象發生。 一個被過抹除存儲單元的 臨限電壓會過低，即使當其柵極-源極電壓為OV時亦會有漏電流產生。此存儲 單元的漏電流會形成不可忽略的位線電流，導致編程以及讀取時發生錯誤。 因此，必須要執行過抹除修正來降低此位線電流。在過抹除修正時，.所有閃 存陣列100中位於同一條位線的存儲單元均有著相同的柵極-源極電壓，且其 源極接地，其漏極電壓被設定約為5V。此時，熱電子會被注入浮動柵極，用
以提高存儲單元的臨限電壓。
在編程時， 一編程驗證的步驟是藉由主存儲單元的控制柵極上施加一6V
的柵極電壓以及其漏極上施加一1V的漏極電壓來執行，而參考存儲單元的控 制柵極上則施加一3V的柵極電壓，其漏極上則施加一1V的漏極電壓。整個的 編程過程是對一預選單元(pre-selected unit)內的所有存儲單元一再的執 行，如一個字單元(16位)內的存儲器存儲單元。具體來說，編程以及編程驗
在字單元內是否有錯誤的存儲器存儲單元存在，若檢測到有錯誤的存儲器存 儲單元存在，編程以及編程驗證的步驟則會針對錯誤的存儲單元來進行，直 到錯誤的存儲器存儲單元不再存在為止。
一4殳來說，在字單元中執行編程時，自存儲單元漏極流至元及的編程電 流非常的高，因此，在某些現有的編程過程中，是在多個字元組單元內部執 行，使增加編程效率以及減小漏極泵的操作電流。換句話說，編程的步驟首 先會對8位的輸入/輸出〈7: 0〉來執行，再對下一8位的輸入/輸出〈15: 8〉來執 行。隨後，編程驗證的步驟則會對所有16位的字單元輸入/輸出〈15: 0〉來執行， 若檢測到有任何的錯誤存儲單元，則上述步驟會不斷的重複；若無檢測到有 任何的錯誤存儲單元，則編程的過程宣告完成。
若編程的操作不斷地被執行，則僅管在16個存儲單元中存在著驗證通過 的位， 一編程脈沖亦會被提供至每8位的存儲單元。即假設對每一字節的編程時間需要5]US,則當錯誤存儲單元被;險測到時，編程所需的時間每次會增加
一整數倍，如5^3*2=10^^/字節。如此會迫使電荷泵對編程操作提供偏壓，
且增加了整體編程的時間。再者，已完成編程的存儲單元會因為被不斷的提 供偏壓而產生過編程的現象，會降低存儲單元的數據保存能力。
美國專利公告第6751158號揭露一種對字單元的編程方法，用以解決上 述的疑慮。其利用一字符計數器來計算被選擇到字單元中被編程的所有位數 量，若被編程的位數量小於8位，則編程操作會執行於整個的字單元，而不是 將字單元分成字節單元後再各自編程。若被編程的位數量小於8位，則字單元 則會被當成2個獨立的字節單元來進行編程。即假設被計數到的位數量大於8 個位，則編程電流就不足以對所有的位進行編程。
根據美國專利公告第6751158號所述，每一字節必須包含8或以下的位來 進行編程，編程電流才會足夠，而一般存儲器裝置可允許的操作電壓約為 2.7V-3. 6V，如此，美國專利公告第6751158號所揭露的方法可預見在高電壓 源的操作電壓(如3. 6V)下，對超過8位的編程電流會明顯不足。高電壓源的拉 升電流(pumping current)遠大於^氐電壓源的4立升電流，而美國專利7>告第 6751158號的方法則對僅管是不必要的每一高電壓源環境提供夠多的編程時 間，因此會增加編程的時間。
有鑑於上述編程方法的缺憾，本發明人有感其未至臻完善，遂竭盡心智， 悉心研究克服，憑從事該項產業多年的經驗累積，進而研發出一種非易失性 半導體存儲裝置及其編程方法，以達到增進編程功能以及效率的功效者。
發明內容
由是，本發明的主要目的，即在於提供一種非易失性半導體存儲裝置， 增進編程功能以及效率的功效者。
為達上述目的，本發明的技術實現如下
本發明揭示一種非易失性半導體存儲裝置，包含一編程電路以及一控制 器。該編程電路含有一電壓檢測器，該電壓檢測器提供一用以表示存儲器存 儲單元中編程群組的一位線電壓是否達到一選定目標值的信號。該控制器根 據該信號對 一群組中或子群組中的存儲器存儲單元進行編程操作。
本發明的另一實施例，即揭示一種非易失性半導體存儲裝置的編程方法， 其包含提供一位線電壓來編程一群組的存儲器存儲單元以及檢測該位線電壓是否達到一選擇目標電壓值。當該位線電壓達到該選擇目標電壓值時，則對 該群組的存儲器存儲單元執行編程的操作，當該位線電壓尚未達到該選擇目 標電壓值時，則編程的操作至少獨立的執行於該群組內的 一第 一子群組的存 儲器存儲單元以及該群組內的一第二子群組的存儲器存儲單元。
為讓本發明的上述和其它目的、特徵和優點能更明顯易懂，下文特舉較 佳實施例，並配合附圖，作詳細i兌明如下。
圖1是典型快閃EEPR0M(電性可抹除可編程只讀存儲器)的結構配置圖。
圖2是本發明的一實施電路圖。
圖3是圖2中提供控制信號的控制器的實施例圖。
圖4是圖2中編程電路的操作流程圖。
圖5是圖4的操作時序圖。
圖6是圖3控制器的控制電路模塊電路圖。
圖7是圖3定時器所輸出信號的時序圖。
圖8是圖3以及圖6中重置編程以及時序控制信號的電路圖。
附圖符號說明
100存儲器陣列102存儲器存儲單元104位線
106位線切換電路潔行解碼器110列解碼器
112電源供應器114處理器/狀態機116讀出方t大器
118參考陣列120數據栓鎖/緩衝器200編程電路
202電壓調整器電路204電阻206比較器
210比舉交電^各220比較器230電容
240第一切換部250第二切換部260Y-解碼器
270存儲器存儲單元300控制器310控制電路
320定時器312觸發器314塊
Il-18反相器316-319與非門400電路
402多路復用器
Sl編程流程開始
S2執行編程驗證
S3編程流程結束54 進行編程
55 ;險測VDQ2的電平
56 對所有I/Os中被選擇到的位線進行編程
57 編程操作結束
58 將偶數I/Os關閉
S9將偶數I/Os關閉並將奇數I/Os開啟 S10編程操作結束
具體實施例方式
當漏極電壓(位線電壓)線性遞減時，將一處於抹除狀態的存儲單元進行 編程所需要的時間經過模擬測試後，是以指數性的增加，因此，在編程操作 中確保足夠的位線電壓是必不可缺少的。下列所述的編程電路以及方法是先 藉由;f企測位線編程電壓是否充足來使編程操作更有效率，而編程操作則根據 此^r測結果來控制。
圖2是本發明半導體存儲器裝置中的存儲單元進行編程的編程電路200 的一實施電路圖，該半導體存儲器裝置是一包含NOR (或非)存儲器存儲單元 的EEPROM(電性可抹除可編程只讀存儲器)，亦可被稱為一快閃記憶體裝置。而快閃記憶體 裝置的特性以及結構已在美國專利公告第7009882中所描述，此處不再贅述。
編程裝置包含有一如電荷泵電路205的電源供應器，用以根據一編程控 制信號PGM來提供一電壓值VDQ1。各種結構的電荷泵電路205技術是眾所周 知， 一般來說，電荷泵利用一電容作為能量儲存的組件以及某些類型的切換 裝置來控制電壓與電容間的連接，且電荷泵電路亦可包含一可使輸出電壓更 為平順的輸出電容。較高的負載會造成平均電壓較低，故電壓可以改變。一 電壓調整器電路202與電荷泵電路205的輸出端耦接，該電壓調整器電路202 包含有一電組分壓器204、 一比較器206、 PM0S電晶體Pl以及腿0S電晶體 Nl，而調整後的電壓VDQ2被提供至電晶體Pl、 Nl的漏極端。即使電壓經過 調整，其亦會取決於負載大小，甚至降低至目標電壓以下。若最大的電荷泵 供應電壓不足，則調整器的調整功能會失效且電壓VDQ2會掉落到比調整目標 電壓更低，直到存儲單元陣列吸引到的電流等於電荷泵所提供的最大電流為 止。
電源供應電壓VDQ1藉由一差動放大器206而被調整至一 目標漏極電壓值VDQ2，在正常的情況下，會因為電壓VDQ1為電壓VDQ2的供應源，使電壓VDQ1 高於調整後的目標電壓VDQ2。調整的目標電壓VDQ2值是藉由電阻R1、 R2間 的比例以及參考電壓VREF來決定，即VDQ2: ((R2+R1)/R2) *VREF, 而參考電壓VREF是經由一參考電壓子電路(圖未示)來提供。在本發明的實施 例中，參考電壓VREF被設定約為1. 25V且調整目標電壓VDQ2是根據快快閃記憶體 儲單元的編程特性(如藉由編程快快閃記憶體儲單元所需的漏極電壓來決定，且漏極 電壓必須考慮到位線的位線切換電路的電壓降)。在一實施例中，電壓VDQ2 約為4. 0-4. 5V之間。
與電晶體Pl、 Nl連接的比較器206可被視為一差動放大器，當電壓VDQ2 小於調整目標電壓值時，電晶體P1藉由比較器206的輸出來控制自VDQ1處 充電；而當電壓VDQ2高於調整目標電壓值時，電晶體Nl可對VDQ2處進行放 電。
在節點VDQ2以及接地端間可增設一電容(圖未示)，當電源電壓VDQ1被 拉升時，此電容即可降低電壓VDQ2的變化； 一眾所周知的漏電電路在此亦可
被增設。
在選定的編程期間內，位線電壓值會表示出被編程存儲單元的位線電流 是否足夠，因此，編程電路200 —包含有一位線電壓檢測器或一比較電路 210(或稱為4企測器電路)，用以感測或4企測該位線電壓。檢測器電路210包含 有一比較器220，其正輸入端經由一具有電阻R3、 R4分壓電路耦接至VDQ2 節點處，且其負輸入端耦接至參考電壓VREF。由電容230形成低通濾波器亦 可與比較器220正輸入端耦接，用以濾除電壓VDQ2的紋波(ripple)。比較器 220檢測等級藉由電阻R3、 R4間的比例以及參考電壓VREF來設定。
如上所述，為設定該檢測等級，存儲器存儲單元270的編程特性以及其 漏極端與VDQ2節點間可預期的電壓降是均需要被考慮到的因素。當電壓VDQ2 經比較後發現其低於目標電壓值時，則比較器220的輸出信號DET是低電平； 當電壓VDQ2經比較後發現其高於目標電壓值時，則比較器220的輸出信號 DET是高電平。從比較器220的搡作中得知，其正輸入端的電壓值大於或小 於參考電壓VREF，但絕對不會相同。
圖2中亦顯示位線BLO-BL15耦接於Y-解碼器260。多個存儲器存儲單元 270的漏極端分別與其對應的位線連接，而各存儲單元270的柵極端分別與 其對應的字符線WL[O:n]耦接，其共源極端接地。儘管圖中只有顯示2條位線以及2條字符線，但在存儲器陣列中，包含有更多的位線、字符線以及存
儲單元。Y-解碼器260包含有如圖1中所示對應各位線BL的位線切換電路 106,用以選擇多個條的位線，以及一行解碼器108。當位線切換電路106 — 經開啟時，其對應的位線被觸發(耦接至節點VDQ2),且獨立的存儲單元270 經由字符線信號[WLO: WLn]被選出來進行編程。
在一般的技術中，典型的存儲器陣列包含有多個輸入/輸出(I/Os),如字 符型式具有16個1/Os。每一 I/O包含有若干位線BL以及一被I/O選到要進 行讀取或編程的位線(16個1/0s中之一)，每一 I/O均對應到一內部數據線 信號DL (DL
-DL [15])以及若干位線，且信號DL [n]是共連I/O的多條位線 所共享的整體信號。若欲對從被選擇到I/O的被選擇到位線BL上的被選擇到 存儲單元270進行數據"0"的編程時，其對應的與1/0相關的位線會被開啟， 用以接收位線編程電壓；若欲對該存儲單元進行數據，，1"的編程時，其對應 的與1/0相關的位線會被關閉。
電壓VDQ2被傳遞至經由數據階段切換器(DI to DL level switch)以及 Y-解碼器260所選擇到欲進行編程的存儲單元上，DI
是可表示哪一位 會被編程的數據輸入總線，而DL
是DI
所控制，可表示傳遞所需 的漏極電流至Y-解碼器2 6 0的總線路徑。Y-解碼器26 0選擇一 包含16條位 線的位線地址來進行編程。如上所述，這些電路中的電壓降是決定目標電壓 VDQ2的因素之一，且電壓VDQ2必須要大到足以對抹除狀態的存儲單元進行 編程，但必須小到避免使編程狀態的存儲單元的位線電壓達到其漏極接面的 崩潰電壓值。在編程過程中，被編程的位(bits)起初會處於抹除狀態，隨後 再轉變為編程狀態。
在本發明的實施例中，編程電路200中的數據階段切換器具有一第一切 換部以及一第二切換部250，第一切換部240是一信號ODD所控制且第 二切換部250是一信號EVEN所控制。這些控制信號揭露於圖3以及圖4中， 數據階段切換器的第一切換部240是在DL
中提供一適當的控制信號 (當控制信號EVEN為高電平時，DI
命令Y-解碼器260觸發其對應的 位線)，而數據階段切換器的第二切換部250是在DL
中提供一適當的 控制信號(當控制信號ODD為高電平時，DI [1: 15: 2]命令Y-解碼器260觸發 其對應的位線)。DI
代表DI
、 DI [2] 、 DI [4] 、 、 、 DI[14]，而 DI[1:15:2]則代表DI[1]、 DI [3] 、 DI[5]、、、 DI[15]。數據階段切換器的第一切換部240以及第二切換部25G包含有任何形式的電位移轉器，可在 DI[n]-O時，令DL[n]-O，並可在DI[n]4時，令DL[n]-VDQ2。以最簡單的 形式來說，第一切換部240以及第二切換部250包含有多個切換部，用以根 據控制信號EVEN、 ODD以及DI
的控制來選擇性的傳遞電壓VDQ2。
圖4是圖2中編程電路200的操作流程圖。如圖所示在步驟S1中，編 程流程開始；在步驟S2中，執行一編程驗證步驟。在對存儲單元編程之前先 進行編程驗證步驟的好處是可以避免不需要的編程或過編程現象發生。若編 程不需要被執行，則本次的編程流程將在步驟S3中結束。
假設編程驗證失敗，則代表存儲單元必須要進行編程，並在步驟S4中(對 應圖5的時間Oms處)開始執行。當編程控制信號PGM轉變為高電平時，信 號EVEN以及ODD會被預先的設定為高電平。假設檢測器電路210的檢測等級 為4. 2V,則此電壓在位線選擇電路上會有約為0. 4V的電壓降，而編程操作 中所需要的最小位線電壓值則為3. 8V。在步驟S5(lius)的檢測之前，會因為 信號EVEN以及ODD均為高電平的關係使得所有被選擇到的位進行編程；在步 驟S5中，檢測器電路210的輸出信號DET用於決定在此字單元編程狀態下， 位線電壓VDQ2是否達到4. 2V的電壓值。不管位是以字單元或是字單元的子 群組(字節單元)的形式進行編程，都是經由信號DET來決定。若位線電壓已 達到目標電壓值，信號ODD以及EVEN會被維持在高電平(步驟S6),使字單 元的所有I/Os中的被選擇到位線進行編程。在編程過後，即5jus時，編程操 作結束(步驟S7)，隨後則執行編程驗證(步驟S2)。若編程驗證失敗，則進行 步驟S4並重複此流程；若編程驗證通過，則編程操作結束(步驟S3)。.在步 驟S5時，若位線電壓尚未達到目標電壓時， 一半的1/Os被關閉(步驟S8), 即偶數I/0s或奇數I/0s。圖4中的步驟S8顯示偶數I/0s被關閉(偶數、奇 數I /0s或一些其它的選擇到的子群駔(如高字節或低字節)都可能被關閉)。 在編程操作後，即5ps後，偶數I/Os(第一子群組)被開啟，奇數I/Os(第二 子群組)則被關閉(步驟S9)。此一狀態即為另一編程操作，亦會持續4ys, 且其在步驟S10結束。若編程驗證(步驟S2)失敗，則進行步驟S4並重複此 流程；若編程驗證通過，則編程操作結束(步驟S3)。
圖5顯示編程電壓達到預先設定的目標電壓值以及位線的編程電壓過低 的編程操作時序圖，同時請參閱圖3， 一對編程電路200輸出多個控制信號 的控制器300在在此被揭露。此控制器300包含有一定時器320以及一與該定時器320耦接的控制電路310。在時間Q)^s時，編程控制信號PGM輸入至 定時器320，定時器320設定為計數9ps，且設定在lps時輸出控制信號Tlu、 在5ps時輸出控制信號T5u並在9|is時輸出控制信號T9u。在本發明的實施 例中，定時器320利用半導體存儲器裝置中的局部振蕩器信號來操作，此為 一般的熟知技藝，定時器320是一利用信號PGM來使能的同步計數器，且利 用信號luDET來決定何時關閉定時器320以及何時切換信號PGM的狀態(圖未 示)。
在時間l^s時，控制信號Tlu是自定時器320輸出，並輸入至控制電路 310。控制信號Tlu觸發控制電路310,用以栓鎖住檢測器電路200的輸出信 號DET。信號EVEN、 0DD是由控制電路31G所輸出，並根據信號PGM(優先在 時間lps的檢測)使其在(^s時設定於高電平，控制電路310亦根據信號DET 的數值輸出定時器控制信號luDET。此定時器控制信號luDET輸入至定時器 320，用以控制其操作。舉例來說，若信號DET在時間ljis時為高電平，則代 表位線電壓已經到達其目標電壓值，隨後定時器控制信號luDET會被設定為 高電平。對應於高電平的定時器控制信號luDET，定時器320會在時間5ps 時輸出控制信號T5u,隨後結束計數。當控制信號T5u輸出時且信號luDET 處於高電平時，則命令控制電路310將信號EVEN以及ODD的狀態切換至低電 平，即為結束奇數以及偶數I/Os上的編程。若信號DET在時間1|lis時為低電 平，則代表位線電壓尚未到達其目標電壓值，隨後定時器控制信號luDET會 被設定為低電平。控制電路310會根據低電平的信號DET將信號EVEN的狀態 切換至低電平，故僅有奇數I/Os會進行編程。對應於低電平的定時器控制信 號luDET,定時器320亦會在時間5ps時輸出控制信號T5u，並繼續計數至9ps 以產生控制信號T9u。當信號DET處於低電平時，控制電路310會根據信號 T5u將控制信號EVEN切換至高電平以及將控制信號ODD切換至低電平，藉以 結束奇數I/Os的編程操作以及開始編程偶數I/Os。控制電路310隨後會根 據信號T9u將控制信號EVEN以及ODD切換至低電平，有效的結束偶數I/Os 的編程操作。
經由上例得知，當有足夠的位線電壓提供字單元(16個位)進行編程時， 上述的編程電路200的編程操作需要8)is的時間，即5ps的時間用以進行編 程，2 pi s的時間用以進行編程驗證，以及1 p s的時間用以進出此次的編程操 作。當編程電路200檢測到位線電壓不足以進行編程時，則針對其子群組(字節單元)進行編程，而此編程操作需要12)lis的時間，僅增加50°/。而已，即9ps
的時間用以進行編程，2pS的時間用以進行編程一瞼證，以及1 JLls的時間用以
進出此次的編程操作。在先前技術所描述的編程方法中，利用低的或不夠的 編程電壓會至少使某些存儲單元無法在一次的編程操作中完成編程，故編程 操作因此必須要重複至少一次，特別是在高電壓源(vcc)的環境中，較本發明 的方法浪費更多的時間。
舉例來說，假設電荷泵在電壓源VCC等於2. 7V(小於3V)時的輸出電流不 足以在一次使超過8個位進行編程，但電壓源VCC等於3. 6V(大於3V)時的輸 出電流即為足夠，當電壓源VCC等於2. 7V且編程超過8位時，現有的方法， 如美國專利公告第6751158號所述的方法，共需要13ps的時間，即0. 5ps (進 入編程操作)加上ljus (編程驗證)加上5]us (編程第一字節)加上5ps (編程第二 字節)加上lps(編程驗證)再加上O. 5ps(結束此編程操作)。相較之下，本發 明的編程方法僅需要12^s的時間，節省了lps的時間。當電壓源VCC等於 3. 6V且編程超過8位時，儘管高電壓源VCC已經提供了足夠的編程電流，現 有的方法仍然需要13jis的時間。而本發明的編程方法僅需要8ps的時間，更 節省了 5jas的時間。
圖6是圖3中控制電路310的一實施電路圖，圖7是圖3中定時器320 輸出信號Tlu、 T5u、 T9u的時序圖，如圖所示圖6中的節點"A"是藉由塊 314而在初始時設定為高電平，其是利用提供編程命令信號PGM至PMOS晶體 管P2來設定。在lps的時間時，定時器320輸出信號Tlu,節點"A"會被 設定為信號DET的電平。此外，在信號Tlu處於高電平時，麗0S電晶體N2 會導通，若信號DET亦為高電平，則代表位線電壓已經達到目標電壓值，隨 後反相器II的輸出為低電平，且麗OS電晶體N3會關閉，如此會使節點"A" 處於高電平。若信號DET為低電平，則代表位線電壓尚未達到目標電壓值， 反相器II的輸出為高電平，且固OS電晶體N3會開啟，如此會使節點"A" 處於低電平。節點"A"的電壓值會經由一拴鎖電路而被拴鎖在一反相器13 中，而此拴鎖電路舉例來說包含有交互耦接的反相器13、 14。被拴鎖住的電 壓值經由反相器13而反相，再經由反相器I2反相，以產生與信號DET相關 的信號luDET。
在另一實施例中，控制電路310—包含有一D型觸發器312、反相器I5、 16以及二個與非(NAND)門316、 318。與非門316、 318分別根據其輸入信號而輸出控制信號EVEN、 0DD。各與非門316、 318的第一輸入端與反相器15 耦接，用以將信號luDET反相。與非門316的第二輸入端經由反相器16而與 輸出數據Q耦接，唯與非門316的第二輸入端亦可直接與輸出數據QB耦接， 而不需要經過反相器I6;與非門318的第二輸入端直接與輸出數據Q耦接。
與非門317、 319以及反相器I7、 18是在編程操作結束時,根據信號PGM 將信號EVEN、 ODD設定為低電平。若信號luDET為高電平，則與非門316、 318的第一輸入端是低電平，信號EVEN、 ODD在此狀態下是高電平，且觸發 器312會因為高電平的信號luDET而失能(disable)。
在一開始時，輸出Q會被設定為低電平，當信號luDET為低電平時，觸 發器312則會使能(enable)。信號ODD會因為其第一輸入端的輸出Q為低電 平且其第二輸入端(信號luDET的反相)的關係而被設定為高電平，而信號ODD 會因為其所有輸入端均為高電平的關係而被設定為高電平。當定時器信號T5u 輸出時，輸出Q會被設定為與輸出QB耦接的數據節點"D"的值。輸出Q實 質上是由低電平切換至高電平，且當輸出Q為高電平時，與非門318會將信 號ODD設定為低電平，而與非門316會將信號EVEN設定為高電平。當信號 T9u輸出時，塊314中的PMOS電晶體P2會被導通，用以再次設定節點"A" 為高電平，並重置信號luDET為高電平，以使觸發器312失能。塊314中的 PM0S電晶體P2是與信號PGM耦接，可在信號PGM為低電平時將節點"A"拉 升至高電平。
圖8是圖3以及圖6中重置編程以及時序控制信號的電路圖，如圖所示 電路400根據不論編程被判定為在第一時間(5ps)的編程電壓已經達到目標 電壓值或在第二時間(9ps)的編程電壓尚未達到目標電壓值時，提供控制信號 RESET來重置控制信號PGM以及luDET。在本實施例中，電路400包含一接收 信號T5u、 T9u以及luDET做為輸入的多路復用器402，此多路復用器402選 擇性的輸出控制信號RESET,用以重置信號PGM至低電平以及信號luDET至 高電平。當信號luDET為高電平時，即代表信號DET為高電平且編程電壓已 經達到其目標電壓值，多路復用器402對應信號T5u將重置信號PGM、 luDET。 當信號luDET為低電平時，即代表信號DET為低電平且編程電壓尚未達到其 目標電壓值，多路復用器402對應信號T9u將重置信號PGM、 luDET。雖然上 述的編程操作與方法將存儲單元經由一開始的抹除狀態而編程至編程狀態，編程是一用以進行過抹除修正的現有技術，其是在抹除後修正過抹除的存儲 單元，使提升過抹除存儲單元過低的臨限電壓。在軟編程過程中，字符線電
壓被設定為0V或負電壓(-0. 5V - -1. 0V)，而不是8V。
此外，雖然上述的編程操作與方法是編程字大小的存儲器單元，但其電 路與方法亦可編程更大或更小的存儲器單元。甚者，雖然當目標位線編程電 壓不夠時，存儲器群組會在編程時分成二個子群組，但本實施例中的群組可 分為多於2個的子群組，僅須要改變數據階段切換器(第一切換部240與第二 切換部250)以及控制器300即可。
又，在另一實施例中， 一個以上的檢測操作可被執行。舉例來說，在第 一^^測後即可觸發為期ljas的第二檢測(時間2ps時)。若位線編程電壓在第 二檢測中仍然不足時，被編程的存儲單元群組可以被分割成一個或更多個額 外的子群組，此檢測以及子群組分割的過程會持續到位線編程電壓足夠為止。 因此，子群組會如上所述的被依序編程。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，如本 發明的字符線驅動器可用於串行式、並行式以及其它種類的非易失性存儲器， 任何熟習此技藝者，在不脫離本發明的精神和範圍內，當可作些許的更動與 潤飾，因此本發明的保護範圍當視本發明的申請專利範圍所界定者為準。
權利要求
1、一種非易失性半導體存儲裝置的編程方法，包含下列步驟提供一位線電壓來編程一群組的存儲器存儲單元；檢測該位線電壓是否達到一選擇目標電壓值；當該位線電壓達到該選擇目標電壓值時，則對該群組的存儲器存儲單元執行編程的操作；以及當該位線電壓尚未達到該選擇目標電壓時，則編程的操作至少獨立的執行於該群組內的一第一子群組的存儲器存儲單元以及該群組內的一第二子群組的存儲器存儲單元。
2、 根據權利要求l所述的非易失性半導體存儲裝置的編程方法，其中， 該存儲器存儲單元的群組是一字單元且該第一子群組以及該第二子群組是分 均為一字節單元。
3、 根據權利要求l所述的非易失性半導體存儲裝置的編程方法，更包含 一輸出編程命令的步驟，該編程命令觸發該提供步驟，並在執行該檢測步驟前等待一預定時間。
4、 根據權利要求1所述的非易失性半導體存儲裝置的編程方法，更包含 在檢測步驟前對該存儲器存儲單元群組開始編程的步驟，且該獨立執行編程 步驟更包含下列步驟當對該第二子群組的存儲器存儲單元進行編程操作時，停止該第一子群 組的存儲器存儲單元的編程操作；以及在一預定期間後，停止該第二子群組的存儲器存儲單元的編程操作，並 對該第一子群組的存儲器存儲單元進行編程操作。
5、 根據權利要求1所述的非易失性半導體存儲裝置的編程方法，更包含 在該編程步驟後執行一編程驗證的步驟。
6、 根據權利要求1所述的非易失性半導體存儲裝置的編程方法，其中， 該提供步驟是利用 一 電荷泵電路來產生該位線電壓。
7、 一種非易失性半導體存儲裝置的編程電路，包含有 一電壓檢測器，用於提供一表示用以編程一群組的存儲器存儲單元的一位線電壓是否達到一選擇目標電壓的信號；以及一控制器，用於根據該信號選擇該編程操作對一群組單元內的該存儲器存儲單元以及一子群組單元內的該存儲器存儲單元進行中之一者進行。
8、 根據權利要求7所述的非易失性半導體存儲裝置的編程電路，其中， 當該位線電壓達到該選擇目標電壓時，該控制器選擇對於該群組單元內的該 存儲器存儲單元進行編程。
9、 根據權利要求7所述的非易失性半導體存儲裝置的編程電路，其中， 當該位線電壓尚未達到該選擇目標電壓時，該控制器選擇對於該子群組單元 內的該存儲器存儲單元進行編程。
10、 根據權利要求9所述的非易失性半導體存儲裝置的編程電路，其中， 該子群組單元分別在不同的時間獨立的被編程。
11、 根據權利要求9所述的非易失性半導體存儲裝置的編程電路，其中， 該控制器先選擇對該群組內的該存儲器存儲單元進行編程，直到該該位線電 壓被才企測到尚未達到該選擇目標電壓為止。
12、 根據權利要求7所述的非易失性半導體存儲裝置的編程電路，更包 含一電壓調整器，用以提供該位線電壓。
13、 根據權利要求12所述的非易失性半導體存儲裝置的編程電路，更包 含一與該電壓調整器耦接的電荷泵電路。
14、 根據權利要求7所述的非易失性半導體存儲裝置的編程電路，其中， 該群組單元內的存儲器存儲單元是字單元且該子群組單元內的存儲器存儲單 元是字節單元。
15、 根據權利要求7所述的非易失性半導體存儲裝置的編程電路，其中， 該電壓檢測器包含有一比較器。
16、 根據權利要求7所述的非易失性半導體存儲裝置的編程電路，其中， 該控制器輸出一控制信號，用以選擇對應該群組單元以及該子群組單元的多 個字元線施加該位線電壓。
17、 根據權利要求7所述的非易失性半導體存儲裝置的編程電路，更包 含有一與該群組存儲器儲器存儲單元的多個位元線耦接的解碼電路，且該解 碼電路是在該控制器的控制之下選擇對該多個位線施加該位線電壓。
18、 根據權利要求7所述的非易失性半導體存儲裝置的編程電路，其中， 該控制器包含有一定時器，其輸出一控制信號，用以在一預定時間觸發該控 制器檢測電壓檢測器的輸出。
19、 一種非易失性半導體存儲裝置，包含有一電荷泵電^各；一電壓調整器，與該電荷泵電路耦接，用以提供一位線編程電壓；一存儲器陣列，包含有多個與若干自元線以及若干位線耦接的存儲器存儲單元；一電壓檢測器，用於提供一表示用以編程一群組的存儲器存儲單元的一 位線電壓是否達到一選擇目標電壓的檢測信號；一控制器，用於根據該檢測信號選擇該編程操作在該位線電壓達到該選 擇目標電壓時，對一字單元內的該存儲器存儲單元進行以及在該位線電壓尚 未達到該選擇目標電壓時，對一字節單元內的該存儲器存儲舉元進行；以及一數據階段切換器，用於在該控制器的控制之下傳遞該位線電壓至該字 單元以及該字節單元所對應的位線上。
全文摘要
本發明揭示一種非易失性半導體存儲裝置的編程方法，其包含提供一位線電壓來編程一群組的存儲器存儲單元以及檢測該位線電壓是否達到一選擇目標電壓值。當該位線電壓達到該選擇目標電壓值時，則對該群組的存儲器存儲單元執行編程的操作，當該位線電壓尚未達到該選擇目標電壓值時，則編程的操作至少獨立的執行於該群組內的一第一子群組的存儲器存儲單元以及該群組內的一第二子群組的存儲器存儲單元。
文檔編號G11C16/06GK101303893SQ20071010282
公開日2008年11月12日 申請日期2007年5月9日 優先權日2007年5月9日
發明者林揚傑 申請人:晶豪科技股份有限公司