固態成像器件和相機系統的製作方法

2023-09-20 05:25:00

專利名稱：固態成像器件和相機系統的製作方法
技術領域：
本發明涉及固態成像器件和相機系統。
背景技術：
CMOS (互補金屬氧化物半導體)圖像傳感器(CIQ與CXD (電荷耦合器件)圖像傳感器相比，特徵在於可能相對自由地設置讀出地址。例如，其廣泛使用的傳感器是這樣的傳感器，其不但具有讀出傳感器的所有像素的功能，而且具有同時讀出多個像素的信號的「相加(addition) 」、在略過行或列的同時間斷地讀出信號的「稀釋(thirming-out) 」、僅從一些像素讀出的「剪切(cutout) 」等的功能。有時「相加」、「稀釋」和「剪切」可以同時執行。在具有「相加」、「稀釋」和「剪切」的功能的傳感器中，讀出和快門操作變得複雜。 因此，在大多數情況下，對於行選擇，不使用移位寄存器而使用解碼器。在圖像傳感器中，存在稱為高光溢出(blooming)的已知現象，其中信號電荷從飽和光電二極體(下文中稱為PD)溢出到鄰近PD，從而信號量改變。換句話說，高光溢出定義為這樣的現象，其中在光電二極體中累積電荷直到光電二極體變得飽和，並且當光入射進一步繼續時電荷從光電二極體溢出到鄰近像素。其中由高光溢出導致圖像質量劣化的模式粗略分為兩類。在作為其一個模式的 CMOS傳感器的稀釋操作中，收集無助於傳感器的輸出信號的像素的額外電荷，並且該電荷在有助於傳感器輸出信號的像素中溢出。在此情況下，圖像質量顯著劣化。作為對於稀釋模式中高光溢出的對策，例如，已經提出了這樣的方法，通過生成電子快門放電額外的電荷，電子快門具有以下電路配置，其中解碼器和2位存儲器布置在垂直選擇電路的每行中(參照JP-A-2008488903)。此外，已經提出了控制解碼器的地址的具體方法(參照JP-A-2008488904)。

發明內容
實際上，在各方法中，為了實現高稀釋率，需要使用多個電子快門的放電操作。結果，隨著解碼訪問的次數增加，不但功耗而且更多解碼時間變得必要。因此，已經存在讀出操作的速度增加的問題。作為對於該問題的解決方案，已知在JP-A-2009-65585中公開的技術。該技術採用以下方法，其使用2位存儲器輸出信號作為第三存儲器設置信號和重置信號，其中2位存儲器布置在上述JP-A-2008488903中公開的V選擇電路中。通過使用該方法，3位存儲器(鎖存器)生成四個狀態。然而，通常，當使用2位存儲器時，可能控制最多四個狀態，並且當使用3位存儲器時，可能控制八個狀態，同時出現問題在於存儲器使用效率低。另一方面，存在不但包括CMOS傳感器的稀釋操作而且包括所有像素操作的模式， 其中出現高光溢出。
在其中讀出有助於傳感器輸出信號的鄰近像素的驅動模式中，在一個讀出像素的電荷飽和時，光進一步入射，從而導致其中電荷溢出到周圍像素的現象。作為其對策，已經提出了在充電時段中生成至少兩種像素傳送柵極電壓的時段的像素電壓設置方法。在該方法中，通過設置第一時段的溢出電平高於第二時段的溢出電平， 抑制了充電像素的高光溢出(參照日本專利No. 3915161)。然而，在該方法中，像素訪問控制變得複雜。因此，難以將該方法應用於現有技術中的電路配置，並且還沒有提出用於驅動像素的垂直選擇電路的任何具體電路和控制垂直選擇電路的任何方法。因此，希望提供一種固態成像器件和相機系統，其能夠在抑制電路尺寸的增加的同時適當地抑制電荷的高光溢出，從而能夠執行高速讀出。本公開的一個實施例指向一種固態成像器件，包括像素部分，其中以矩陣形狀安排多個像素，所述多個像素包括將光信號轉換為電信號並且根據曝光時段累積電信號的光電轉換器件；以及像素驅動部分，其包括行選擇電路，所述行選擇電路控制像素的操作以便執行像素部分的電子快門操作和讀出。行選擇電路具有根據地址和控制信號選擇讀出行和快門行的功能，從所述讀出行讀出信號，並且通過放電在光電轉換器件中累積的電荷在所述快門行上執行重置。行選擇電路能夠根據地址和控制信號在選擇的行的像素中至少設置讀出狀態、放電狀態、電子快門狀態和充電狀態，在所述放電狀態中放電比重置更少量的光電轉換器件中累積的電荷，在所述充電狀態中在光電轉換器件中累積電荷。本公開的另一實施例指向一種相機系統，包括固態成像器件；光學系統，其在固態成像器件上形成被攝體圖像；以及信號處理電路，其處理固態成像器件的輸出圖像信號。 固態成像器件包括像素部分，其中以矩陣形狀安排多個像素，所述多個像素包括將光信號轉換為電信號並且根據曝光時段累積電信號的光電轉換器件；以及像素驅動部分，其包括行選擇電路，所述行選擇電路控制像素的操作以便執行像素部分的電子快門操作和讀出。 行選擇電路具有根據地址和控制信號選擇讀出行和快門行的功能，從所述讀出行讀出信號，並且通過放電在光電轉換器件中累積的電荷在所述快門行上執行重置。行選擇電路能夠根據地址和控制信號在選擇的行的像素中至少設置讀出狀態、放電狀態、電子快門狀態和充電狀態，在所述放電狀態中放電比重置更少量的光電轉換器件中累積的電荷，在所述充電狀態中在光電轉換器件中累積電荷。根據本公開的各實施例，可能在抑制電路尺寸的增加的同時適當地抑制電荷的高光溢出，從而能夠執行高速讀出。


圖1是圖示根據本公開的第一實施例的CMOS圖像傳感器(固態成像器件)的示例性配置的圖；圖2是圖示根據實施例的像素電路的示例的圖；圖3是圖示根據第一實施例的像素的四個狀態及其轉換關係的示例的圖；圖4是示意性圖示對應於第一實施例中提供到像素電路的傳送柵極控制信號和重置柵極控制信號的每一個的四個狀態的提供電平的圖；圖5是圖示普通CMOS圖像傳感器的像素狀態及其轉換關係的圖6是圖示根據第一實施例的垂直(行)選擇電路的像素驅動時序控制電路和存儲器控制電路的示例的圖；圖7是圖示根據第一實施例的像素驅動時序控制電路的像素驅動器的示例性配置的電路圖；圖8是圖示根據第一實施例的像素驅動時序控制電路的像素驅動器的另一示例性配置的電路圖；圖9是圖示關注根據第一實施例的垂直(行)選擇電路的操作的時序圖的圖；圖10是圖示當曝光時間長於之前幀的曝光時間時、電子快門在相同時序生成對應於兩行的地址的情況的圖；圖11是圖示根據第二實施例的CMOS圖像傳感器(固態成像器件)的垂直(行) 選擇電路的像素驅動時序控制電路和存儲器控制電路的示例的圖；圖12是圖示關注根據第二實施例的垂直(行)選擇電路的操作的時序圖的圖；圖13是圖示根據第三實施例的像素的六個狀態及其轉換關係的示例的圖；圖14是圖示根據第三實施例的CMOS圖像傳感器(固態成像器件)的垂直(行) 選擇電路的像素驅動時序控制電路和存儲器控制電路的示例的圖；圖15是圖示根據第三實施例的三個存儲器(鎖存器)狀態分配的圖；圖16是圖示像素的光電二極體的飽和信號和傳送電晶體的柵極的保持電壓之間的關係的圖；圖17A和17B是圖示在以兩步改變像素的傳送電晶體的柵極電壓的情況下的高光溢出出現時間段的影響的圖；圖18是圖示關注根據第三實施例的垂直(行)選擇電路的操作的時序圖的圖；以及圖19是圖示根據本公開的第四實施例的使用固態成像器件的相機系統的示例性配置的圖。
具體實施例方式下文中，將參照附圖描述本公開的實施例。此外，將以以下項目的順序給出描述。1.第一實施例(CMOS圖像傳感器(固態成像器件)的第一示例性配置)2.第二實施例(CMOS圖像傳感器(固態成像器件)的第二示例性配置)3.第三實施例(CMOS圖像傳感器(固態成像器件)的第三示例性配置)4.第四實施例(相機系統的示例性配置)圖1是圖示根據本公開的第一實施例的CMOS圖像傳感器(固態成像器件)的示例性配置的圖。CMOS圖像傳感器100具有像素部分110、地址解碼器120、鎖存器(存儲器)控制電路130、像素驅動時序控制電路140、傳感器控制器150、以及讀出電路(AFE) 160。地址解碼器120、存儲器控制電路130、像素驅動時序控制電路140和傳感器控制器150構成像素驅動部分。
在該實施例中，地址解碼器120、存儲器控制電路130和像素驅動時序控制電路 140構成行(垂直)選擇電路170。垂直選擇電路170包括在像素驅動部分中。像素部分110包括以M行XN列的二維(矩陣)排列的多個像素電路。圖2是圖示根據實施例的像素電路的示例的圖。像素電路IlOA包括由例如光電二極體(PD)形成的光電轉換器件(下文中，有時簡稱為PD)。像素電路IlOA還包括每個光電轉換器件PD的以下四個電晶體傳送電晶體 TR-Tr、重置電晶體RST-Tr、放大器電晶體AMP-Tr和選擇電晶體SEL-Tr。光電轉換器件PD生成電荷(這裡為電子)並且累積電荷，電荷的量對應於入射光的量。下文中，將在信號電荷中存在電子和各個電晶體是N型電晶體的假設下給出描述。然而，信號電荷可以以空穴存在，或者各個電晶體可以是P型電晶體。傳送電晶體TR-Tr的柵極提供有傳送柵極控制信號TR，其電壓值由像素驅動時序控制電路140控制。重置電晶體RST-Tr的柵極提供有重置柵極控制信號RST，其電壓值由像素驅動時序控制電路140控制。選擇電晶體SEL-Tr的柵極提供有選擇控制信號SEL，其電壓值由像素驅動時序控制電路140控制。各個電晶體可以形成為N型電晶體。例如，在此情況下，當提供到其柵極的控制信號的電壓電平為第一電平電壓VHi(例如，2. 7V)時，傳送電晶體TR-Tr置於完全導通(ON) 狀態。此外，當提供到其柵極的控制信號的電壓電平為第二電平電壓VLo (例如，-1. 2V) 時，傳送電晶體TR-Tr置於完全不導通(OFF)狀態。此外，當提供到其柵極的控制信號的電壓電平為中間電壓Vmid(例如，第一電平電壓VHi和第二電平電壓VLo之間的0V)時，傳送電晶體TR-Tr置於中間導通(ON)狀態。這裡，中間導通狀態定義為具有低於完全導通狀態的電荷傳送能力的狀態。例如， 當中間電壓Vmid施加到傳送電晶體TR-Tr的柵極時，電晶體置於上述放電狀態。此外，本實施例還在其中在多個光電轉換器件之間共享各個電晶體的情況下或者採用其每個不具有選擇電晶體的三電晶體(3Tr)像素的情況下有效。傳送電晶體TR-Tr連接在光電轉換器件PD和FD (浮置擴散)之間，並且通過控制線LTR控制。在作為高電平的第一電平電壓VHi的時段期間，通過選擇通過控制線LTR傳輸的傳送柵極控制信號TR，將傳送電晶體TR-Tr置於完全導通狀態，並且光電轉換器件PD將光電轉換的電子傳送到FD。 在中間電壓Vmid的時段期間，通過選擇通過控制線LTR傳輸的傳送柵極控制信號 TR，將傳送電晶體TR-Tr置於中間導通狀態，並且光電轉換器件PD將光電轉換的電子傳送到FD。 重置電晶體RST-Tr連接在電源線LVRst和FD之間，並且通過控制線LRST控制。
在例如VHi的時段期間，通過選擇通過控制線LRST傳輸的重置控制信號RST，將重置電晶體RST-Tr置於導通狀態，並且將FD重置為電源線LVRst的電勢VRst。放大器電晶體AMP-Tr和選擇電晶體SEL-Tr串聯連接在電源線LVDD和輸出信號線VSL之間。放大器電晶體AMP-Tr的柵極連接到FD，並且選擇電晶體SEL-Tr通過控制線LSEL 控制。在VHi的時段期間，通過選擇通過控制線LSEL傳輸的選擇控制信號SET，將選擇電晶體SEL-Tr置於導通狀態。從而，放大器電晶體AMP-Tr輸出對應於FD的電勢的信號VSL 到輸出信號線LSGN。在像素部分110中，像素電路IlOA以M行XN列的陣列布置。因此，每個控制線 LSEL、LRST和LTR的數目是M，並且信號VSL的輸出信號線LSGN的數目是N。垂直選擇電路170具有地址解碼器120，其選擇垂直(行)方向上的地址。垂直選擇電路170具有存儲器控制電路130，其基於控制信號和地址解碼器的輸出信號之間的組合邏輯，控制存儲器(鎖存器)狀態，並且通過其輸出值的邏輯運算確定每行狀態。垂直選擇電路170具有像素驅動時序控制電路140，其是用於通過使用存儲器控制電路130的狀態信號，控制每個像素的重置電晶體(開關)RST-Tr和傳送電晶體(開關) TR-Tr的像素驅動器。圖3是圖示根據第一實施例的像素的四個狀態及其轉換關係的示例的圖。在該實施例中，作為像素驅動部分的一部分的垂直選擇電路170配置為能夠以如圖3所示的四個狀態控制行的像素狀態，該行由通過地址解碼器120解碼的行(垂直)地址指定。如圖3所示，四個狀態包括讀出狀態RDST、放電狀態DCST、電子快門狀態SHST和充電狀態CGST。此外，執行控制，使得四個狀態順序地從一個轉換為另一個。在第一實施例中，存儲器控制電路130具有作為兩個鎖存器的存儲器(A，B)，並且通過兩個存儲器的設置狀態(1)和重置狀態(0)之間的組合設置四個狀態，從而控制存儲
O在讀出狀態RDST中，存儲器(A，B)設為(0，1)，並且在放電狀態中，存儲器(A，B) 設為(0，0)。在電子快門狀態SHST中，存儲器(A，B)設為(1，1)，並且在充電狀態CGST中，存儲器(A，B)設為(l,0)o這裡，給出這樣的情況的描述，其中執行狀態分配，使得以第一存儲器(A存儲器)131和第二存儲器(B存儲器)132的順序由二進位數字代表每個狀態。在第一實施例中，對於水平掃描時段的每個單元切換讀出行和快門行的地址。通常地，讀出行從讀出狀態RDST轉移並且設置為放電狀態DCST，並且電子快門行從電子快門狀態SHST轉移並且設置為充電狀態CGST。然後，順序地設置讀出狀態，並且設置電子快門狀態，使得設置指定的曝光時間。圖4是示意性圖示對應於第一實施例中提供到像素電路IlOA的傳送柵極控制信號TR和重置柵極控制信號RST的每一個的四個狀態的提供電平的圖。在該示例中，在讀出狀態RDS下，重置柵極控制信號RST在一定時段期間設為高電平。在該時段期間，傳送柵極控制信號TR設為第二電平電壓VLo，並且控制為處於完全不導通狀態。然後，在重置柵極控制信號RST設為低電平之後，傳送柵極控制信號TR在一定時段期間設為第一電平電壓VHi，從而執行讀出。接下來，在轉換到放電狀態DCST的情況下，傳送柵極控制信號TR在一定時段期間設為中間電壓Vmid，並且重置柵極控制信號RST設為高電平，從而信號保持在導通狀態。從而，執行電荷的放電。貫穿放電狀態DCST、電子快門狀態SHST和充電狀態CGST，重置柵極控制信號RST 始終保持在高電平。當進行從放電狀態DCST到電子快門狀態SHST的轉換時，傳送柵極控制信號TR從中間電壓Vmid變為第二電平電壓VLo。然後，當執行電子快門時，傳送柵極控制信號TR在一定時段期間從中間電壓Vmid變為第一電平電壓VHi，從而控制傳送電晶體TR-Tr，使得其置於完全導通狀態。然後，傳送柵極控制信號TR從第一電平電壓VHi變為第二電平電壓VLo，從而轉換為充電狀態CGST。如上所述，在第一實施例中，控制像素狀態以便以讀出狀態RDST、放電狀態DCST、 電子快門狀態SHST和充電狀態CGST的順序從一個轉換為另一個。結果，在抑制電路尺寸增加的同時，可能適當地抑制電荷的高光溢出。圖5是圖示普通CMOS圖像傳感器的像素狀態及其轉換關係的圖。如圖所示，普通CMOS圖像傳感器執行充電狀態CGST和讀出狀態RDST之間的轉換以及充電狀態CGST和電子快門狀態SHST之間的轉換的三態轉換控制。因此，難以適當地和充分地抑制電荷的高光溢出。下文中，將給出具體示例性配置的描述，其中集體控制根據第一實施例的垂直 (行)選擇電路170的四個狀態。此外，將參照具體示例描述具有特性配置的存儲器(鎖存器)控制電路130和像素驅動時序控制電路140。地址解碼器120解碼從傳感器控制器150傳輸的行地址信號RADDR，並且選擇特定行。圖6是圖示根據第一實施例的垂直(行)選擇電路的像素驅動時序控制電路和存儲器控制電路的示例的圖。圖6的存儲器控制電路130具有2輸入與門AG131到AG138、第一存儲器(A存儲器)131和第二存儲器(B存儲器)132。存儲器控制電路130從傳感器控制器150提供有A存儲器(鎖存器)設置控制信號ALatchSET和A存儲器(鎖存器)重置控制信號ALatchRST。存儲器控制電路130從傳感器控制器150提供有B存儲器(鎖存器)設置控制信號BLatchSET和B存儲器(鎖存器)重置控制信號BLatchRST。與門AG131到AG134的每個的一個輸入端子提供有地址解碼器120的輸出信號ADDRi。與門AG131的另一輸入端子提供有A存儲器(鎖存器)設置控制信號ALatchSET， 並且與門AG132的另一輸入端子提供有A存儲器(鎖存器)重置控制信號ALatchRST。與門AG133的另一輸入端子提供有B存儲器(鎖存器)設置控制信號BLatchSET， 並且與門AG134的另一輸入端子提供有B存儲器(鎖存器)重置控制信號BLatchRST。第一存儲器(A存儲器)131的設置端子S連接到與門AG131的輸出，並且其重置端子R連接到與門AG132的輸出。第一存儲器(A存儲器)131的輸出端子Q連接到與門AG135和AG136的每個輸入端子，並且其反相輸出端子0連接到與門AG137和AG138的每個輸入端子。第二存儲器(B存儲器)132的設置端子S連接到與門AG133的輸出，並且其重置端子R連接到與門AG134的輸出。第二存儲器(B存儲器)132的輸出端子Q連接到與門AG135和AG137的每個輸入端子，並且其反相輸出端子0連接到與門AG136和AG138的每個另一輸入端子。與門AG135的輸出是電子快門狀態SHST的控制信號，並且與門AG136的輸出是充電狀態CGST的控制信號。與門AG137的輸出是讀出狀態RDST的控制信號，並且與門AG138的輸出是放電狀態DCST的控制信號。如上所述，在第一實施例中，存儲器控制電路130具有作為兩個鎖存器的存儲器 (A，B)，並且通過兩個存儲器的設置狀態(1)和重置狀態(0)之間的組合設置四個狀態，從而控制存儲器。在讀出狀態RDST狀態中，存儲器(A，B)設為(0，1)，並且在放電狀態中，存儲器 (A, B)設為(0，0)。在電子快門狀態SHST中，存儲器(A，B)設為(1，1)，並且在充電狀態CGST中，存儲器(A，B)設為(l,0)o應該注意到，本公開不限於僅在實施例中描述的存儲器狀態分配。在存儲器控制電路130中，通過地址解碼器120的輸出和傳感器控制器150的A存儲器(鎖存器)設置控制信號ALatchSET之間的邏輯積設置第一存儲器(A存儲器)131。通過地址解碼器120的輸出和傳感器控制器150的A存儲器(鎖存器)重置控制信號ALatchRST之間的邏輯積重置第一存儲器(A存儲器)131。在存儲器控制電路130中，通過地址解碼器120的輸出和傳感器控制器150的B存儲器(鎖存器)設置控制信號BLatchSET之間的邏輯積設置第二存儲器(B存儲器)132。通過地址解碼器120的輸出和傳感器控制器150的B存儲器(鎖存器)重置控制信號BLatchRST之間的邏輯積重置第二存儲器(B存儲器)132。像素驅動時序控制電路140執行像素傳送脈衝生成電路141、像素重置脈衝生成電路142和像素選擇脈衝生成電路143中的以下處理。基於第一存儲器(A存儲器)131的輸出信號和第二存儲器(B存儲器)132的輸出信號之間的組合，執行(Α·Β)、(非Α·Β)、(Α·非B)和(非Α·非B)的三個或更多組合邏
輯運算。然後，通過像素傳送驅動器144、像素重置驅動器145和像素選擇驅動器146，生成對應於各個邏輯運算的分配的像素控制信號作為脈衝信號。此外，第一實施例還對於直接從垂直(行)選擇電路170中的第一存儲器(A存儲器)131和第二存儲器(B存儲器)132的兩個輸出的邏輯積生成四個狀態的方法有效。例如，生成(A · B)、(非A · B)和(非A ·非B)的三個狀態的邏輯電路等價於即使在是三個狀態信號的或非(NOR)下也控制四個狀態的像素控制信號。圖7是圖示根據第一實施例的像素驅動時序控制電路的像素驅動器的示例性配置的電路圖。圖7示出用於控制四個狀態的像素控制信號的電路圖，像素控制信號不但包括快門狀態信號SSHST和讀出狀態信號SRDST的兩個正常信號，而且包括放電狀態信號SDCST。在圖7中，像素傳送驅動器144由2輸入與門AG141和AG142以及3輸入或門 0G141形成。像素重置驅動器145由2輸入與門AG143和AG144以及3輸入或門0G142形成。像素選擇驅動器146由2輸入與門AG145形成。像素傳送驅動器144輸出每個像素的傳送柵極控制信號TR。像素傳送驅動器144在與門AG141中執行用於由傳感器控制器150執行的讀出的讀出狀態信號SRDST和像素傳送控制信號RTR之間的與(邏輯積)。像素傳送驅動器144在與門AG142中執行用於由傳感器控制器150執行的快門的快門狀態信號SSHST和像素傳送控制信號(ST)之間的與(邏輯積)。然後，像素傳送驅動器144基於在或門0G141中執行的或(邏輯和)，對與門AG141 和AG142的與結果和放電狀態信號SDCST的三個信號執行控制。像素重置驅動器145輸出每個像素的重置柵極控制信號RST。像素重置驅動器145在與門AG143中執行用於由傳感器控制器150執行的讀出的讀出狀態信號SRDST和像素重置控制信號RRST之間的與。像素重置驅動器145在與門AG144中執行用於由傳感器控制器150執行的快門的快門狀態信號SSHST和像素重置控制信號SRST之間的與。像素重置驅動器145基於在或門0G142中執行的或(邏輯和)，對與門AG143和 AG144的與結果和放電狀態信號SDCST的三個信號執行控制。像素重置驅動器146輸出每個像素的選擇控制信號SEL。像素選擇驅動器146基於在與門AG145中執行的與，對用於由傳感器控制器150 執行的讀出的讀出狀態信號SRDST和像素選擇控制信號RSEL執行控制。圖8是圖示根據第一實施例的像素驅動時序控制電路的像素驅動器的另一示例性配置的電路圖。圖8的像素驅動器與圖7的像素驅動器不同在於以下方面。如上所述，根據第一實施例的每個像素的傳送電晶體TR-Tr具有完全導通狀態、 完全不導通狀態以及在放電狀態時的中間導通狀態的三個狀態。各個電晶體可以形成為N型電晶體。在此情況下，例如，當提供到其柵極的控制信號的電壓電平為第一電平電壓VHi(例如，2. 7V)時，傳送電晶體TR-Tr置於完全導通(ON) 狀態。此外，當提供到其柵極的控制信號的電壓電平為第二電平電壓VLo (例如，-1. 2V)時，傳送電晶體TR-Tr置於完全不導通(OFF)狀態。此外，當提供到其柵極的控制信號的電壓電平為中間電壓Vmid(例如，第一電平電壓VHi和第二電平電壓VLo之間的OV)時，傳送電晶體TR-Tr置於中間導通(ON)狀態。在圖8的像素驅動器中，像素傳送驅動器144B形成為3值輸出驅動器。圖8的像素傳送驅動器144B具有與門AG141和AG142、2輸入或門0G141B、2輸入或非門NG141和反相器IV141和IV142。此外，像素傳送驅動器144B具有PMOS電晶體PT141和PT142、NM0S電晶體NT141 和輸出節點NDTR。或門0G141B的一個輸入連接到與門AG141的輸出，並且像素完全傳送控制信號 TRH從或門0G141B輸出。或非門NG141的一個輸入連接到或門0G141B的輸出，並且或非門NG141的輸出連接到NMOS電晶體NT141的柵極。反相器IV141的輸入連接到或門0G141的輸出，並且反相器IV141的輸出連接到 PMOS電晶體PT141的柵極。反相器IV142的輸入連接到放電狀態信號SDCVST(TRM)的提供線，並且其輸出連接到PMOS電晶體PT142的柵極。PMOS電晶體PT141的源極連接到第一電平電壓VHi的提供線，並且其漏極連接到輸出節點NDTR。PMOS電晶體PT142的柵極連接到中間電壓Vmid的提供線，並且其漏極連接到輸出節點NDTR。NMOS電晶體NT141的源極連接到第二電平電壓VLo的提供線，並且其漏極連接到輸出節點NDTR。如上所述，放電狀態DCST下每個像素的傳送電晶體(開關)TR-Tr可以處於中間導通狀態(半開狀態)。在此情況下，對於每個像素的傳送柵極控制信號TR，3值控制是必須的。在圖8的示例中，示出使用兩個PMOS和一個NMOS的像素傳送驅動器。不同於以上，可以採用使用一個PMOS和兩個NMOS的配置。在圖8的像素傳送驅動器144B中，通過用於讀出的讀出狀態信號SRDST和像素傳送控制信號RTR之間的與以及用於快門的快門狀態信號SSHST和像素傳送控制信號STR之間的與控制像素完全傳送控制信號TRH。通過放電狀態信號SDCST控制像素中間傳送控制信號TRM。基於像素完全傳送控制信號TRH和像素中間傳送控制信號TRM的兩個信號，控制像素3值控制驅動器電路的輸出。例如，在放電狀態DC下，當放電信號SDCST處於高電平時，PMOS電晶體PT142置於導通狀態，並且PMOS電晶體PT141和NMOS電晶體NT141置於不導通狀態。結果，傳送柵極控制信號TR以中間電壓Vmid的電平輸出。在讀出狀態RDST下或在電子快門狀態SHST下，PMOS電晶體PT142保持在不導通狀態，PMOS電晶體PT141和NMOS電晶體NT141之一保持在導通狀態，並且它們中的另一個保持在不導通狀態。
圖8的像素重置驅動器145和像素選擇驅動器146具有與圖7的電路相同的功能。圖9是圖示關注根據第一實施例的垂直(行)選擇電路的操作的時序圖的圖。圖10是圖示當曝光時間長於之前幀的曝光時間時、電子快門在相同時序生成對應於兩行的地址的情況的圖。在圖9的時序圖中，如圖10所示，當曝光時間長於之前幀的曝光時間時，電子快門在相同時序生成對應於兩行的地址。在此描述該情況。對於水平掃描時段的每個單元切換讀出行和快門行的地址。通常，讀出行從讀出狀態RDST轉移並且設置為放電狀態DCST，並且電子快門行從電子快門狀態SHST轉移並且設置為充電狀態CGST。然後，順序地設置讀出狀態，並且設置電子快門狀態，使得設置指定曝光時間。圖9所示的時序圖是上述情況的示例，並且對存儲器(鎖存器)的寫入順序不是基本的。然而，優選的是應該連續設置代表讀出狀態RDST的行的改變的順序，以便在讀出速度的增加方面縮短水平掃描時段。在第一實施例中，在讀出操作完成之後，設為讀出狀態的行重置為放電狀態(A存儲器(鎖存器)=0，並且B存儲器(鎖存器)=0)。在新的讀出行中設置解碼器地址之後，該行設為讀出狀態(A存儲器=0，並且B存儲器=1)。因為在操作完成之後有效時段開始，所以即使在電子快門行的重置完成之前也可以開始讀出操作。執行隨後的電子快門行的重置。在圖中，在之前水平掃描時段期間設為快門行的 「Si-」和「S2-」改變為充電狀態，並且「Si」和「S2」重新重置為電子快門狀態SHST。作為時序圖的示例，在解碼器地址設置為「Si-」之後，「Si-」設為充電狀態(A存儲器=1，並且B存儲器=0)CGST。同樣地，解碼器地址設置為「S2-」，並且「S2-」設為充電狀態CGST。接下來，選擇執行電子快門操作的地址「Si」作為解碼器地址，並且A存儲器和B 存儲器設為電子快門狀態(A存儲器=1，並且B存儲器=1)SHST。此後，同樣對於「S2」執行相同的設置。<2.第二實施例〉圖11是圖示根據第二實施例的CMOS圖像傳感器(固態成像器件)的垂直(行) 選擇電路的像素驅動時序控制電路和存儲器控制電路的示例的圖。在第二實施例中，電路配置與第一實施例的電路配置基本相同。因此，像素驅動器等採用與圖7或8的那些相同的配置。第二實施例不同於上述第一實施例在於以下方面。如圖11所示，每行的第二存儲器(B存儲器)132通過B存儲器(鎖存器)重置控制信號BLatchRST整體重置。在圖11的存儲器控制電路130C中，與門AG134沒有布置在第二存儲器(B存儲器)132的重置端子R的輸入級，並且直接提供B存儲器(鎖存器)重置控制信號 BLatchRST。在這種配置的情況下，實現速度的增加。
在第二實施例中，同樣類似於第一實施例，作為像素驅動部分的一部分的垂直選擇電路170配置為能夠以如圖3所示的四個狀態控制行的像素狀態，該行由通過地址解碼器120解碼的行(垂直)地址指定。如圖3所示，四個狀態包括讀出狀態RDST、放電狀態DCST、電子快門狀態SHST和充電狀態CGST。此外，執行控制，使得四個狀態順序地從一個轉換為另一個。在第二實施例中，存儲器控制電路130具有作為兩個鎖存器的存儲器(A，B)，並且通過兩個存儲器的設置狀態(1)和重置狀態(0)之間的組合設置四個狀態，從而控制存儲在讀出狀態RDST中，存儲器(A，B)設為(0，1)，並且在放電狀態中，存儲器(A，B) 設為(0，0)。在電子快門狀態SHST中，存儲器(A，B)設為(1，1)，並且在充電狀態CGST中，存儲器(A，B)設為(l,0)o圖12是圖示關注根據第二實施例的垂直(行)選擇電路的操作的時序圖的圖。此外在此情況下，如圖10所示，當曝光時間長於之前幀的曝光時間時，電子快門在相同時序生成對應於兩行的地址。在此描述該情況。對於水平掃描時段的每個單元切換讀出行和快門行的地址。通常，存在如下特性，讀出行在隨後的水平掃描時段中轉換為放電狀態DCST，並且電子快門行在隨後的水平掃描時段期間轉移為充電狀態CGST。在第二實施例中，通過採用使用該特性的像素存取時序和電路配置，可能減少解碼器的存取次數。如圖11的時序圖所示，在第二實施例中，在讀出操作完成之後，為了重置第二存儲器(B存儲器)132，控制信號BLRST設為高電平。此時，第一存儲器(A存儲器)131和第二存儲器(B存儲器)的(1，1)狀態(即， 存儲器(A，B))變為(1，0)狀態。也就是說，電子快門狀態SHST的行轉移(轉換)為充電狀態CGST。存儲器(A，B)的(0，1)狀態變為(0，0)狀態，即，讀出狀態RDST的行轉移(轉換) 為放電狀態。此後，解碼器設置在讀出行的地址中，從而重置第一存儲器(A存儲器)131並且設置第二存儲器(B存儲器)132。然後，該行設為讀出狀態RDST (0，1)狀態。然後，解碼器設置在電子快門行的地址中，從而設置第一存儲器(A存儲器)131和第二存儲器(B存儲器)132兩者為高電平。此後，也對「 S2 」執行相同的電子快門狀態設置。如上所述，通過使用根據本公開實施例的電路配置，可能將存儲器設置的數目從在上面第一實施例中必須的6個存取操作減少為在本公開的第二實施例的電路配置中必須的3個存取操作。結果，通過減少解碼器的存取的數目，可能縮短水平消隱時段。因此，可能通過抑制由於解碼器存取的充電電流和放電電流，實現速度的增加並且實現低功耗。如上所述，本公開的第二實施例使用圖像傳感器特有的讀出狀態RDST、放電狀態DCST,電子快門狀態SHST和充電狀態CGST的四個狀態的規則轉換序列。此外，在第二實施例中，在兩個水平掃描時段期間，讀出狀態和電子快門狀態不是連續重複。通過使用該特性，在水平掃描時段期間執行用於清除存儲器(鎖存器)狀態的操作，而不管每次解碼器的選擇。本公開的第二實施例不限制存儲器(鎖存器)狀態的分配。然而，在該實施例中， 基本點在於通過使用圖像傳感器的操作順序的特性執行存儲器(鎖存器)分配，並且通過共同地重置(或設置)存儲器減少解碼操作的次數。例如，該實施例還可以應用於以下方法電子快門狀態SHST設為(10)，充電狀態 CGST設為(00)，讀出狀態RDST設為(11)，並且放電狀態設為(01)，從而對於每個水平掃描時段重置第一存儲器(A存儲器)。<3.實施例〉圖13是圖示根據第三實施例的像素的可能的六個狀態及其轉換關係的示例的圖。圖14是圖示根據第三實施例的CMOS圖像傳感器(固態成像器件)的垂直(行) 選擇電路的像素驅動時序控制電路和存儲器控制電路的示例的圖。在第三實施例中，圖3的充電狀態CGST分為兩個狀態CGSTl和CGST2，每個像素的傳送電晶體TR-Tr的柵極電壓分為兩級，並且包括預快門狀態PSHST。在充電狀態CGST下，緊接在電子快門之後，傳送電晶體TR-Tr沒有設為完全不導通(OFF)。因此，在第一級提供其中傳送柵極控制信號TR設為中間電壓Vmid2(例如-0. 6V) 的第一充電狀態CGSTl。然後，為了傳送電晶體TR-Tr完全不導通(OFF)，在第二級提供其中傳送電晶體 TR-Tr從第二中間電壓Vmid2轉移並且設為第二電平電壓(例如-1. 2V)的第二充電狀態 CGST2。如上所述，在第三實施例中，作為像素驅動部分的一部分的垂直選擇電路170配置為能夠以如圖13所示的六個狀態控制行的像素狀態，該行由通過地址解碼器120解碼的行(垂直)地址指定。如圖13所示，六個狀態包括讀出狀態RDST、放電狀態DCST、電子快門狀態SHST、第一充電狀態CGSTl、第二充電狀態CGST2和預快門狀態PSHST。此外，執行控制使得六個狀態順序地從一個轉換為另一個。在第三施例中，存儲器控制電路130C具有作為三個鎖存器的存儲器(A，B, C)，並且通過三個存儲器的設置狀態(1)和重置狀態(0)之間的組合設置六個狀態，從而控制存儲器。在讀出狀態RDST中，存儲器(A，B, C)設為(0，0，1)，並且在放電狀態中，存儲器 (A，B，C)設為(0，*，0)。在電子快門狀態SHST中，存儲器(A，B, C)設為(1，1，1)，在第一充電狀態CGSTl 中，存儲器(A，B，C)設為(1，1，0)，並且在第二充電狀態CGST2中，存儲器(A，B，C)設為(1， 0，1)。此外，在預快門狀態PSHST中，存儲器(A，B, C)設為(0，1，1)。這裡，給出這樣的情況的描述，其中執行狀態分配，使得以第一存儲器(A存儲器)131、第二存儲器(B存儲器)132和第三存儲器(C存儲器)133的順序由二進位數字代表每個狀態。在本公開的第三實施例中，基本點是控制其傳送柵極電壓在充電時段期間不同的兩個狀態。因此，該實施例不限制存儲器分配。此外，本公開的第三實施例包括預快門狀態PSHST。在預快門狀態PSHST中，執行與電子快門相同的像素存取動作。這是執行兩個或多個連續或基本連續電子快門操作以便避免電子快門調節曝光的電荷的讀出剩餘的操作。此外，本公開不僅限於該實施例中描述的存儲器狀態分配。下文中，將參照圖14給出集體控制根據第三實施例的垂直(行)選擇電路170C 的六個狀態的具體示例性配置的描述。此外，將參照具體示例描述具有特定配置的存儲器(鎖存器)控制電路130C和像素驅動時序控制電路140C。圖14的鎖存器控制電路130C具有2輸入或3輸入與門AG131C和AG140C、第一存儲器(A存儲器)131C、第二存儲器(B存儲器)132C和第三存儲器(C存儲器)133C。存儲器控制電路130C從傳感器控制器150提供有A存儲器(鎖存器)設置控制信號ALatchSET和A存儲器(鎖存器)重置控制信號ALatchRST存儲器控制電路130C從傳感器控制器150提供有B存儲器(鎖存器)設置控制信號BLatchSET和B存儲器(鎖存器)重置控制信號BLatchRST。存儲器控制電路130C從傳感器控制器150提供有C存儲器(鎖存器)設置控制信號CLatchSET和C存儲器(鎖存器)重置控制信號CLatchRST。與門AG131C到AG135C的每個的一個輸入端子提供有地址解碼器120的輸出信號 ADDRi。與門AG131C的另一輸入端子提供有A存儲器(鎖存器)設置控制信號ALatchSET， 並且與門AG132C的另一輸入端子提供有A存儲器(鎖存器)重置控制信號ALatchRST。與門AG133C的另一輸入端子提供有B存儲器(鎖存器)設置控制信號BLatchSET， 並且與門AG134C的另一輸入端子提供有B存儲器(鎖存器)重置控制信號BLatchRST。與門AG135C的另一輸入端子提供有C存儲器(鎖存器)設置控制信號CLatchSET。第一存儲器(A存儲器)131C的設置端子S連接到與門AG131C的輸出，並且其重置端子R連接到與門AG132C的輸出。第一存儲器(A存儲器)131C的輸出端子Q連接到與門AG138C和AG139C的每個第一輸入端子。第一存儲器(A存儲器)131C的反相輸出端子0連接到與門AG136C的第一輸入端子和與門AG140C的第一輸入端子。第二存儲器(B存儲器)132C的設置端子S連接到與門AG133C的輸出，並且其重置端子R連接到與門AG134C的輸出。第二存儲器(B存儲器)132C的輸出端子Q連接到與門AG137C的第一輸入端子和與門AG138C的另一第一輸入端子。第二存儲器(B存儲器)132C的反相輸出端子0連接到與門AG136C的第二輸入端子和與門AG139C的第二輸入端子。第三存儲器(C存儲器)133C的設置端子S連接到與門AG135C的輸出，並且其重置端子R連接到C存儲器(鎖存器)設置控制信號CLatchSET的提供線。
第三存儲器(C存儲器)133C的輸出端子Q連接到與門AG136C的第三輸入端子和與門AG137C的另一第二輸入端子。第三存儲器(C存儲器)133C的反相輸出端子0連接到與門AG138C的第一輸入端子和與門AG140C的第二輸入端子。與門AG136C的輸出是讀出狀態RDST的控制信號，並且與門AG137C的輸出是電子快門狀態SHST的控制信號。此外，與門AG138C的輸出是第一充電狀態CGSTl的控制信號。與門AG130C的輸出是第二充電狀態CGST2的控制信號，並且與門AG138的輸出是放電狀態DCST的控制信號。如上所述，在第三實施例中，存儲器控制電路130C具有作為三個鎖存器的存儲器 (A，B，C)，並且通過三個存儲器的設置狀態(1)和重置狀態(0)之間的組合設置六個狀態， 從而控制存儲器。在讀出狀態RDST中，存儲器(A，B, C)設為(0，0，1)，並且在放電狀態中，存儲器 (A，B，C)設為(0，*，0)在電子快門狀態SHST中，存儲器(A，B, C)設為(1，1，1)，在第一充電狀態CGSTl 中，存儲器(A，B，C)設為(1，1，0)，並且在第二充電狀態CGST2中，存儲器(A，B，C)設為(1， 0，1)。此外，在預快門狀態PSHST中，存儲器(A，B, C)設為(0，1，1)。應該注意到，本公開不限於僅在實施例中描述的存儲器狀態分配。在存儲器控制電路130中，通過地址解碼器120的輸出和傳感器控制器150的A存儲器(鎖存器)設置控制信號ALatchSET之間的邏輯積設置第一存儲器(A存儲器)131。通過地址解碼器120的輸出和傳感器控制器150的A存儲器(鎖存器)重置控制信號ALatchRST之間的邏輯積重置第一存儲器(A存儲器)131。在存儲器控制電路130中，通過地址解碼器120的輸出和傳感器控制器150的B存儲器(鎖存器)設置控制信號BLatchSET之間的邏輯積設置第二存儲器(B存儲器)132。通過地址解碼器120的輸出和傳感器控制器150的B存儲器(鎖存器)重置控制信號BLatchRST之間的邏輯積重置第二存儲器(B存儲器)132。在存儲器控制電路130C中，通過地址解碼器120的輸出和傳感器控制器150的A 存儲器(鎖存器)設置控制信號ALatchSET之間的邏輯積設置第一存儲器(A存儲器)131C。通過地址解碼器120的輸出和傳感器控制器150的A存儲器(鎖存器)重置控制信號ALatchRST之間的邏輯積重置第一存儲器(A存儲器)131C。在存儲器控制電路130C中，通過地址解碼器120的輸出和傳感器控制器150的B 存儲器(鎖存器)設置控制信號BLatchSET之間的邏輯積設置第二存儲器(B存儲器)132C。通過地址解碼器120的輸出和傳感器控制器150的B存儲器(鎖存器)重置控制信號BLatchRST之間的邏輯積重置第二存儲器(B存儲器)132C。在存儲器控制電路130C中，通過地址解碼器120的輸出和傳感器控制器150的C 存儲器(鎖存器)設置控制信號CLatchSET之間的邏輯積設置第三存儲器(C存儲器)133C。通過C存儲器(鎖存器)重置控制信號CLatc直接重置第三存儲器(C存儲器)133C0圖15是圖示根據第三實施例的三個存儲器(鎖存器)狀態分配的圖。在第三實施例中，執行圖15所示的邏輯運算，並且以脈衝的形式從垂直選擇電路170C生成對應於每個邏輯分配的像素控制信號。在圖12中示出狀態轉換。每個像素的傳送柵極控制信號TR具有至少三個電壓狀態，以便從而控制每個像素的傳送電晶體TR-Tr的打開和關閉狀態。—個狀態是完全導通狀態，並且當讀出電荷時或者當放電電子快門中的電荷時設置該狀態。另一個狀態是完全不導通狀態，並且是每個像素的傳送電晶體TR-Tr完全截止的狀態，因為可能在光電二極體111中累積更大量的電荷。另一個狀態是中間電勢(中間電壓)狀態。在該實施例中，優選的是在該狀態下的電壓應該是這樣的電壓，在該電壓可能獲得使用的電荷被束縛在傳送電晶體的柵極下的狀態。結果，抑制暗電流的出現。此外，同時地，光電二極體111中的電荷處於低於完全不導通狀態的狀態。原因是優選的是在此狀態下的電壓應該設為傳送電晶體TR-Tr在其不關閉從而電荷溢出的電壓。圖16是圖示每個像素的光電二極體的飽和信號和傳送電晶體的柵極的保持電壓之間的關係的圖。在圖16中，每個像素的傳送電晶體的柵極電壓規格化在-1. 2V。圖17A和17B是圖示在以兩步改變像素的傳送電晶體的柵極電壓的情況下的高光溢出出現時間段的影響的圖。圖17A示出由現有技術中的驅動方法執行的讀出的情況，而圖17B是由本公開中實現的驅動方法執行的讀出的情況。這裡，例如，研究以下情況完全不導通狀態中的電壓設為-1.2V，因此對應於飽和信號的75 %的-0. 6V用作中間電壓Vmid2。在圖16中，由從電子快門到讀出的曝光時間規格化水平軸，並且由光電二極體的飽和信號規格化垂直軸。在圖17A和17B中，線X代表根據曝光時間、具有光電二極體通過其飽和的光的強度的兩倍的強度的光入射的情況。在現有技術中使用的電路的情況下，在0.5倍曝光時間的時段期間，光電二極體通過具有雙倍強度的光飽和，並且其中的電荷漏出到周圍的每個像素。結果，圖像質量劣化。相反，在使用根據本公開實施例的電路的情況下，在傳送電晶體TR-Tr的柵極中設置對應於飽和信號的75%的中間電壓。在此情況下，類似於上面的示例，當具有雙倍強度的光入射時，電荷曾經在對應於飽和信號的75%的輸出溢出。此時溢出的電荷通過具有低電勢的傳送柵極放電到FD，因此不漏出到相鄰像素。此外，在希望的充電時間經過之後，當傳送電晶體的柵極設為用於實現完全不導通狀態的電壓時，提高電荷的輸出。因此，由於飽和信號輸出，電荷從光電二極體溢出到與其相鄰的像素。然而，在該配置中高光溢出出現時間短於在現有技術中使用的電路中的時間。從該觀點看，可以預期可能抑制由高光溢出導致的圖像質量的劣化。此外，優選的是從第一累積電壓改變到第二累積電壓的時序應該基本等於或小於第一累積電壓與第二累積電壓的飽和信號比率。在該示例中，因為比率是75%，所以第一充電時間與第二充電時間的比率設為75 25ο例如，當在相同電壓條件下時間設為長於75%時，儘管具有雙倍強度的光入射，也不達到飽和信號電平。圖18是圖示關注根據第三實施例的垂直(行)選擇電路的操作的時序圖的圖。圖18描述單個水平掃描時段的單元。首先，重置第三存儲器(C存儲器)133C。基於該設置，預快門(pSH)狀態PSHST轉換為放電狀態，電子快門狀態SHST轉換為第二充電狀態CSST2，並且讀出狀態RDST突然轉換為放電狀態DCST。基於如上所述的存儲器狀態分配設置和獨立於解碼器信號的存儲器清除信號，可能縮短解碼時段。隨後，分別設置讀出行、電子快門行、預快門行和第二充電狀態CGST2。在第三實施例的描述中，當充電時間長於之前幀的充電時間時，生成兩個電子快門地址。如上所述，根據該實施例，可能獲得以下效果。根據該實施例的CMOS傳感器具有能夠實現以下一個或兩個的垂直選擇電路抑制來自沒有對其執行電荷的讀出的像素(行)的電荷的高光溢出；以及在將對其執行電荷讀出的像素(行)的飽和信號保持在高電平的同時，抑制讀出像素之間的高光溢出。根據該實施例，可以實現具有小電路尺寸的垂直選擇電路。此外，在該電路系統中，基本點在於在提供具有小電路尺寸的垂直選擇電路中的多個狀態的同時，可能減少控制存儲器狀態所需的解碼器的存取的次數，並且還可能實現讀出速度的增加。此外，在每個像素的非選擇時段期間，控制其中每個像素的傳送電晶體打開的狀態。從而，可能不但支持稀疏模式(如在現有技術中使用的1/2、1/3和1/4稀疏模式)而且支持複雜稀疏模式，在稀疏模式中解碼器的地址單調增加，在複雜稀疏模式中，在重複地址的增加和減少的同時執行讀出操作。此外，根據該實施例的CMOS圖像傳感器不特別限制。然而，可能採用例如裝配有列並行模擬-數字轉換器件(下文中簡稱為ADC (模擬數字轉換器))的CMOS圖像傳感器。具有上述效果的固態成像器件可以用作數字相機或攝像機的成像器件。<4.第四實施例〉圖19是圖示使用根據本公開的第四實施例的固態成像器件的相機系統的示例性配置的圖。如圖19所示，相機系統200包括成像器件210，根據各實施例的CMOS圖像傳感器 (固態成像器件)100可應用於該成像器件210。相機系統200還包括將入射光引導到成像器件210的像素區域(以在成像器件 210的像素區域上形成被攝體圖像)的光學系統，例如，在成像表面上形成入射光(圖像光)的圖像的透鏡220。相機系統200還包括驅動成像器件210的驅動電路(DRV) 230和處理成像器件210 的輸出信號的信號處理電路(PRC)240。驅動電路230包括時序發生器(未示出)，其產生用於驅動成像器件210中的電路的各種時序信號(包括開始脈衝和時鐘脈衝)。驅動電路230通過使用預定時序信號驅動成像器件210。此外，信號處理電路240對成像器件210的輸出信號執行預定信號處理。由信號處理電路240處理的圖像信號記錄在如存儲器的記錄介質中。記錄在記錄介質上的圖像信息通過使用印表機等形成為硬拷貝。此外，由信號處理電路240處理的圖像信號還在由液晶顯示器等形成的監視器上形成為視頻圖像。如上所述，在如數字靜態相機的圖像捕獲裝置中，通過併入上述CMOS圖像傳感器 (固態成像器件)100作為成像器件210，可能以低功耗實現高精度相機系統。本申請包含涉及於2010年7月9日向日本專利局提交的日本優先權專利申請JP 2010-157337中公開的主題，在此通過引用併入其全部內容。本領域技術人員應當理解，依賴於設計需求和其他因素可以出現各種修改、組合、 子組合和更改，只要它們在權利要求或其等效物的範圍內。
權利要求
1.一種固態成像器件，包括像素部分，其中以矩陣形狀安排多個像素，所述多個像素包括將光信號轉換為電信號並且根據曝光時段累積電信號的光電轉換器件；以及像素驅動部分，其包括行選擇電路，所述行選擇電路控制像素的操作以便執行像素部分的電子快門操作和讀出，其中行選擇電路具有根據地址和控制信號選擇讀出行和快門行的功能，從所述讀出行讀出信號，並且通過放電在光電轉換器件中累積的電荷在所述快門行上執行重置，並且行選擇電路能夠根據地址和控制信號在選擇的行的像素中至少設置讀出狀態、放電狀態、電子快門狀態和充電狀態，在所述放電狀態中放電比重置更少量的光電轉換器件中累積的電荷，在所述充電狀態中在光電轉換器件中累積電荷。
2.如權利要求1所述的固態成像器件，其中行選擇電路使得讀出行從讀出狀態轉變為放電狀態，並且使得電子快門行從電子快門狀態轉變為充電狀態。
3.如權利要求1所述的固態成像器件，其中行選擇電路控制像素訪問的操作順序，使得以讀出狀態、放電狀態、電子快門狀態和充電狀態的順序進行轉變，並且進行轉變回到讀出狀態。
4.如權利要求1所述的固態成像器件， 其中行選擇電路能夠設置預快門狀態。
5.如權利要求1所述的固態成像器件， 其中每個像素包括輸出節點，光電轉換器件，其將光信號轉換為電信號，並且累積信號電荷，以及傳送電晶體，其響應於施加到其柵極的傳送控制信號電平，設置在導通狀態、不導通狀態、或作為導通狀態和不導通狀態之間的中間狀態的中間導通狀態，並且在導通狀態和中間導通狀態中將光電轉換器件的電荷傳送到輸出節點，並且在讀出狀態和快門狀態中，行選擇電路設置傳送控制信號為第一電平電壓或第二電平電壓，通過第一電平電壓將傳送電晶體置於導通狀態，通過第二電平電壓將傳送電晶體置於不導通狀態，以及在放電狀態中，行選擇電路設置傳送控制信號為第一電平電壓和第二電平電壓之間的中間電壓，使得傳送電晶體置於中間導通狀態。
6.如權利要求1所述的固態成像器件，其中行選擇電路以步進方式控制充電狀態，使得狀態從其中累積電荷量小的狀態改變為其中累積電荷量大的狀態。
7.如權利要求6所述的固態成像器件， 其中每個像素包括輸出節點光電轉換器件，其將光信號轉換為電信號，並且累積信號電荷，以及傳送電晶體，其響應於施加到其柵極的傳送控制信號電平，設置在導通狀態、不導通狀態、或作為導通狀態和不導通狀態之間的中間狀態的中間導通狀態，並且在導通狀態和中間導通狀態中將光電轉換器件的電荷傳送到輸出節點，行選擇電路能夠以步進方式設置第一充電狀態和第二充電狀態，第一充電狀態中累積電荷量小，第二充電狀態中累積電荷量大於第一充電狀態的累積電荷量，以及在第一充電狀態中，行選擇電路設置傳送控制信號為第一電平電壓和第二電平電壓之間的中間電壓，通過第一電平電壓將傳送電晶體置於導通狀態，通過第二電平電壓將傳送電晶體置於不導通狀態，以及在第二充電狀態中，行選擇電路設置傳送控制信號為第二電平電壓，通過第二電平電壓將傳送電晶體置於不導通狀態。
8.如權利要求1所述的固態成像器件， 其中行選擇電路至少具有第一鎖存器，其響應於地址信號和第一設置控制信號保持數據，並且響應於地址信號和第一重置控制信號移除保持的數據，以及第二鎖存器，其響應於地址信號和第二設置控制信號保持數據，並且至少響應於地址信號和第二重置控制信號中的第二重置控制信號移除數據，行選擇電路能夠通過第一鎖存器和第二鎖存器的保持和移除狀態的組合，至少設置讀出狀態、放電狀態、電子快門狀態和充電狀態，以及行選擇電路具有提供在第一鎖存器和第二鎖存器的輸出側的邏輯運算電路，其與第一鎖存器和第二鎖存器的輸出狀態中的至少三個狀態兼容。
9.如權利要求8所述的固態成像器件，其中三個狀態包括讀出狀態、放電狀態和電子快門狀態。
10.如權利要求8所述的固態成像器件，其中行選擇電路能夠為每個單元陣列設置四個或更多狀態，像素控制操作不依賴於所述四個或更多狀態，並且所述四個或更多狀態至少包括讀出狀態、放電狀態、電子快門狀態和充電狀態，以及行選擇電路具有將在之前的水平掃描時段期間設為讀出狀態的單元陣列設為放電狀態的存儲器控制時段，將在之前的水平掃描時段期間設為電子快門狀態的單元陣列設為充電狀態的存儲器控制時段，以及執行到讀出狀態和電子快門狀態的各個設置的存儲器控制時段。
11.如權利要求1所述的固態成像器件， 其中行選擇電路至少具有一個或多個第一鎖存器，其響應於地址信號和第一設置控制信號保持數據，並且響應於地址信號和第一重置控制信號移除保持的數據，以及第二鎖存器，其響應於地址信號和第二設置控制信號保持數據，並且響應於第二重置控制信號移除數據，行選擇電路能夠通過第一鎖存器和第二鎖存器的保持和移除狀態的組合，至少設置讀出狀態、放電狀態、電子快門狀態和充電狀態，以及行選擇電路具有提供在第一鎖存器和第二鎖存器的輸出側的邏輯運算電路，其與第一鎖存器和第二鎖存器的輸出狀態中的至少三個狀態兼容。
12.如權利要求11所述的固態成像器件，其中三個狀態包括讀出狀態、放電狀態和電子快門狀態。
13.如權利要求11所述的固態成像器件，其中行選擇電路能夠為每個單元陣列設置四個或更多狀態，像素控制操作不依賴於所述四個或更多狀態，並且所述四個或更多狀態至少包括讀出狀態、放電狀態、電子快門狀態和充電狀態，以及行選擇電路具有同時並行設置通過其將在之前水平掃描時段期間設為讀出狀態的V選擇電路的單元陣列設為放電狀態的鎖存器控制、以及通過其將在之前水平掃描時段期間設為電子快門狀態的單元陣列設為充電狀態的鎖存器控制的兩個狀態轉變的存儲器控制時段， 執行到讀出狀態和電子快門狀態的各個設置的存儲器控制時段。
14.一種相機系統，包括 固態成像器件；光學系統，其在固態成像器件上形成被攝體圖像；以及信號處理電路，其處理固態成像器件的輸出圖像信號， 其中固態成像器件包括像素部分，其中以矩陣形狀安排多個像素，所述多個像素包括將光信號轉換為電信號並且根據曝光時段累積電信號的光電轉換器件；以及像素驅動部分，其包括行選擇電路，所述行選擇電路控制像素的操作以便執行像素部分的電子快門操作和讀出，行選擇電路具有根據地址和控制信號選擇讀出行和快門行的功能，從所述讀出行讀出信號，並且通過放電在光電轉換器件中累積的電荷在所述快門行上執行重置，並且行選擇電路能夠根據地址和控制信號在選擇的行的像素中至少設置讀出狀態、放電狀態、電子快門狀態和充電狀態，在所述放電狀態中放電比重置更少量的光電轉換器件中累積的電荷，在所述充電狀態中在光電轉換器件中累積電荷。
全文摘要
一種固態成像器件，包括像素部分，其中以矩陣安排多個像素；以及像素驅動部分，其包括行選擇電路，所述行選擇電路控制像素以便執行電子快門操作和像素部分的讀出。行選擇電路具有根據地址和控制信號選擇讀出行和快門行的功能，從所述讀出行讀出信號，並且通過放電在光電轉換器件中累積的電荷在所述快門行上執行重置。行選擇電路能夠根據地址和控制信號在選擇的行的像素中設置至少讀出狀態、放電狀態、電子快門狀態和充電狀態，在所述放電狀態中放電比重置更少量的光電轉換器件中累積的電荷，在所述充電狀態中在光電轉換器件中累積電荷。
文檔編號H04N5/378GK102316286SQ20111019040
公開日2012年1月11日 申請日期2011年7月8日 優先權日2010年7月9日
發明者中世古哲司, 崎岡洋司, 浴良仁, 牧野榮治 申請人:索尼公司