用於頻率合成的方法和設備的製作方法
2023-08-22 13:08:36
專利名稱：用於頻率合成的方法和設備的製作方法
技術領域：
本發明通常涉及頻率合成，更具體而言涉及使用可變延遲元件實現精確的頻率選擇的數字-相位轉換器。
背景技術：
許多設備都需要使用頻率合成器進行操作，這些設備例如是諸如可攜式設備的移動應用。一種這樣的頻率合成器包括具有延遲鎖定環(DLL)的數字-相位轉換器(DPC)。圖1描述了一種現有技術的DPC10配置的框圖，該DPC 10配置是用於產生在期望頻率Fout上的輸出信號82。DPC 10包括固定頻率源20，它用於產生具有Fclk的頻率的時鐘信號22。DPC 10進一步包括延遲鎖定環30，該延遲鎖定環包含主延遲線32、相位檢測器40、電荷泵50和低通濾波器60，它們構成了DLL30的穩定電路，該主延遲線32具有N個可調節的延遲元件D1至DN；多個級聯延遲線70(例如，延遲線DL0至DL(N-1))，每個延遲線包括多個延遲元件(未顯示)；選擇電路80，該選擇電路可以例如是復用器(本文中也被稱為「MUX」)；和數字控制裝置90，該數字控制裝置諸如是例如數字-相位序列發生器(DPS)。
在操作中，延遲線32接收進入輸入端的時鐘信號22，然後在多個輸出端產生一組時延(或相移)的時鐘信號。該時延是由延遲元件D1至DN所產生，這些延遲元件是以級聯方式連接，它們可以是例如反相門、傳輸線路門等等，這取決於期望的DPC實施。而且，通過在延遲線32中輸入的控制信號，例如偏壓Vtune，來控制在延遲線上第一點的信號與延遲線上第二點的信號之間的總時延，該第一點的信號通常是第一延遲元件D1的輸入，該第二點的信號通常是第N個延遲元件DN的輸出。這個總延遲可以是例如時鐘信號22一個周期的波長(即，360度)、時鐘信號22一半周期的半個波長(即，180度)，或者是對於特定應用所需要的任何延遲。理論上，每個延遲元件將在延遲元件的輸出端重複具有時延的輸入波形，該時延等於從延遲元件D1的輸入端至延遲元件DN的輸出端的總延遲，該DN是用延遲元件的總數除盡(即，N)。
每個延遲元件D1-D(N-1)分別具有輸出抽頭T1-T(N-1)，每個輸出抽頭被連接到多個延遲線70的相應延遲線DL的輸入端。此外，抽頭T0被連接在延遲元件D1的輸入端與延遲線DL0的輸入端之間。每個延遲元件D1-D(N-1)延遲時鐘信號22的傳播，並在它相應的輸出抽頭T1-T(N-1)上分別輸出相應的相移時鐘信號。因此，由延遲元件D1-D(N-1)輸出的第N-1個相移時鐘信號和在抽頭T0上輸出的時鐘信號22(即，零時延)，就經過輸出抽頭T1-T(N-1)被提供給級聯延遲線DL1至DL(N-1)的輸入端。
為了確保操作期間的穩定性，DPC 10包括相位檢測器40，該相位檢測器通常被連接用於接收來自源20的時鐘信號22和來自延遲線32的相移時鐘信號，在這個實例中，相移時鐘信號是在延遲元件DN的輸出端的信號。相位檢測器40將時鐘信號22與相移時鐘信號之間的相位差和預定的期望相移進行比較，並將誤差信號輸出到電荷泵，該誤差信號是這個比較結果的函數。
電荷泵50在低通濾波器60上積累(deposit)相應的電荷，該低通濾波器60依次將誤差信號轉換為DLL調諧信號，並將該DLL調諧信號提供給延遲線32，用來調整偏壓Vtune，以這種方式保持在DLL 30的操作期間在相移時鐘信號與時鐘信號22之間的相位關係，即，直到通過延遲線32的總時延是期望的延遲。一旦DLL 30已經穩定，MUX80就在DPS 90的控制下以常規的方式進行操作，每次一個地將一序列(a sequence of)的相移時鐘信號連接到MUX 80的輸出端，以便提供在期望的輸出頻率Fout上的輸出信號82。
通常，使用高速累加器作為DPS 90的核心，該DPS的數字輸入92被用來編程期望的頻率，MUX 80使用該DPS的數字輸出94來選擇對合成輸出時鐘82的期望輸出邊沿的合適延遲路徑。這樣，DPS 10就提供粗略(coarse)時延選擇和精確(fine)時延選擇。粗略延遲是由主延遲線32中的延遲元件來提供，精確延遲是由一陣列優選的無源延遲線70來提供，該無源延遲線70被級聯在每個粗略延遲元件的輸出端的後面。這個實施的最終結果是產生了時鐘邊沿的重複(multiplicity)，這些時鐘邊沿在時間上被延遲理想的超過輸入參考時鐘的1個周期。
這些邊沿時間被認為是基於延遲路徑中每個延遲元件的累積延遲進行量化。通過正確解碼DPS的輸出，就可以將時鐘與除輸入參考時鐘之外的不同頻率進行合成。眾所周知，DPC 10的寄生性能與在DPC10中包含的延遲元件的數量成反相關。因此，為了獲得對某些應用的寄生要求，將需要數千個延遲元件或量化步驟。然而，這就帶來實現的難題。
例如，依賴需要的延遲元件的數量，不可能將所有的延遲元件都集成到單個集成電路上。而且，如果使用了有源的延遲元件方法(approach)，這將消極地影響整體的耗用電流。儘管如此，如果使用了無源的延遲元件(例如，傳輸線)方法，由於不匹配或性能損耗所引起的加載，DPC的性能就很容易受到進程變化(這可以消極地影響單調性)的影響。此外，無源的延遲元件方法並不能移植到未來的IC技術。這是由於為特定的處理所設計的頻率合成器將具有它為該處理而設計的部件，以便使合成器的性能最大化。這就可能需要為每個附加的替換處理來重新設計頻率合成器，以便相應地使這些處理的性能最大化。
因此，就存在對使用很少數量的延遲元件來實現頻率合成的方法和設備的需要，從而獲得與本技術領域中已知的頻率合成器同等的準確度和寄生性能。
現在通過參照附圖僅僅藉助實例來敘述本發明的優選實施例，其中圖1描述了現有技術的數字-相位轉換器的框圖；圖2描述了根據本發明實施例的數字-相位轉換器的框圖；圖3描述了根據本發明實施例的方法的流程圖，該方法用於產生具有期望頻率的合成輸出信號；圖4描述了可變延遲元件的實施例的示意圖，該延遲元件可以應用在圖2的數字-相位轉換器中；圖5描述了根據本發明實施例的時序圖和圖4的可變延遲元件的轉移函數，該時序圖和轉移函數演示了粗略延遲選擇和精確延遲調諧；圖6描述了根據本發明實施例的兩個延遲線和相應的時序圖，它們用於產生執行訓練序列的時間基準；圖7描述了根據本發明實施例的訓練函數，該訓練函數可以被應用於圖5的轉移函數；圖8描述了根據本發明實施例的數字-相位轉換器的框圖，該轉換器包括執行訓練序列的設備；圖9描述了根據本發明實施例的用於執行訓練序列的方法流程圖；圖10描述了根據本發明的其它實施例的數字-相位轉換器的框圖，該轉換器包括用於執行訓練序列的設備；以及圖11描述了根據本發明實施例的一組時序圖，該時序圖演示了「異或」運算的倍頻效果。
具體實施例方式
儘管本發明容許將實施例表現為多種不同的形式，在附圖中顯示了本發明的這些實施例，在本文將詳細地描述特定的實施例，但是應當理解本文公開的內容應被認為是本發明原理的舉例，而不是意味著將本發明局限於所顯示和描述的特定實施例。更進一步，本文使用的術語和詞語並不應當認為是起限制作用，而僅僅是起描述作用。我們還將認識到為了描述的簡單和明確，在附圖中顯示的元件並不需要按照規格來描繪。例如，一些元件的尺寸相對於其它元件被誇大。更進一步，在經過適當考慮的情況下，附圖中重複的參考數字是表示對應的元件。
圖2描述了根據本發明實施例的DPC 200的框圖，該DPC 200用於產生在期望頻率Fout上的合成輸出信號292。DPC 200包括固定頻率源210，它用於提供具有Fclk的頻率的時鐘信號212。DPC 200進一步包括DLL 220，該DLL 220包括具有N個可調整的延遲元件D1至DN的延遲線230，還可以任選地包括穩定電路，該穩定電路理想上具有相位檢測器230、電荷泵250和低通濾波器260；選擇電路270，它可以是例如復用器；控制裝置280，它是合適的處理裝置，它理想上包括數字-相位序列發生器282和數模轉換器(DAC)284；和可變延遲元件290。
在操作中，延遲線230接收進入輸入端的時鐘信號212，然後在多個輸出端產生一組時延時鐘信號。該時延是由延遲元件D1至DN來產生的，這些延遲元件以級聯的方式連接，它們可以是例如反相門、傳輸線路門等等，這取決於期望的DLL 220實施。而且，通過在延遲線220中輸入的控制信號，例如偏壓Vtune，來控制在延遲線上第一點的信號與延遲線上第二點的信號之間的總時延，該第一點的信號通常是第1個延遲元件D1的輸入，該第二點的信號通常是第N個延遲元件DN的輸出。這個總時延可以是例如時鐘信號22的一個周期的波長(即，360度)、時鐘信號22的一半周期的半個波長(即，180度)，或者是對於特殊的應用所需要的任何延遲。理想地，該總時延是時鐘信號的一個周期。而且，理想地，每個延遲元件將在延遲元件的輸出端重複帶有時延的輸入波形，該時延等於從延遲元件D1的輸入至延遲元件DN的輸出的總時延除以延遲元件的總數(即，N)。
延遲元件D1至D(N-1)各自分別具有輸出抽頭T1至T(N-1)，每個輸出抽頭被連接到MUX 270的輸入端。此外，抽頭T0被連接在延遲元件D1的輸入端與MUX 270之間，以便向其提供時鐘信號212。每個延遲元件D1-D(N-1)延遲該時鐘信號212的傳播，並在它相應的輸出抽頭T1-T(N-1)上分別輸出相應的相移時鐘信號。因此，由延遲元件D1-D(N-1)輸出的N-1個相移時鐘信號和在抽頭T0上輸出的時鐘信號212(即，零時延)，就經過輸出抽頭T1-T(N-1)被提供給MUX270的輸入端。在本實施例中，使用抽頭0至N-1作為輸出抽頭。然而，本領域的普通技術人員將認識到，可以替換的使用抽頭1至N作為輸出抽頭，這並沒有脫離本發明的範圍。
相位檢測器240、電荷泵250和低通濾波器260構成了DLL 220的穩定電路，DLL 220的作用是使延遲線230實質穩定為在延遲線上的兩個點之間的預定期望相移。該延遲線理想地被穩定為在期望相移的範圍內，該期望相移對應於在輸出292上可接受的寄生電平，這取決於特定的應用。
因此，相位檢測器240通常被連接成接收來自頻率源210的時鐘信號212和來自延遲線230的相移時鐘信號，在這個實例中，該相移時鐘信號是在延遲元件DN輸出端的信號。相位檢測器240將時鐘信號212與相移時鐘信號之間的相位差和預定的期望相移進行比較，並將誤差信號輸出到電荷泵，該誤差信號是這個比較結果的函數。本領域的普通技術人員將認識到，相位檢測器240可以被配置成將在延遲線上任何兩個點的信號之間的相位差與預定的期望相移進行比較，並輸出相應的誤差信號。電荷泵250在低通濾波器260上積累相應的電荷，該低通濾波器反過來將誤差信號轉換為DLL調諧信號，該DLL調諧信號被提供給延遲線230，用於調整偏壓Vtune，以這種方式來保持在DLL220的操作期間相移時鐘信號與時鐘信號212之間的相位關係，即，直到通過延遲線的總時延實質上是期望的時延。
一旦DLL 220已經穩定，MUX 270在控制裝置280的控制下進行操作，每次一個地將抽頭T0-T(N-1)上的一序列相移時鐘信號連接到MUX 270的輸出端，以便產生粗略合成信號272，該粗略合成信號272包括多個粗略時鐘邊沿，這些時鐘邊沿是基於選擇的相移時鐘信號的序列。可變延遲元件290也在控制裝置280的控制下執行操作，通過修改多個粗略時鐘邊沿的至少一部分的延遲以產生精確合成輸出信號292，從而修改或「精確調諧」這個粗略合成信號，該精確合成輸出信號292具有實質為期望頻率的頻率，也就是在對應DPC 200輸出端上的可接受寄生電平的容差範圍內的頻率，這取決於特定的應用。
圖3描述了根據本發明實施例的方法的流程圖，該方法用於產生具有實質為期望頻率的合成輸出信號。例如，這個方法可以被應用於圖2的DPC 200中。在步驟300，通常，由DPC 200外部的源(諸如是例如，數位訊號處理器，或者在裝載DPC 200的裝置內駐留的其它微控制器)將標識期望Fout的輸入信號287(理想的信號)提供給控制裝置280，並理想地在DPS 282中接收該輸入信號287。例如，可以使用高速累加器作為DPS 282的核心，用於理想地在參考時鐘的每個時鐘邊沿上，一次產生(310)粗略選擇信號286和相應的精確調諧調整信號288。例如，可以基於在查找表中存儲的多個數字字，或者由繁忙(on the fly)的控制裝置計算的多個數字字來產生粗略選擇信號。理想地，基於在存儲裝置中存儲的多個校準值來產生精確調諧調整信號，該存儲裝置可以例如被包含在控制裝置280中，理想地，這些校準值是在下文詳細闡述的訓練序列期間來確定。
粗略選擇信號286被加載到(320)MUX 270中，MUX 270使用該粗略選擇信號來選擇合適的輸出抽頭(340)，T0-T(N-1)中的一個，以便向可變延遲元件290提供粗略合成信號272(即，粗略時鐘邊沿272)。這個粗略時鐘邊沿理想地被選擇成儘可能地接近該輸出合成信號的期望時鐘邊沿。然後，在來自控制裝置280的相應精確調諧調整信號289的控制下，可變延遲元件290精確調諧(330)該粗略時鐘邊沿272，以便產生精確合成輸出信號292(即，理想上實質為期望輸出時鐘邊沿的輸出時鐘邊沿)。然後，該方法繼續為下一個參考時鐘周期(350)，以便產生合成輸出信號292，該合成輸出信號具有代表在實質為期望Fout的頻率上出現的時鐘邊沿的值的序列。因此，每個時鐘邊沿的累積產生了合成時鐘，該合成時鐘可以具有與輸入的參考時鐘頻率不同的頻率。
圖4描述了可變延遲元件400實施例的示意圖，該可變延遲元件可以應用在DPC 200中，即，具有可外部調整的基準控制Vdd的CMOS緩衝器。可變延遲元件400包括多個理想的CMOS電晶體，該CMOS電晶體包括兩個P型電晶體410和420(即，P1和P2)以及四個N型電晶體430、440、450和460(即，N1、N2、N3和N4)，這些電晶體被耦合到圖4中描述的配置中。在這個實施例中，信號272提供電壓值，該電壓值被提供給在Vin的可變延遲元件。精確調諧調整信號289同樣提供電壓，該電壓被提供給在VTune的可變延遲元件，所得到的輸出是由在Vout的可變延遲元件產生的電壓並與信號292對應。由於演示的可變延遲元件需要模擬輸入，因此，在圖2中描述的DPC的實施例理想地包括DAC 284，該DAC將來自DPS 282的數字精確調諧調整值288轉換為由可變延遲元件使用的模擬信號289。
本領域的普通技術人員將認識到，可變延遲元件400是示例性的，也可以實現圖2中使用的可變延遲元件的附加實施例。例如，在不使用DAC的其它實施例中，在可變延遲元件中可以包括合適的電路，該電路能將數字精確調諧調整值轉換為精確調諧調整信號。
圖5描述了產生合適的粗略選擇信號和精確調諧信號的DPS的過程，用於產生期望的邊沿時間。圖5中顯示了典型的可變延遲元件(例如，可變延遲元件400)的轉移函數500，並且通過在延遲線230中4個連續的延遲元件，波形510、520、530和540代表在變化的數量中延遲的時鐘信號。在輸入基準時鐘信號212的每個時鐘周期上，DPS將產生粗略選擇信號，該粗略選擇信號就使MUX 270選擇一個抽頭輸出，該抽頭輸出將產生在MUX輸出端上的粗略時鐘邊沿272，該粗略時鐘邊沿理想上非常接近於期望的輸出時鐘邊沿(例如，來自相移時鐘信號510或520的時鐘邊沿)。
DPS將同時確定精確調諧調整值288，這個數字值將通過DAC過程被轉換為模擬信號，可變延遲元件將使用該DAC過程來延遲粗略時鐘邊沿，以便該粗略時鐘邊沿能夠儘可能地接近如圖5中指示的期望時鐘邊沿。DAC過程的主要優點是增加了延遲量化電平的能力。更具體來說，通過增加在DAC中位的數量，就可以獲得更精確的延遲量化電平。
在任何的數字-模擬轉換過程中，都存在非線性。注意到在圖4中描述了可變延遲元件的非線性延遲轉移函數500。這個轉移函數在調諧電壓的寬量程上典型的是非線性。這種非線性將導致寄生性能的減少。為了提高寄生性能，就必須提供一種測量非線性並對非線性進行補償的方法。本文將這種方法或過程稱為訓練(training)。
任何訓練系統的主幹是準確的基準。例如，在上面論述的本發明實施例中，就需要準確的時間基準，這是由於描述的可變延遲元件的轉移函數500被表示為電壓與時間的關係曲線，該可變延遲元件需要訓練。例如，使用具有不同數量的延遲元件的第二DLL，就可以建立準確的時間基準，其中在所有這些延遲元件上的總延遲理想上是與第一DLL相同的總延遲。第二DLL理想上是作為上述參考圖2的DLL 220的函數，該第二DLL將理想地包括在上面詳細描述的穩定電路(包括相位檢測器、電荷泵和低通濾波器)，它可以具有比DLL 220更多或更少的延遲元件，這取決於實施。
圖6描述了如何建立合適的時間參考，用於執行在例如圖2中描述的DPC 200中的訓練函數。圖6中顯示了具有N個延遲元件(例如，延遲線230)的N個抽頭DLL延遲鏈路600，以及具有N+1個延遲元件(例如，第二延遲線)的N+1個抽頭DLL延遲鏈路610。還描述了與延遲線600對應的時序圖620，該時序圖具有來自延遲線600上的N個延遲元件中的兩個延遲元件的示例性輸出邊沿622和624。進一步描述了與延遲線610對應的時序圖630，該時序圖具有來自延遲線610上的N+1個延遲元件中的兩個延遲元件的示例性輸出邊沿632和634。
在這種實施中，在延遲線610中每個元件的延遲將略微變小。因此，如果延遲線600具有N個延遲元件，延遲線610具有N+1個延遲元件，那麼差分延遲就變成1/N(即，在輸出邊沿632與622之間的時差)，2/N(即，在輸出邊沿634與624之間的時差)，...，(N-1)/N，這正如圖6中的進一步描述。這樣，使用具有不同數量的延遲元件的兩個DLL的目的就是為了建立「標尺」或參考，該「標尺」或參考可以用來校準DPC。
更具體來說，在一個實施例中，可以使用每個差分延遲來細分可變延遲元件400的非線性延遲轉移函數500，並使用如圖7中顯示的線性近似技術來訓練該DPC。可以使用與鎖定DLL中使用的處理相似的處理來完成訓練。例如，通過選擇來自N抽頭DLL的輸出，將它饋送到可變延遲元件，並將它的輸出與來自N+1抽頭DLL的輸出進行比較，就可以調諧可變延遲元件，以便可變延遲元件使這兩個邊沿重合。當這兩個邊沿重合時，對於圖7的延遲轉移函數曲線500上的一個點，已經訓練了系統。
這個過程理想地被重複多次，重複的次數等於在第一延遲線中延遲元件的數量(例如，在圖6中所描述的實施中是N次)，用於產生在轉移函數曲線500上的多個校準點。在任何時間都可以執行訓練，例如在需要訓練的裝置第一次加電時。在其它實施例中，裝置可以基於算法或基於特定的參數來執行訓練函數，所提供的特定參數可能導致整個系統性能的降低。這些參數可以包括例如增加的操作溫度、減少的操作電壓、新的期望輸出頻率等。
換句話說，使用這個第二DLL的訓練包含調諧在多個點上的可變延遲元件的靜態電流，以使來自可變延遲元件的初始延遲(由來自延遲線610的抽頭輸出所引起的)補償來自延遲線610的相應抽頭輸出的信號偏移延遲。一旦完成了訓練，就確定了在轉移函數曲線上的一組校準點，並可以計算和理想地存儲例如數字字的相應校準值。而且，基於該DAC過程可允許的校準值的數量(例如，基於在DAC中位的數量)，可以使用內插法，採用至少兩個校準值來計算附加的校準值，從而進一步減少系統的整體相位誤差(相應地提高了寄生性能)。
使用第二DLL方法來訓練可變延遲元件的一個優點是可以在與DPC相同的裝置中容易和相對廉價地結合用於訓練的設備，該裝置例如是通信裝置。這就消除了使用大型和昂貴的校準裝置的需要，該校準裝置是在包含DPC的裝置的外部，當必須或期望採用例如上述的方式時，就可以執行校準或訓練。圖8描述了DPC 800的框圖，該DPC 800實際上是包含訓練裝置的圖2的DPC 200。因此，在圖8中同樣相應地標記了與圖2中的元件相同的元件。DPC 800包括具有延遲線(未顯示)的DLL 220，該延遲線具有N個延遲元件；粗略延遲選擇器(或復用器)270；控制設備280，它優選為包含DPS 282和DAC 284；和可變延遲元件290。DPC 800的這些元件具有與上面參考圖2詳細描述的元件相同的功能，為了簡明起見，這裡將不再重複。DPC 800進一步包括訓練設備，該訓練設備理想地包括具有延遲線(未顯示)的DLL 810，該延遲線具有N+1個延遲元件，這些延遲元件與DLL 220的結構和功能相同，但是具有不同數量的延遲元件；粗略延遲選擇器(或復用器)820，它與粗略延遲選擇器270的結構和功能相同；和相位檢測器830。
相應地，DLL 220和DLL 810都優選地被固定為在每個延遲線的第一延遲元件中輸入的參考時鐘信號(未顯示)的一個周期。DLL 220和DLL 810還理想地包括附加元件(例如，相位檢測器、電荷泵和低通濾波器)，這些附加元件包括如上面參考圖2所描述的穩定電路，以便確保在操作期間相應DLL的穩定性，但在圖8中並沒有顯示該穩定電路。此外，正如上面參照圖2的描述，DLL 220理想地包括N個輸出抽頭(例如，從D1的輸入至DN的輸入)，以便將N個相移時鐘信號提供給粗略延遲選擇器270的輸入端。同樣地，DLL 810理想地包括N+1個輸出抽頭(例如，從D1的輸入至D(N+1)的輸入)，以便將N+1個相移時鐘信號提供給粗略延遲選擇器820的輸入端。而且，DLL220和DLL 810理想上被鎖定為相同的總時延，例如，時鐘信號的一個周期。
從圖8中可以看到，具有訓練設備的DPC 800具有兩個DLL，每個DLL被耦合到它自身的復用器。每個復用器270和820是由控制裝置280來控制，在這個實施例中是由DPS 282來控制。而且，在實施訓練的本發明的這個實施例中，序列發生器282執行兩種功能。當DPC800產生具有實質為期望頻率的合成信號292時，它執行數字-相位序列發生器的功能。當DPC執行訓練功能來校準自身時，它還用作訓練序列發生器(理想上，當不產生合成信號292時)。在訓練期間，序列發生器292執行一序列的步驟(理論上是預定的)，用以將初始輸入提供給每個復用器270和820，用於產生第一差分延遲；等待相位檢測器指示「鎖定」狀態，其中差分延遲實質上是0；並將後續的輸入提供給每個復用器270和820，用於產生後續的延遲，直到對每種可能的差分延遲來說，已經優選地校準了可變延遲元件290。
圖9是描述根據本發明實施例的使用訓練序列來訓練DPC(例如DPC 800)的方法流程圖。在訓練期間，序列發生器282產生(910)選擇信號286和選擇信號285，該選擇信號286對應DLL 220的抽頭輸出，該選擇信號285對應DLL 810的抽頭輸出。優選地，初始選擇信號286對應來自DLL 220的D1輸出的輸出抽頭，初始選擇信號285對應來自DLL 810的D1輸出的輸出抽頭。在步驟920，MUX 270接收到選擇信號286，並基於這個選擇信號來選擇相應的輸出抽頭，並將相應的相移時鐘信號272輸出到可變延遲元件290。同樣地，MUX 820接收到選擇信號285，並基於這個選擇信號來選擇相應的輸出抽頭，並將相應的相移時鐘信號822(即，本文也稱為校準信號)輸出到相位檢測器830。
相位檢測器830將來自可變延遲元件290輸出端的信號292的相位與校準信號822的相位進行比較，並輸出相位誤差信號832，該誤差信號指示在這兩個相位之間的差異，即相位差或差分延遲。在步驟930，基於這個相位誤差信號，DPS產生數字差分值，DAC 284將這個數字差分值轉換為模擬差分(analog)信號289，針對校準信號822的相位，可變延遲元件290使用這個模擬差分值來修改信號292的相位。可變延遲元件290繼續修改信號292的相位，直到相位檢測器產生相位誤差信號832，該相位誤差信號指示該可變延遲元件已經使兩個相位實質重合，並且實質上沒有相位差(940)，也就是可變延遲元件已被調諧。
零相位差的這個點進一步對應於在可變延遲元件290的轉移函數曲線上的校準點。而且，控制裝置可以使用這個校準點來計算(950)校準值，該校準值理想上是與精確調諧調整信號對應的數字字，需要這個精確調諧調整信號使信號292的相位與校準信號822的相位相同。校準值可以被存儲(950)在諸如是例如隨機訪問存儲器等的存儲裝置中。例如，存儲裝置840可以任選地包含在控制裝置280中，該控制裝置理想上被耦合到DPS 282或合併為DPS 282的一部分。
然後，序列發生器產生與下一個差分延遲對應的下一個選擇信號，對於這個差分延遲來校準可變延遲元件。重複該過程，直到對每個可能的差分延遲理想地校準了可變延遲元件(960、970)，以便產生該延遲元件的轉移函數曲線，該轉移函數曲線具有N個校準點。基於這些校準點中的每個校準點，就可以產生校準值，這些校準點可以同樣被存儲在存儲裝置840中。控制裝置280可以進一步執行內插法或算法，例如線性內插法、二次內插法等，以便從至少兩個已經確定的校準值中計算附加的校準值。這些內插的校準值理想上也被存儲在存儲器中。
如上所述，DPC的寄生性能與基於DAC的位數量的可校準值的數量有關。這樣，通過使用在圖8中描述的本發明實施例的結構，使用8位DAC和32個抽頭DLL，這將產生32*28(或8192)種可能的延遲組合，就可以超過80dB寄生性能。10位DAC和32個抽頭DLL將產生32*210(或32768)種可能的延遲組合，這將對應於優於92dB的寄生性能。
本發明的其它實施例是頻率乘法器。通過使用對應DAC的附加可變延遲元件，以及一些組合的邏輯電路，就可以實現DPC的其它實施例，部分地基於增加的附加可變延遲元件的數量，該DPC就可以合成具有比參考時鐘信號的頻率更高的頻率的信號。圖10描述了根據本發明其它實施例的DPC 1000，該DPC 1000也就是倍頻器。DPC 1000包括DPC 800的所有元件，這些元件以相同的標記來標識。因此，DPC1000包括具有延遲線(未顯示)的DLL 220，該延遲線具有N個延遲元件；粗略延遲選擇器(或復用器)270；控制設備280，它優選地包含DPS 282和DAC 284；可變延遲元件290；和訓練設備，該訓練設備理想上包括具有延遲線(未顯示)的DLL 810，該延遲線具有N+1個延遲元件；粗略延遲選擇器(或復用器)820，相位檢測器830，和存儲裝置840。DPC 1000的這些元件具有與如上面參照圖8詳細描述的元件相同的功能，為了簡明起見，這裡將不再重複。
為了實現附加的倍頻功能，DPC 1000還包括第二可變延遲元件1020，它理想上與可變延遲元件290相同；第二DAC 1010，它被耦合在DPS 282與可變延遲元件1020的輸入端之間；和邏輯裝置1030，它被耦合到可變延遲元件290和1020的輸出端。在這個實施例中，邏輯裝置1030是「異或」(XOR)邏輯裝置，但本領域的普通技術人員將理解，該邏輯裝置1030可以是需要將可變延遲元件的輸出信號進行組合的任何合適的邏輯裝置，用於產生實質具有期望輸出頻率的合成信號。附加的可變延遲元件還可以被耦合到如圖10中的虛線所描述的訓練設備，以便當需要時就可以對它進行校準。還可以在存儲器840中存儲可變延遲元件1020的相應一組校準值。可替換地，DPC可以使用為可變延遲元件290存儲的校準值，產生對可變延遲元件1020的精確調諧調整信號。
在操作中，DPS 282產生第二粗略選擇信號1020，該粗略選擇信號使粗略延遲選擇器270選擇相移時鐘信號的相應第二序列，並將相應的第二粗略合成信號274輸出到可變延遲元件1020。DPS 282還產生數字精確調諧調整值281，DAC 1010將這個數字精確調諧調整值轉換為模擬精確調諧調整信號283。然後，可變延遲元件1020將信號274修改為信號283的函數，用於產生第二合成信號1022。然後，使用XOR1030對信號292和1020進行組合，用於產生實質具有期望頻率的組合輸出合成信號1 032。可變延遲元件290和1020各自的輸出292和1022的這個XOR函數產生輸出1032，該輸出1032指示了在這兩個信號的狀態中的差異。如圖11中的描述，這產生對可變延遲元件290的每個輸出脈衝的兩個輸出脈衝，實質上使輸出頻率加倍和使DPC 1000的操作範圍加倍。
在圖10中顯示了僅僅一個附加的可變延遲元件和一個附加的DAC，使DPC的頻率輸出範圍加倍。本領域的普通技術人員將認識到，採用類似於參照圖10所描述的方式，可以在DPC中包含附加的可變延遲元件和相應的DAC，從而進一步增加DPC的頻率輸出範圍。所增加的範圍程度與所使用的附加元件的數量成正比。
儘管本發明已經結合特定的實施例進行了描述，但本領域的普通技術人員將很容易得到附加的優點和修改。因此，在本發明廣義的方面，本發明並不局限於所顯示和描述的特定說明、典型的設備和描述的實例。根據前面的敘述，本領域的普通技術人員將很明顯得到各種替換、修改和改變。因此，應當認識到本發明並不受前面敘述的限制，而是包含根據後附權利要求書的精神和範圍的所有這種替換、修改和改變。
權利要求
1.一種數字-相位轉換器(DPC)，包括頻率源，它用於提供具有第一頻率的時鐘信號；至少第一延遲鎖定環，它被配置為接收時鐘信號，用於產生第一多個相移時鐘信號，每個相移時鐘信號實質具有第一頻率，並且關於時鐘信號和在第一多個中的其它相移時鐘信號在相位上發生偏移；控制裝置，它被耦合到頻率源，並被配置用於接收輸入信號，該輸入信號標識合成信號的期望頻率；至少第一選擇電路，它用於接收第一多個相移時鐘信號，並且在控制裝置的控制下，每次一個地選擇在第一多個中的至少一序列的相移時鐘信號，並基於每個序列輸出相應的粗略合成信號；以及至少第一可變延遲元件，它具有被耦合到選擇電路的第一輸入，用於接收相應的粗略合成信號，還具有被耦合到控制裝置的第二輸入，其中控制裝置進一步產生至少一個精確調諧調整信號，由至少第一可變延遲元件使用該至少一個精確調諧調整信號，來修改相應的粗略合成信號，用於在至少第一可變延遲元件的輸出端產生至少第一精確合成信號。
2.如權利要求1的DPC，其中控制裝置包括數字-相位序列發生器(DPS)，它被耦合到第一選擇電路和頻率源；以及至少第一數模轉換器(DAC)，它被耦合在DPS和至少第一可變延遲元件之間，用於接收至少第一數字精確調諧調整值，並將它轉換為至少第一模擬精確調諧調整信號，以便由至少第一可變延遲元件來使用。
3.如權利要求1的DPC，進一步包括訓練設備，它被耦合到至少第一可變延遲元件和控制裝置，用於產生至少一組校準值，控制裝置使用該校準值來產生至少一個精確調諧調整信號；以及存儲裝置，它被包含在控制裝置中，用於存儲至少一組校準值。
4.如權利要求3的DPC，其中第一延遲鎖定環包括第一數量的延遲元件，並且其中訓練設備包括第二延遲鎖定環，它具有第二數量的延遲元件，並被配置為接收時鐘信號，用於產生第二多個相移時鐘信號，每個相移時鐘信號實質具有第一頻率，並且關於時鐘信號和在第二多個中的其它相移時鐘信號在相位上發生偏移；第二選擇電路，它用於接收第二多個相移時鐘信號，並在控制裝置的控制下，在第二選擇電路的輸出端輸出校準信號；以及相位檢測器，它被耦合到至少第一可變延遲元件的輸出端和第二選擇電路的輸出端，用於將至少一個相位誤差信號提供給控制裝置，用於在產生至少一組校準值中使用。
5.一種產生合成信號的方法，包括步驟接收具有第一頻率的時鐘信號；接收輸入信號，該輸入信號標識合成信號的期望頻率；產生至少一個粗略選擇信號，用於從第一多個相移時鐘信號中選擇至少一序列的相移時鐘信號，每個相移時鐘信號實質具有第一頻率，並且關於時鐘信號和在第一多個中的其它相移時鐘信號在相位上發生偏移，並且基於該至少一個序列，進一步輸出至少一個粗略合成信號；以及產生至少第一精確調整信號，用於修改至少一個粗略合成信號，以便產生至少第一精確合成信號。
6.如權利要求5的方法，其中第一精確合成信號實質具有期望頻率。
7.如權利要求5的方法，其中第一和至少第二精確合成信號被組合，用於產生實質具有期望頻率的組合合成信號。
8.如權利要求5的方法，進一步包括步驟當沒有產生至少第一精確合成信號時，執行訓練序列，其中訓練序列包括步驟產生第一選擇信號，用於從第一多個相移時鐘信號中選擇至少一個第一相移時鐘信號，並使用該第一相移時鐘信號產生具有第一相位的輸出信號；產生第二選擇信號，用於從第二多個相移時鐘信號中選擇至少一個第二相移時鐘信號，每個相移時鐘信號實質具有第一頻率，並且關於時鐘信號和在第二多個中的其它相移時鐘信號在相位上發生偏移，並使用該第二相移時鐘信號來產生具有第二相位的校準信號；基於在第一和第二相位之間的差異來產生差分信號，用於修改第一相位，直到第一相位實質與第二相位相同，該差分信號指示校準點；以及產生與每個校準點對應的校準值。
9.如權利要求8的方法，其中每個校準值是與精確調諧調整信號對應的數字值，需要該數字值使第一相位實質與第二相位相同。
10.如權利要求8的方法，進一步包括從至少兩個產生的校準值中計算至少一個附加的校準值，其中使用內插法來計算該至少一個附加的校準值。
全文摘要
一種DPC(200)，包括頻率源(20)；延遲鎖定環(220)，它用於接收時鐘信號，並產生多個相移時鐘信號；控制裝置(280)，它具有DPS(282)和DAC(284)，用於接收標識合成信號的期望頻率的輸入信號；選擇電路(270)，它用於接收多個相移時鐘信號，選擇一序列的相移時鐘信號，並輸出粗略合成信號；可變延遲元件(290)，它具有被耦合到選擇電路的第一輸入，用於接收粗略合成信號，還具有被耦合到控制裝置的第二輸入，用於接收精確調諧調整信號，以便修改該粗略合成信號，從而產生實質上具有期望頻率的合成信號(292)。該DPC進一步包括訓練設備，該訓練設備用於校準DPC。
文檔編號H03B21/00GK101032075SQ200580033298
公開日2007年9月5日 申請日期2005年9月12日 優先權日2004年9月30日
發明者曼紐爾·P·小加巴託, 約瑟夫·A·查拉斯卡, 保羅·H·蓋樂斯 申請人:摩託羅拉公司