用於估計和控制電流變化率引起的電源電壓變化的機制的製作方法

2023-09-11 20:51:15 2

專利名稱：用於估計和控制電流變化率引起的電源電壓變化的機制的製作方法
技術領域：
本發明涉及供電，更具體地說，本發明涉及用於模擬電源電壓響應於集成電路的電流需求而變化的速率的機制。
背景技術：
在過去的25年中，諸如微處理器之類的集成電路的功率消耗已經從不足1瓦增長到了超過100瓦。功率的極大增大是電晶體按比例縮小的結果，這已經導致在以更高的頻率運行的晶片上出現更多的電晶體。在傳統上，已經利用電壓縮放(voltage scaling)來將功率降低到可應付的水平。但是，隨著電源電壓接近1伏，電壓的進一步大幅度減小不可能再提供額外的功率減小。雖然下面的討論將集中於微處理器，但是人們將認識到，任何在高頻下運行並且工作載荷發生變化的集成電路都將面臨類似的問題。
消耗100W的微處理器需要電源、調壓器和能夠供應100W的配電網絡，以及能夠消散所產生的熱的熱解決方案(封裝、散熱器和風扇)。這樣的部件很昂貴，並且不可能期望這些部件隨電晶體尺寸的縮小而按比例增大到更高的功率水平。
除了絕對的功率水平以外，功率水平的變化也存在問題。具體地，與功率水平的快速變化相關聯的電流波動可能導致器件所經歷的電壓超出規定範圍。在1.0V下運行的100W的理想微處理器吸取(draw)100A。為了保證正常的電路運行，調壓器和配電網絡必須將電源電壓保持在±5％之中。這意味著不論微處理器(或者它正在運行的軟體)做什麼，也僅僅可以允許100mV的峰至峰波動。理想的配電網絡具有足夠的電容以及足夠小的電感和電阻，以將電源電壓保持在100mV之中，即使微處理器的電源電流可能在數納秒之內發生急劇地變化。在感應係數定義之後，此後面的一個問題被稱為是di/dt問題，V＝L·di/dt。V是值為L的感應器當經歷di/dt的電流變化時其兩端的電壓。實際的配電網絡目前還不能提供這些理想的特性。
隨著在微處理器設計中採用類似時鐘門控的電源管理技術，減輕di/dt對電壓水平的影響變得越來越困難。例如，諸如浮點執行單元之類的高功耗單元可以裝配這樣的電路，其中所述電路在該單元工作時開啟時鐘，而在該單元不工作時關斷時鐘。可以利用極精細的間隔尺寸—逐單元和逐流水線階段(pipestage)來實現時鐘門控，這導致大量的時鐘門控信號。雖然這樣的技術使不工作的單元中的功率消耗最小化，但是其導致依賴於正在運行的軟體的總功率水平的大幅度變化。
本發明就是解決與輸電網絡相關的這些問題和其他問題。


參考下面的附圖將可以理解本發明，其中相同的元件由相同的數字表示。這些附圖用來說明本發明經選擇的實施例，並不意於限制本發明的範圍。
圖1是表示適用於處理器的配電網絡的電學模型的電路圖。
圖2表示圖1的配電網絡的階躍響應和脈衝響應。
圖3是表示根據本發明的用於仿真集成電路中的電壓變化的方法的一個實施例的流程圖。
圖4是圖3中示出的方法的示意性表示。
圖5表示用於執行一批代碼的處理器的功率仿真器在約2000個時鐘周期內的輸出。
圖6表示如根據本發明使用仿真器所確定的，在相同的間隔內在圖5中所仿真的處理器的電源電壓。
圖7是表示使用di/dt控制機制的計算機系統的一個實施例的框圖。
圖8A是根據本發明的di/dt控制器的一個實施例的框圖。
圖8B-8E是圖8A的電流至電壓計算單元的各種實施例的框圖。
圖9表示在圖8A的電流控制單元的控制下運行時，圖7的處理器的輸出功率的仿真。
圖10表示在相同的間隔內在圖8A中所仿真的處理器的電源電壓的變化。
圖11表示使用縮短的卷積間隔所確定的電源電壓變化與功率的關係的仿真。
圖12表示使用縮短的卷積間隔所確定的電源電壓變化與性能的關係的仿真。
具體實施例方式
諸如SimpleScalar或者SMTSIM之類的微體系結構仿真器包括微處理器的流水線和控制邏輯的模型，以及用於仿真通過微處理器的流水線的指令流的體系結構仿真器。仿真器確定需要多少個時鐘周期來執行給定的基準檢測程序(benchmark)，並且產生關於諸如流水線延誤、高速緩存未命中、誤預測分支等之類的事件的統計。這樣的仿真器是公知的並且在文獻中進行了大量討論。例如參見D.Burger和T.M.Austin的「TheSimpleScalar Toolset，Version 2.0」，Computer Architecture News，Vol 25，No.3 June 1997，第13-25頁，或者D.M.Tullsen的「Simulation andModeling of a Simultaneous Multithreading Processor」，22ndAnnualComputer Measurement Group Conference，1996年12月。
這些仿真器和其他的仿真器可以被擴充來估計功率消耗，包括時鐘門控的作用。例如，在每一個時鐘間隔，仿真器可以確定哪些單元和流水階段是工作的。通過將單元/流水線階段(「塊」)開啟時的工作功率和關斷時的空閒功率相加，仿真器可以計算出這個時鐘周期期間總的功率消耗。每一個塊的工作和空閒功率可以以低電平電路仿真、電路設計者提供的估計、基於實際電路的測量等為基礎。
根據本發明的一個實施例，利用用於處理器的配電網絡的電學模型並結合適當的分配網絡響應函數，由功率仿真器的輸出來模擬輸送給這個處理器的電源電壓。
圖1示出了用於高性能微處理器的配電網絡100的電學模型。該模型包括分別位於管芯上、封裝中和調壓器中的去耦電容器110(a)-110(c)。還示出了與封裝、插槽、印刷電路板和調壓器中的器件相關聯的寄生電感120(a)-120(d)和電阻130(a)-130(d)。微處理器被模擬成可變電流槽140，調壓器的餘部被模擬成理想電壓源150。選擇部件的值以代表被模擬的特定系統的部件的值。在D.J.Herrell，B.beker的「Modeling of Power Distribution Systems for High-Performance Microprocessors」，IEEE Transactions on Advance Packaging，Vol.22，Issue 3，1999年8月，第240-248頁中討論了這樣的模型的構造。
圖2表示配電網絡100對於施加25A的電流階躍(沒有示出)的仿真響應。持續不變的25A的電流增加被施加到配電網絡100，並模擬了由微處理器所經歷的電源電壓的響應(階躍響應210)。例如，可以通過在網絡100上運行Spice或者類似的仿真來確定階躍響應210。
圖2中的水平軸被分成時間間隔序列。所述間隔例如可以與由配電網絡100所驅動的處理器的時鐘周期相對應。對於所公開的仿真，每一個間隔對應於0.3納秒(「ns」)的時鐘周期，以表示時鐘頻率為3.3GHz的處理器的響應。由於配電網絡100的電感和電容，階躍響應210下降並「降幅振蕩(ring)」。其在電流階躍開始之後約30個時鐘周期處達到局部最小值220。在被模擬的間隔內在階躍響應210中可以觀察到兩個指數衰減正弦信號。高頻的貢獻是導致局部最小值220的原因。此貢獻可以歸因於與片上部件110(a)等相關的RLC共振。低頻的貢獻是導致第二局部最小值250的原因。此貢獻可以歸因於與封裝和/或連接器部件110(b)、120(a)、130(a)等相關的RLC共振。如果延長模擬的間隔，則與電源部件相關的更低頻的貢獻可以變得明顯。
在圖2中還示出了脈衝響應230。在此，脈衝響應230表示配電網絡100對持續時間為0.3ns的單次25A脈衝的響應。脈衝響應230與階躍響應210的一階導數成比例。通過取階躍響應210的相鄰信號瞬時值之間的差分可以由階躍響應210計算出脈衝響應230。或者，可以直接通過模擬網絡100對具有25A幅值的0.3ns脈衝的響應來計算。
階躍響應210和脈衝響應230是響應函數的示例，所述響應函數可用於表徵輸電網絡對於電激勵的行為。
本發明的一個實施例提供了一種將處理器所經歷的電壓確定為隨時間而可變化的活動(acitivity)函數的機制。所述活動可以表示為電流波形或者離散的電流脈衝。這些可以由諸如SimpleScalar或者SMTSIM之類的仿真器提供，所述仿真器已經被改善以模擬功率消耗的效應。如在下面所更詳細地討論的，所述活動也可以由正運行的處理器提供。在後一情形中，提供了用於減輕di/dt引起電壓變化的效應的機制。
所公開的機制部分地依賴於這樣的觀測結果，即配電網絡100大致近似為線性網絡。線性系統可用兩個性質來表徵(1)將對系統的輸入(電流階躍或者脈衝幅值)按比例縮放一定的大小會導致輸出按比例縮放；和(2)將兩個輸入的線性組合施加到系統所產生的輸出與由系統單獨地響應每一個輸入所產生的輸出的線性組合(疊加)相同。這種按比例縮放的性質用數學表示為f(c*x)＝c*f(x)，其中c是常數。例如，將圖2中的輸入電流階躍的幅值增大一倍到50A會導致局部最小值220的深度大致增大一倍。疊加可以用數學表示為f(x+y)＝f(x)+f(y)。在圖2的示例中，這意味著分配網絡100對第一電流脈衝和第二電流脈衝的響應可以由分配網絡100對第一電流脈衝的響應和其對一定間隔之後的第二電流脈衝的響應的加和來合理地近似，其中所述間隔表示在第一和第二電流脈衝的施加之間的延遲。
圖3是表示根據本發明的方法300的一個實施例的流程圖，所述方法300用於估計配電網絡對集成電路的活動特性曲線(activity profile)的電壓響應。根據本發明，確定對於系統的活動特性曲線(步驟310)。如上所述，活動特性曲線可以是電流波形、電流脈衝序列或者與之相當的仿真器的輸出。如果正在對處理器進行仿真，可以將仿真器在給定的時間段內響應於特定代碼序列的輸出作為活動特性曲線。例如，可以按上述方式計算出一系列的電流脈衝(每個時鐘周期一個脈衝)，所述電流脈衝表示在一系列的時鐘周期(「間隔」)內處理器的工作單元和不工作單元所吸取的電流。對於實際的處理器，可以通過例如在逐個時鐘周期的基礎上監測其電流消耗來提供活動特性曲線。表示處理器活動特性曲線的電流波形可以被分解成一系列的電流脈衝。在這兩個情形中，由大小(電流脈衝的幅值)和偏移(相對於參考時間的間隔時間)來表徵選定間隔中的活動特性曲線(步驟320)。對於微處理器，選定間隔可以對應於一個或者多個時鐘間隔。在下面的討論中，在選定間隔中的活動特性曲線是指脈衝。
確定包括有例如微處理器的器件的目標配電網絡的脈衝響應(步驟330)。對於方法300的一個實施例，可以對將具有指定大小和持續時間的電流階躍施加到目標網絡進行仿真，並且由仿真的電壓響應確定脈衝響應。或者，可以直接對輸電網絡對電流脈衝響應進行仿真，其中所述電流脈衝具有對應於選定時鐘間隔的持續時間。如果可使用實際系統，則可以直接測量脈衝響應。
利用網絡的脈衝響應和濾波技術，活動特性曲線的電流脈衝隨後被變換為電源網絡的電壓響應(步驟340)。舉例來說，合適的濾波技術包括例如卷積的有限脈衝響應(FIR)濾波和無限脈衝響應(IIR)濾波。
對於一個實施例，根據每一個電流脈衝的幅值和偏移，FIR濾波器縮放並平移(shift)這個電流脈衝，以提供相應的已縮放已平移的脈衝響應。然後將對於在給定的間隔中產生響應的每一個脈衝的已縮放/已平移脈衝響應進行加和，以提供在所述間隔中電源網絡的電壓響應。網絡對於該時間段內脈衝序列的已縮放/已平移響應表示活動脈衝與網絡響應函數的卷積。
對於另一個實施例，為重現脈衝響應的IIR濾波器確定係數。係數被應用於電流脈衝，並遞歸地應用於由電流脈衝所確定的較早的電壓，以指示器件所經歷的電壓特性曲線。
圖4是結合圖3所描述的FIR方法的示意性表示。在示出的示例中，活動特性曲線400包含分別具有幅值A1、A2、A3的電流脈衝410、420、430。電流脈衝410、420、430例如可以表示在連續的若干時鐘周期內由執行代碼序列的處理器所吸取的電流。電流脈衝410、420、430開始於偏移時間T0，T1，T2，…。
為了進行說明，對於例如25A的指定電流幅值的基礎脈衝響應490被表示為8個時間間隔(t0-t7)內的脈衝響應幅值R0-R7的序列。脈衝響應440、450和460分別表示經過了按脈衝410、420、430的幅值(A1、A2、A3，…)縮放和按脈衝410、420、430的偏移(T0，T1，T2，…)平移的基礎脈衝響應490(脈衝響應幅值R0-R7)。在此，Rij表示按電流脈衝幅值Ai縮放後的脈衝響應490的幅值Rj。假設由基礎脈衝響應490表徵的輸電網絡是線性的，則R10＝c·A1·R0，R32＝c·A3·R2，總而言之Rij＝c·Ai·Rj(按比例縮放)。對脈衝響應440、450和460的平移分別反應了其源電流脈衝410、420、430開始的不同時間。在所公開的示例中，T0被作為參考時間。電壓波形470表示在相應間隔t0，t1，t2，…中脈衝響應440、450和460的加和(疊加)。
例如，電壓脈衝V0表示在時間間隔t0處脈衝響應440的幅值(R10)。電壓響應V1表示在時間間隔t1中脈衝響應幅值R11和R20的加和，電壓響應V2表示在時間間隔t2中脈衝響應幅值R12、R21、R30的加和。由偏移T1和T2所指的平移相對於脈衝響應460的幅值R10-R18，分別對齊脈衝響應440的脈衝響應幅值R20-R28和450的脈衝響應幅值R30-R38。
一般來說，在間隔tn處的電壓是對於在tn處具有非零幅值的所有電流脈衝的脈衝響應幅值的加和。如圖4所示出的，如果電流脈衝開始於時間Tk，則電流脈衝對於在間隔tn處的電壓的貢獻與c·Ak·Rn-k成比例。此處，Rn-k是在間隔n-k中脈衝響應490的幅值，其中所述差值反映電流脈衝相對於參考時間T0的起始時間。
在圖5和6中分別示出了對於微處理器的電流仿真和根據本發明從電流仿真得到的電壓響應。圖5表示對由加利福尼亞聖克拉拉的Intel公司的ItaniumTM處理器所消耗的功率的仿真。將一部分Apache網絡伺服器和gzip文件壓縮程序的運行2000個時鐘周期來對處理器進行仿真。電流曲線510示出了程序執行的不同階段，每一個階段用例如每個時鐘周期執行的指令(IPC)的效率和電流水平來表徵。一般來說，其中並行執行更大數量的指令(高IPC)的那些時鐘周期由相應更高的電流消耗來指明，因為處理器中更多的單元被開啟了。相反地，其中並行執行較少指令(低IPC)的時鐘周期使較少的單元被激活，電流消耗相應較低。在進行仿真的間隔內，處理器的電源電流從52A變化到72A。
其中電流水平在較高和較低功率水平之間快速並重複地振蕩的階段520、530、540與代碼循環有關。代碼循環反覆地以較大或者較小的IPC水平執行相同指令。這些階段與階段524、534、544交錯，在所述階段524、534、544中，可以觀察到很少的循環活動，並且電流水平更加隨機地變化。在階段524、534、544中峰至峰電流變化明顯地大於與循環階段520、530、540相關的峰至峰電流變化。在大約時鐘周期1200處開始，存在一個延長的間隔，其中代碼段僅僅包含少量短的循環片斷。在此區域，電流消耗變化很大並且不可預測。
圖6表示與在圖5中所反映的處理器電流消耗相對應的電源電壓變化610的根據本發明的仿真。電壓曲線610近似地反映了在圖5的曲線510中所指明的事件。例如，階段620、630、640分別對應於循環階段520、530、540，在所述循環階段520、530、540中峰至峰電流規則地變化。對於被模擬的代碼序列和處理器，循環階段表徵為相對高的IPC和高的電流消耗。電源電壓水平在階段620、630、640中下降，反映了處理器所消耗的電流增大。時鐘周期900以下的電壓變化相對緩和。但是，過了時鐘周期1152，即功率消耗更加不穩定的時候，電壓的擺幅明顯變大。雖然這些電壓變化仍然落在處理器允許的範圍之中，但是Apache/gzip工作負載不表示較壞情況的di/dt模式。
在曲線610中明顯的電壓變化可能對處理器的運行造成嚴重後果。例如，構成處理器的邏輯電路要求電源電壓處在一定的範圍之中，以可靠地運行。電壓漂移到此範圍之外可能導致處理器中的計算錯誤或者災難性的電路故障。諸如在圖6中示出的仿真允許處理器設計者研究各種功率/性能折衷對處理器電壓的影響。如下面所更詳細討論的，實際系統上的電壓特性曲線的實時確定可以被用來限制電壓漂移的程度。
微處理器的功率傳輸系統通常是針對其可能運行的最壞情況的軟體而設計的。最壞情況的軟體常常是具有極高IPC的程序(針對最大的功率消耗)，或者是在極高IPC和極低IPC之間快速交替的程序(針對最大的di/dt)。這樣的程序被稱為功率病毒，因為它們與正常的應用軟體相比使功率傳輸系統受到了大得多的壓力。如果針對典型功率消耗而不是最壞情況的功率消耗所設計的處理器達到了指定的功率閾值，則時鐘門控允許處理器限制其性能。但是，時鐘門控也放大了di/dt對電壓的影響。
上述方法便於用於處理器和其他指令執行器件的片上功率計算和調控硬體(「電流控制單元」)的開發。除了提供對特定代碼序列可能對處理器的電壓產生怎樣的影響的深入了解之外，這些仿真還允許在矽前(pre-silicon)階段對各種di/dt的減輕方案進行測試。參照實現di/dt控制的處理器設計，可認識到上述仿真所帶來的深入了解的好處。一個這樣的實施例將在下面被更詳細地描述。
圖7是其中實現了di/dt控制的計算機系統700的一個實施例的框圖。作為示例，計算機系統700包括處理器710、主存儲器740、非易失性存儲器750、各種外圍設備760、系統邏輯770以及電源780。系統邏輯770控制數據在處理器710、主存儲器740、非易失性存儲器750和外圍設備760之間傳輸。電源780為處理器710中的邏輯器件提供參考電壓下的功率。計算機系統700用來說明本發明的各種特徵。所示出的具體構造對於實現本發明不是必須的。例如，系統700可以包括多個處理器710或者其他的指令執行器件，並且所示出的各種部件可以被全體或者部分組合或者刪除。諸如個人數字助理(PDA)、智慧型電話等之類的系統可以被認為包括沒有在所公開的實施例中示出的器件和連接。
處理器710包括多個單元724，所述多個單元724形成指令執行流水線720。指令可以從主存儲器740、非易失性存儲器750或者其他的存儲器件(沒有示出)提供給處理器710。處理器710所消耗的電流量由在流水線720中的指令(或者沒有指令)在各種單元724中所產生的活動水平確定。電流控制單元(CCU)730監測選定單元724響應於被處理指令的電流使用，並相應地調節處理器710的活動水平。所示出的系統700包括單個的CCU730。其他的實施例可以使用多個CCU730，其中每個CCU730局部地控制對於一個或者多個單元724的di/dt。
當指令被沿著流水線720執行時，其命令各個單元724執行一個或者多個操作，所述一個或者多個操作合起來實現了所述指令。例如，浮點乘法累加指令(FMAC)可以導致在指明的資源中發生下面的操作浮點寄存器文件讀出三個操作數；FMAC執行單元將其中兩個操作數相乘，並將乘積和第三個操作數相加；異常單元檢查乘積和加和的錯誤；以及如果沒有檢測到錯誤，則退休單元將結果寫入浮點寄存器文件。取決於具體的處理器實施方式，這些資源或者它們的部件可以被分組成一個或者多個單元724，其中當指令被沿著流水線執行時，所述單元724被開啟和關斷。
當其被指令激活時，每一個單元724吸取一定量的電流。對於計算機系統700，電源780提供電流，同時將參考電壓水平保持在指定的範圍中。如果一個或者多個單元724的激活或者去激活引起處理器710所要求的電流發生明顯變化，則CCU730作出響應以減輕所述變化。CCU730的一個實施例利用在上述的仿真中所示出的行為，來減輕di/dt對處理器710所使用的參考電壓的影響。
可以監測選定單元724′的激活/去激活狀態，以提供在給定的時鐘周期中由處理器710所消耗的電流的估計。選定單元724′可以是那些當工作時吸取大電流的單元，因為當它們在工作狀態和不工作狀態之間切換時，這些單元可能產生di/dt的突然變化。CCU730監測在連續的時鐘周期中一個或者多個選定單元724′的狀態，以估計在選定的時間段內所得到的電流或者電壓水平。將估計的水平與一個或者多個閾值進行比較，以確定處理器的活動水平是否應該被調節。例如，如果估計的電壓水平小於第一閾值，則可以減小通過流水線720的指令流。如果估計的電壓水平大於第二閾值，則可以使單元724′保持激活以減小電壓水平的升高，其中如果所估計的電壓水平不滿足大於第二閾值的話，所述單元724′可能被去激活。
CCU730的一個實施例通過跟蹤在n個連續時鐘周期中(採樣周期)選定單元724′的工作/不工作狀態(例如活動狀態＝1/0)來估計由處理器所經歷的電壓水平。如下面所討論的，跟蹤到的狀態可以被加權，以表示處理器710的活動波形或者特性曲線。可以利用適於系統700的輸電網絡的脈衝響應對構成特性曲線的電流脈衝進行分析，以提供處理器所經歷的電壓特性曲線。如果電壓落在指定範圍之外，則CCU730可以改變處理器710的活動水平，以抵消這種預期的變化。
對於CCU730的一個實施例，表示n個電流脈衝中的每一個的幅值的值可以被存儲在一系列的存儲位置中。能夠在每一條目中存儲多位的幅值的值的移位寄存器可以用於此目的。如在下面所更詳細討論的，條目的數量部分地由所使用的濾波算法以及精度來決定，其中所述精度是將確定處理器所經歷的電壓時所用的精度。其中駐有幅值的值的條目表示相應的電流脈衝從取樣窗的起始的偏移。
定期地，例如在每一個時鐘周期，由存儲在移位寄存器的條目中的電流幅值(Ai)來估計處理器所經歷的電壓。對於CCU730的一個實施例，在連續的時鐘周期中使電流幅值順序地從條目0到條目n-1(E0到En-1)逐級通過移位寄存器。移位寄存器的存儲信息於是提供了在一n個時鐘周期的窗上器件的活動水平特性曲線的快照。在給定的時刻，最近的電流脈衝幅值位於E0中，其對處理器所經歷的電壓貢獻與其存儲的幅值值([E0])和在第一間隔中的網絡脈衝響應(R0)成比例的量。類似地，其次最近的脈衝位於條目1中，其對電壓的貢獻與其存儲的幅值值([E1])和在第二間隔中的網絡脈衝響應(R1)成比例。
一般來說，在特定時刻的電壓響應可以估計為V=ci=0n-1EiRi]]>也就是說，利用在相應間隔中的脈衝響應幅值所提供的權重，在每一時鐘周期計算上一個n個時鐘周期的電流幅值的加權和。移位寄存器移位電流脈衝幅值，以提供相對於結合圖4所討論的脈衝響應的偏移。移位寄存器的存儲信息於是提供一個滑動窗口，通過所述滑動窗口，可以估計由處理器所經歷的電壓水平的動態特性曲線。實際上，CCU730的此實施例對所測量到的處理器的活動特性曲線與其輸電網絡的脈衝響應進行卷積，以預測處理器所經歷的電壓水平的變化。卷積是有限脈衝響應(FIR)算法的一個示例。如下面所討論的，也可以實現基於無限脈衝響應(IIR)的電流控制電路。
對於使用CCU730的系統的一個實施例，流水線控制電路(圖8A)調節流水線活動來抵消電壓水平的預期變化，如果其落入可接受的範圍之外的話。脈衝響應可以利用類似於圖2中的供電網絡來進行模擬，其中所述供電網絡具有為反映計算機系統700的電容、電感和電阻性能而設計的部件。或者，可以測量實際系統的脈衝響應。
圖8A是表示CCU730和其與流水線720的選定單元724′的相互作用的一個實施例的框圖。所公開的CCU730的實施例包括門控單元810(1)-810(n)(總稱門控單元810)、監測電路820和限制電路830。每一個門控單元810控制到流水線720中相關單元724′的功率傳輸。例如，門控單元810可以是時鐘門控電路，所述門控電路根據單元724′的服務是否用來執行當前位於單元724′運行於其中的流水線階段中的指令，將時鐘信號耦合或者去耦合到單元724′。在圖8A中還示出了流水線控制電路850，所述流水線控制電路850指示門控單元810哪些單元724′正在為當前正在執行的指令工作。
對於所公開的CCU730實施例，門控單元810將信號提供給監測電路820，以指明其相關的單元724′是否在工作。信號可以是單元724′的活動狀態，其中當單元724′被開啟時，所述信號被斷言，而當單元724′被關斷時，所述信號被解斷言。一般的處理器可以包括10-20個門控單元810，以控制到10-20個單元724′的功率傳輸。可以監測所有單元的電流變化，或者可以監測單元的子集。例如，可以僅僅監測那些消耗大量電流的單元，例如單元724′。如上所述的，可以使用多個CCU730來監測多個單元或者單元組。
監測電路820在取樣窗口上收集來自門控單元810的信號，並基於所收集到的信號估計處理器710所經歷的電壓。所公開的監測電路820實施例包括電流計算單元(ICU)812、電流至電壓計算單元(IVCU)814和閾值比較器單元(TCU)816。如在下面所更詳細討論的，ICU812提供在連續的時鐘周期中所消耗的電流的估計。IVCU814將濾波算法應用於估計電流，以產生由例如處理器710的器件所經歷的電壓的估計。TCU816將估計電壓和一個或者多個閾值進行比較，並且如果比較結果指示，限制電路830調節處理器710的活動水平。
對於所公開的CCU730實施例，ICU812包括加權單元814(1)-814(n)(總稱加權單元814)和加法器822。存在的每一個加權單元814根據由門控單元810所指明的其相關單元724′的活動狀態是不工作的還是工作的，分別將第一值或者第二值提供給加法器822。第一值表示單元724′沒有被激活時所吸取的電流，而第二值表示單元724′被激活時所吸取的電流。加法器822將由加權單元814所提供的值進行加和，並輸出加和作為在每一個連續的時鐘周期中由處理器710的被監測單元724′所吸取的電流脈衝的估計。如果CCU730控制單個單元724′，則可以刪除加法器822和可能的加權單元814。同樣地，如果由被監測單元724′所吸取的電流大致相當，則可以刪除加權單元814。
IVCU814將濾波算法應用於由ICU812所提供的電流脈衝，以產生由處理器710所經歷的電壓的估計，並且TCU816將估計的電壓與一個或者多個閾值進行比較。如果估計的電壓超過所述閾值，則限制電路830調節處理器710的活動水平，以消除這種與閾值的相交(threshold crossing)。
對於監測電路820的一個實施例，落入下限電壓閾值以下的估計電壓值表明處理器710可能正在吸取大於輸電網絡可以提供而同時保持在允許的電壓範圍之中的電流。在這種條件下，限制電路830可以將否則將被激活的一些單元去激活。例如，限制電路830可以使得處理器710中的取指單元(沒有示出)將無操作(NOP)插入流水線720中。NOP是需要激活即使有的話也是很少的單元的基本空白指令。在這樣的條件下，因為當NOP(非生產性指令，unproductive instructions)通過流水線720時，生產性指令(productive instructions)被延遲，所以性能下降。因為NOP激活即使有的話也是很少的單元，所以功率消耗也被降低。
另一方面，當處理器710使用不足並且很少的單元被激活時，估計的電壓可能超出上限電壓閾值。對於這樣的情況，限制電路830可以激活(例如提供驅動電流給)否則將不被當前在流水線720中的指令佔用的單元724′。舉例來說，它可以持續將時鐘信號傳輸至沒有被使用的單元724′，使得儘管沒有相應的指令仍促使它們的電路充電和放電。這增大了處理器710所消耗的功率，其中所述功率超過了當前正在執行的指令所必須的功率。但是，這對處理器的性能沒有直接的影響。
圖8B是適於實現上述加權和電壓估計算法(FIR)的IVCU814的實施例的框圖。還示出了TCU816的實施例。所公開的IVCU814實施例包括n個條目的移位寄存器824，並且加法器826通過n個加權單元850(0)-850(n-1)(總稱加權單元850)接收其輸入信號。移位寄存器824將n個連續時鐘周期的電流幅值(A0-An-1)存儲在其條目中。加權單元850(0)-850(n-1)與相關輸電系統的脈衝響應的相應間隔的幅值成比例地縮放來自移位寄存器824的各個輸入(A0-An-1)。所公開的加法器826實施例實現式1的加權和。也就是說，加法器826將n個活動狀態與包括電源780和處理器710的輸電網絡的脈衝響應進行有效的卷積。
加法器826的輸出表示供電網絡784對於處理器710電流活動水平的估計電壓響應VE。在圖8B中，VE被提供給閾值比較器816的比較器860(a)和860(b)，將其分別與上限閾值和下限閾值進行比較。比較器860(b)確定VE是否下降到下限電壓閾值以下，並且如果VE下降到較低電壓閾值以下，則發信號給限制電路830以減小電流消耗。通過直接關斷時鐘、減小指令的讀取或者發送的速率、或者起動一些其他的電流節約方案都可以降低電流消耗。
比較器860(a)確定VE是否超過了上限電壓閾值，並且發信號給限制電路以增大電流消耗(或者至少將其保持在當前水平)。例如，限制電路可以強迫否則將被時鐘門控關斷的單元工作來增大電流消耗，或者其可以通過防止時鐘門控切斷另外的單元來保持功率消耗。
在上限閾值和下限閾值之間，例如處理器710的器件可以正常運行。根據所要求的控制間隔尺寸、可用的計算資源以及其他因素，可以每個時鐘周期或者每m個時鐘周期進行一次電壓計算、閾值比較和電流調節(如果必要的話)。假定以合適的速率估計VE所需的計算資源可以被容納在處理器管芯上，則電源電壓的實時控制被使能。
圖8C是適於實現IIR或者遞歸濾波器的IVCU814的實施例的框圖。IIR濾波器除了使用輸入信號(例如來自ICU816的電流)之外，還使用先前已計算出的濾波輸出(例如來自加法器826的較早的電壓估計)來確定新的濾波輸出(例如電流電壓估計)。例如在Steven W.Smith的「TheScientists and Engineers Guide to Digital Signal Processing」，CaliforniaTechnical Publishing ISBN 0-966176-3-3(1997)中更詳細地討論了IIR濾波器。一般來說，IIR或者遞歸濾波器將輸入信號和先前已計算出的輸出線性組合來確定輸出，其中先前已計算出的輸出提供遞歸元素。IIR濾波函數可以表示為Rp=i=0pAii+i=0mVibi]]>在此，ao-ap表示應用於p個電流幅值(Ai)的係數，bo-bm表示應用於m個在先電壓估計(Vi)的係數。一般來說，如果上一組p個電流值被跟蹤，則p-1個估計電壓可用於跟蹤，且m＝p-1。可以通過對於輸電網絡的脈衝響應或者階躍響應(圖2)的曲線擬和來確定係數{ai}和{bi}。
所公開的IVCU814』實施例除了包括p個條目的移位寄存器824、加法器826和加權單元850(1)-850(p)之外，還包括第二移位寄存器828和加權單元854(1)-854(p-1)。移位寄存器824存儲p個電流幅值的序列，而移位寄存器828存儲先前的p-1個估計電壓的序列。後者是對於加法器826的反饋，以為IVCU814提供遞歸輸入。
IVCU814』適於針對其中階躍函數210或者脈衝響應230受一個延遲的正弦貢獻所支配的情況，對電流信號進行濾波以提供處理器710所經歷的電壓的估計。針對其中存在多個對於輸電網絡響應的延遲的正弦貢獻的情況，可以使用多個IVCU 814來產生電壓估計。每一個正弦貢獻可以由其自身的係數組{ai}和{bi}來表徵。圖8D示出了一個IVCU814」，其中k個濾波器的結果被並行組合，以提供由處理器710所經歷的電壓的估計。圖8E示出了一個IVCU814」』，其中k個濾波器的結果被串行組合，以提供處理器710所經歷的電壓的估計。兩種構造都可以用於組合對於多個共振源的IIR濾波結果。
如圖8A中所示，CCU730包括反饋迴路，因為強迫單元724′開啟或者關斷的動作影響所計算出的電源電流和電壓。這些反過來又影響CCU730後續的行為。對於IIR濾波器(圖8C-8E)，遞歸部件在IVCU824中提供另外的反饋迴路。
在圖9和圖10中分別示出了CCU730對電流和電源電壓的影響的仿真。與圖5和圖6相比，由CCU730所提供的di/dt控制將明顯的一個時鐘尖峰信號(spike)引入到最大以及最小電流水平上。這些尖峰信號是CCU730響應於落在預定限度之外的計算出的電壓值而強迫時鐘開啟和關斷的結果。儘管存在尖峰信號，但是電源電壓的峰至峰變化還是小於未受控的情形，因為通過設計，CCU730調控了電流，以避免在配電網絡中激勵RLC共振。
利用應用於脈衝響應230(圖2)的整個範圍的FIR算法，仿真圖9和圖10的結果，其中脈衝響應230延續的時鐘周期超過300個。對於CCU730，這相當於使用具有相應尺寸(n＞300)的移位寄存器824、加權單元850和加法器826。即使使用在當今的高性能處理器中可利用的電路密度，實現這樣的監測電路820也是不現實的，其中所述監測電路820能夠在一個時鐘周期或者甚至在數個時鐘周期內將對於300個時鐘周期間隔中的脈衝響應與電流脈衝進行卷積。
仿真結果表明對於提供有用的結果，圖2中的300個時鐘周期間隔是不必要的。例如，在圖2中，脈衝響應230的最大變化，例如局部最大值240出現在電流脈衝開始後的大約25個時鐘周期。這暗示CCU730可以對更短間隔內的電流脈衝和脈衝響應進行卷積，並仍然提供對於輸電網絡的電壓響應的合理近似。如下面所更詳細討論的，可以實現n小至25或者30的監測電路820。
本發明的一個實施例允許針對不同的卷積間隔來仿真性能和電壓穩定性之間的平衡。通過改變在其處CCU730起動di/dt減輕操作的電壓閾值，可以測試到不同的性能水平。例如，如果減小在其處CCU730起動例如插入NOP的活動降低操作的下限電壓閾值，則處理器710在更寬的電壓範圍內以滿工作量持續運行，但要付出使其電路遭受更大的電壓變化的代價。提高在其處CCU730起動活動降低操作的下限電壓閾值，會縮窄處理器710在其中被允許以滿工作量運行的電壓範圍。總的來說，性能下降，但是處理器710經歷更穩定的電源電壓。
圖11表示針對三個不同的間隔用於系統700的輸電網絡的峰至峰電壓變化與性能的關係的仿真。從圖11可以明顯看出，在由對於25個(曲線1110)、43個(曲線1120)和350個(曲線1130)時鐘周期的仿真所產生的結果中差別很小。在每一個例子中，峰至峰電壓變化可以被限制到約1mV，同時性能的下降小於5％。
圖12表示針對三個不同卷積間隔用於系統700的輸電網絡的峰至峰電壓變化與所耗散的功率的關係的仿真。對於這三個間隔，結果是相當的，表明小至25個時鐘周期的間隔對於實際的di/dt控制是足夠的。
CCU730的等待時間可能對其控制與di/dt擺動相關的電壓變化的效率有明顯的影響。例如，從圖2可以明顯看出，在電流變化的最初數個間隔中階躍響應210和脈衝響應230分別發生了更大數字範圍的電壓變化。因此，有效的CCU730設計為以例如1個或者2個周期的低等待時間作出響應。圖13和14表示對於具有1-4個時鐘周期的等待時間的CCU，峰至峰電壓變化對性能和功率的依賴關係。從這些圖可以明顯看出，由於等待時間大於2個時鐘周期，di/dt控制的很多好處消失了。
對於所公開的CCU730實施例，ICU812和IVCU814是等待時間的主要來源。如上面對於基於FIR的濾波器所示出的，減小被監測間隔的大小是有幫助的。在這點上，對於給定的等待時間，基於IIR的濾波器有可能提供更好的結果。例如，仿真已經示出了使用第二級IIR濾波器，可以獲得器件所經歷的電壓的合理估計。第二級濾波器僅僅使用三個電流係數(a0，a1，a2)和兩個電壓係數(b0，b1)，這與FIR濾波器814』使用25個係數相比是非常有利的。
也可以應用其他的方案來減小等待時間。例如，在較早的階段，可以預先計算塊稍後在執行流水線中的電流消耗。如果需要的話，可以在早期階段進行兩次計算，並且隨後根據相關單元是工作的還是不工作的，可以選擇一次計算。此外，對於所公開的監測電路820實施例，僅僅是脈衝響應的第一元件需要以一個周期等待時間進行計算。第二元件可能花費兩個周期，第三元件可能花費三個周期，等等。
等待時間約束還表明例如用於處理器的單個集中式CCU將不會提供與以分布/局部方式控制di/dt相同的好處。例如，可以將局部CCU設置在某些單元的旁邊，其中所述局部CCU控制所述單元的活動，以更快速地響應其指定單元中的電流變化。集中式CCU必須等待來自分布在整個晶片上的單元的數據。如果若干局部CCU與處理器中的不同流水線相關聯，則流水線之間的某些通信是必須的，以確保在流水線之間交換的數據不會丟失。例如，在流水線之間可以加入隊列，以緩衝來自一個流水線並註定去往被其CCU暫停的另一個流水線的數據。
這樣，提供了一種用於仿真由在輸電網絡中的器件所經歷的電壓的機制。該機制可以用於研究用於減輕di/dt引起的電壓變化的各種方案的效率。對於本發明的一個實施例，確定了輸電網絡的脈衝響應，並在運行期間監測了由該網絡供電的器件的活動特性曲線。隨後，將該活動特性曲線與脈衝響應進行卷積，以提供器件的電壓特性曲線。
已用來說明本發明的各種特徵的本實施例和其他實施例可以用於模擬電子系統，例如使用時鐘門控或者因為其他原因而經受明顯的di/dt變化的其他基於處理器的系統和計算機。本領域的技術人員在受益於本公開的情況下，將認識到所公開的實施例的多種變化和修改，這些變化和修改依然落入所附權利要求的精神和範圍中。
權利要求
1.一種系統，包括用於以指定電壓範圍提供功率的輸電網絡，所述網絡由響應函數表徵；和從所述網絡吸取功率的器件，所述器件包括第一移位寄存器，用於存儲若干的值，所述的值表示在若干連續的時鐘周期中所述器件所吸取的電流幅值序列；加法器，所述加法器將輸入加權以反映所述輸電網絡的所述響應函數，所述加法器確定所述電流幅值序列的加權加和，以估計提供給所述器件的電壓。
2.如權利要求1所述的系統，其中所述器件還包括電壓比較器，所述電壓比較器用於比較所述估計電壓與電壓閾值。
3.如權利要求2所述的系統，還包括限制單元，所述限制單元對所述估計電壓達到所述電壓閾值作出響應，調節所述器件的運行。
4.如權利要求3所述的系統，其中所述器件是處理器，所述處理器還包括執行流水線，所述執行流水線包括用於處理指令的一個或者多個單元；取指單元，所述取指單元將指令傳輸至所述執行流水線；和時鐘門控單元，所述時鐘門控單元響應於當前正在執行的指令對所述一個或者多個單元的使用，控制至所述單元的所述功率傳輸。
5.如權利要求4所述的系統，其中所述限制單元響應於所述估計電壓超出所述上限電壓閾值，防止所述時鐘門控單元門控關斷至所述一個或者多個單元的功率。
6.如權利要求4所述的系統，其中所述限制單元響應於所述估計電壓落入所述下限電壓閾值以下，向所述取指單元發出信號，以將指令以減小的速率傳輸至所述執行流水線。
7.如權利要求1所述的系統，其中所述輸電網絡的所述響應函數由n個響應函數幅值來表示，並且所述加法器的所述加權輸入包含n個輸入，所述n個輸入分別被與所述n個響應函數幅值成比例地進行加權。
8.如權利要求1所述的系統，其中所述輸電網絡的所述響應函數由遞歸係數組來表示，並且所述加法器的所述加權輸入被與所述遞歸係數成比例地加權。
9.如權利要求8所述的系統，其中所述器件還包括第二移位寄存器，所述第二移位寄存器跟蹤由所述加法器所提供的估計電壓的序列，並將所述估計電壓的序列反饋給所述加法器的選定輸入。
10.如權利要求9所述的系統，其中所述遞歸係數包括電流係數組和電壓係數組。
11.如權利要求1所述的系統，其中加法器輸入包括耦合到所述第一移位寄存器和第二移位寄存器的輸出的第一組輸入和第二組輸入，所述第一組輸入被與所述電流係數成比例地加權，所述第二組輸入被與電壓係數成比例地加權。
12.一種系統，包括用於以指定電壓範圍提供功率的輸電網絡，所述網絡由響應函數表徵；和用於執行指令的處理器核，所述處理器核響應於其執行的所述指令，從所述網絡吸取功率；用於估計所述處理器核所經歷的電壓的監測單元，所述監測單元包括電流計算單元，所述電流計算單元跟蹤在若干連續的時鐘周期中由所述處理器核所吸取的電流值的序列；和電流至電壓計算單元，所述電流至電壓計算單元根據所述響應函數對所述電流值的序列進行濾波，以提供由所述處理器核所經歷的估計電壓。
13.如權利要求12所述的系統，其中所述監測單元還包括閾值比較器，用於確定所述估計電壓是否處於指定的範圍之中；和限制單元，所述限制單元響應於不在所述指定範圍之中的所述估計電壓，調節所述處理器核的運行。
14.如權利要求13所述的系統，其中所述處理器核包括多個流水線單元，所述多個流水線單元響應於一個或者多個所述指令而被選擇性地激活，所述多個流水線單元中的每一個具有相關的門控單元，如果在給定時鐘周期所述流水線單元被激活，則所述相關的門控單元將電流信號提供給所述流水線單元。
15.如權利要求14所述的系統，其中所述電流計算單元包括移位寄存器，所述移位寄存器具有條目序列以存儲一個序列的若干時鐘周期的電流值，所述被存儲的電流值表示在所述時鐘周期的序列中的每一個中提供給所述流水線單元的電流信號的加和。
16.如權利要求12所述的系統，其中所述電流計算單元包括加法器和m個條目的移位寄存器，所述加法器估計在一m個間隔的序列上所述處理器核所吸取的電流幅值，所述m個條目的移位寄存器存儲所述估計的電流幅值。
17.如權利要求16所述的系統，其中所述電流至電壓計算單元包括具有m個輸入的加法器，根據所述輸電網絡的所述響應函數對每一個輸入進行加權，所述加法器根據由所述第一移位寄存器所提供的所述m個電流幅值的加權和，估計由所述處理器核所經歷的所述電壓。
18.如權利要求17所述的系統，其中所述響應函數是所述輸電網絡的脈衝函數，並且所述加法器的所述m個輸入被與在m個間隔中的所述脈衝函數的幅值成比例地加權。
19.如權利要求17所述的系統，還包括第二移位寄存器，所述第二移位寄存器存儲由所述加法器所提供的p個估計電壓的序列，並且將所述p個估計電壓反饋至所述加法器的輸入。
20.如權利要求19所述的系統，其中耦合到所述m個條目的移位寄存器的所述加法器輸入被與從所述輸電網絡的所述響應函數獲得的第一組遞歸係數成比例地加權，耦合到所述p個條目的移位寄存器的所述加法器輸入被與從所述響應函數獲得的第二組遞歸係數成比例地加權。
21.一種裝置，包括移位寄存器，所述移位寄存器具有n個條目，以存儲表示在n個連續間隔中的電流幅值的多個值；n個加權單元，每一個加權單元按比例縮放來自所述移位寄存器的相應條目的電流幅值的值；加法器，所述加法器將來自所述加權單元的所述已縮放的電流幅值進行加和，以提供估計電壓。
22.如權利要求21所述的裝置，還包括第二加法器，所述第二加法器響應於時鐘信號，對來自一個或者多個電路的電流幅值進行加和，並將所述加和提供給所述移位寄存器的第一條目。
23.如權利要求22所述的裝置，其中所述加權單元中的每一個存儲表示系統的響應函數的值，所述裝置將運行於所述系統中。
24.如權利要求23所述的裝置，其中所述n個輸入的加法器包括p個附加的輸入，並且所述裝置還包括第二移位寄存器，所述第二移位寄存器具有p個條目，以存儲由所述n+p個輸入的加法器所提供的估計電壓的序列，並將所述估計電壓反饋至所述加法器的p個加權的輸入。
25.如權利要求23所述的裝置，其中所述加法器的所述附加的n個和p個輸入根據從所述響應函數獲得的電流和電壓遞歸係數進行加權。
全文摘要
本發明公開了一種用於以指定的電壓範圍向器件輸電的系統。該系統包括向器件輸電的輸電網絡，所述網絡由響應函數表徵。電流計算單元存儲表示在連續的若干時鐘周期由器件所吸取的電流幅值的序列的值，並將其提供給電流至電壓計算單元。電流至電壓計算單元根據從響應函數獲得的係數對電流幅值進行濾波，以提供由器件所經歷的電壓的估計。如果估計電壓落到指定範圍以外，則器件的運行被調節。
文檔編號G06F17/50GK1739079SQ02826326
公開日2006年2月22日 申請日期2002年12月11日 優先權日2001年12月28日
發明者愛德華·格羅霍夫斯基, 戴維·塞傑, 維韋克·蒂瓦裡, 伊恩·揚, 戴維·艾爾斯 申請人:英特爾公司