具有摻雜子鰭狀物的全環柵集成電路結構的製作方法

2023-09-12 21:00:41

1.本公開內容的實施例屬於集成電路結構和處理領域，並且特別地，屬於具有摻雜子鰭狀物的全環柵集成電路結構以及製造具有摻雜子鰭狀物的全環柵集成電路結構的方法。


背景技術：

2.在過去的幾十年裡，集成電路中特徵的縮小已經成為不斷增長的半導體工業背後的驅動力。縮小到越來越小的特徵使得能夠在半導體晶片的有限基板面積(real estate)上增加功能單元的密度。例如，縮小電晶體尺寸允許在晶片上併入更多數量的存儲器或邏輯器件，從而有助於製造具有增加容量的產品。然而，對越來越大容量的驅動並不是沒有問題。優化每個器件的性能的必要性變得日益重要。
3.在集成電路器件的製造中，隨著器件尺寸持續按比例縮小，多柵極電晶體(例如，三柵極電晶體)已經變得更加普遍。在常規工藝中，三柵極電晶體一般地製造在體矽襯底或絕緣體上矽襯底上。在一些情況下，優選體矽襯底，因為其成本較低，並且因為其能夠實現較不複雜的三柵極製造工藝。另一方面，當微電子器件尺寸縮小到小於10納米(nm)節點時，保持遷移率提高和短溝道控制在器件製造中提出了挑戰。用於製造器件的納米線提供了改進的短溝道控制。
4.然而，縮小多柵極和納米線電晶體並非沒有後果。隨著微電子電路的這些基本構建塊的尺寸減小，以及隨著在給定區域中製造的基本構建塊的絕對數量增加，對用於圖案化這些構建塊的光刻工藝的約束已變得難以承受。特別地，在半導體堆疊體中圖案化的特徵的最小尺寸(臨界尺寸)與這些特徵之間的間隔之間可能存在折衷。
附圖說明
5.圖1示出了代表用於半導體襯底上的全環柵集成電路結構(或其前體結構)的常規注入工藝的截面圖。
6.圖2a示出了代表根據本公開內容的實施例的用於製造具有摻雜子鰭狀物結構的全環柵集成電路結構(或其前體結構)的方法中的各種操作的截面圖。
7.圖2b-2c示出了代表根據本公開內容的另一實施例的用於製造具有摻雜子鰭狀物結構的全環柵集成電路結構(或其前體結構)的另一種方法中的各種操作的截面圖。
8.圖2d示出了代表根據本公開內容的另一實施例的用於製造具有摻雜子鰭狀物結構的全環柵集成電路結構(或其前體結構)的另一種方法中的各種操作的截面圖。
9.圖2e示出了代表根據本公開內容的另一實施例的用於製造具有摻雜子鰭狀物結構的全環柵集成電路結構(或其前體結構)的另一種方法中的各種操作的截面圖。
10.圖2f示出了代表根據本公開內容的另一實施例的用於製造具有摻雜子鰭狀物結構的全環柵集成電路結構(或其前體結構)的另一種方法中的各種操作的截面圖。
11.圖3示出了根據本公開內容的實施例的非平面集成電路結構沿柵極線截取的截面
圖。
12.圖4a-4h示出了根據一些實施例的利用雙側器件處理方法處理的襯底的平面圖。
13.圖5a-5h示出了根據一些實施例的利用雙側器件處理方法處理的襯底的截面圖。
14.圖6示出了根據本公開內容的實施例的穿過用於非端部帽蓋架構的納米線和鰭狀物截取的截面圖。
15.圖7示出了根據本公開內容的實施例的穿過用於自對準柵極端部帽蓋(sage)架構的納米線和鰭狀物截取的截面圖。
16.圖8a示出了根據本公開內容的實施例的基於納米線的集成電路結構的三維截面圖。
17.圖8b示出了根據本公開內容的實施例的圖8a的基於納米線的集成電路結構沿a-a'軸截取的截面源極或漏極圖。
18.圖8c示出了根據本公開內容的實施例的圖8a的基於納米線的集成電路結構沿b-b'軸截取的截面溝道圖。
19.圖9示出了根據本公開內容的實施例的一個實施方式的計算設備。
20.圖10示出了包括本公開內容的一個或多個實施例的中介層。
具體實施方式
21.描述了具有摻雜子鰭狀物的全環柵集成電路結構，以及製造具有摻雜子鰭狀物的全環柵集成電路結構的方法。在下面的描述中，闡述了許多具體細節，例如具體集成及材料體系，以便提供對本公開內容的實施例的深入了解。對本領域的技術人員將顯而易見的是可以在沒有這些具體細節的情況下實踐本公開內容的實施例。在其他實例中，沒有詳細地描述諸如集成電路設計布局的公知特徵，以避免不必要地使本公開內容的實施例難以理解。此外，應當理解，在附圖中示出的各種實施例是說明性的表示並且未必按比例繪製。
22.某些術語也可以用於以下描述中，僅用於參考的目的，並且因此不旨在限制。例如，諸如「上部」、「下部」、「之上」和「下方」等術語是指附圖中提供參考的方向。諸如「正」、「背」、「後」和「側」等術語描述在一致但任意的參照系內部件的部分的取向和/或位置，其通過參考描述所討論部件的文字和相關聯附圖而被清楚地了解。這種術語可以包括上面具體提及的詞語、它們的衍生詞語以及類似意義的詞語。
23.本文描述的實施例可以涉及前段工藝(feol)半導體處理和結構。feol是集成電路(ic)製造的第一部分，其中在半導體襯底或層中圖案化出各個器件(例如，電晶體、電容器、電阻器等)。feol一般地覆蓋了直到(但不包括)金屬互連層的沉積的每項內容。在最後的feol操作之後，結果通常是具有隔離的電晶體(例如，沒有任何線路)的晶圓。
24.本文描述的實施例可以涉及後段工藝(beol)半導體處理和結構。beol是ic製造的第二部分，其中利用晶圓上的例如一個或多個金屬化層的線路將各個器件(例如，電晶體、電容器、電阻器等)互連。beol包括觸點、絕緣層(電介質)、金屬級(metal level)、以及用於晶片到封裝連接的鍵合部位。在製造階段的beol部分中，形成觸點(焊盤)、互連線、過孔和電介質結構。對於現代ic工藝而言，可以在beol中添加超過10個金屬層。
25.下文描述的實施例可以適用於feol處理和結構、beol處理和結構或者feol和beol處理和結構兩者。特別地，儘管可以使用feol處理情形示出示例性處理方案，但這樣的方法
也可以適用於beol處理。同樣，儘管可以使用beol處理情形示出示例性處理方案，但這樣的方法也可以適用於feol處理。
26.本文描述的一個或多個實施例涉及具有襯底摻雜以關閉子鰭狀物洩漏的納米線(nw)或納米帶(nr)器件。實施例可以涉及用於納米線(nw)和/或納米帶(nr)電晶體摻雜子鰭狀物結構的洩漏阻斷方案。可以實施實施例以提供具有減少的洩漏的納米線/納米帶電晶體。參考納米線的實施例可以涵蓋尺寸為線或帶的線納米線，除非特別聲明用於僅納米線尺寸。
27.為了提供上下文，可能需要對柵極下的矽(si)襯底進行摻雜，以便關閉子鰭狀物洩漏。然而，如果在納米線、或納米帶、或納米片材料毯式沉積之後從正側執行襯底注入，則通過注入和/或擴散到有源溝道中來控制溝道內的摻雜劑的量可能是具有挑戰性的。
28.根據本公開內容的實施例，在納米帶堆疊體的納米線形成之前，執行nmos或pmos襯底注入。通常，在堆疊體形成之後執行襯底注入。這種方法可能與注入期間有源溝道中摻雜劑的高風險相關聯。相比之下，與常規方法相比，諸如本文所述的前期注入可以需要更少的能量/劑量，並且還可以精確地控制注入輪廓。在一個實施例中，碳摻雜的si層可以包括在子鰭狀物中，以抑制溝道中的擴散。
29.為了提供進一步的上下文，對於具有較短柵極長度的先進節點電晶體，可能需要相對較高劑量的注入，這增加了溝道擴散的風險。另外，通過有源溝道進行注入會在溝道中形成缺陷，尤其是對於n型摻雜劑。根據本公開內容的一個或多個實施例，在沉積用於全環柵(gaa)器件的有源溝道之前，執行襯底中的注入(正側)。在實施例中，注入(背側)是在柵極金屬化之後執行的襯底。可以實施實施例以通過創建摻雜子鰭狀物和最小化有源溝道中的擴散風險，來將gaa器件與襯底電隔離。終段(end-of-line)器件的tem和nmos/pmos襯底的元素分析可以用於檢測摻雜劑。
30.為了提供進一步的上下文，在現有技術的全環柵(gaa)技術中，源極/漏極(s/d)結可以連接到導致不期望的高洩漏路徑的襯底。用於阻止或抑制穿過納米線器件之下的半導體結構(例如子鰭狀物結構)的源極到漏極洩漏的最先進的解決方案包括：物理地增加在納米線/納米帶與下覆襯底結構之間的間隙、或通過有源溝道進行注入。然而，這些方法與增加的工藝複雜性和/或與溝道損壞相關聯。
31.作為比較示例，圖1示出了代表用於半導體襯底上的全環柵集成電路結構(或其前體結構)的常規注入工藝的截面圖。
32.參考圖1，集成電路結構100(其可以是gaa結構的前體)包括襯底101，例如體晶體矽襯底。襯底101在其中或其上具有半導體子鰭狀物結構102和隔離結構103。各自包括水平半導體納米線106的垂直布置和中間犧牲層108的堆疊體104在襯底101的子鰭狀物結構102上方。對左堆疊體104執行nmos注入110，以在對應的半導體子鰭狀物結構102和周圍的隔離結構103部分中提供注入區域112，從而在左子鰭狀物結構102中形成阱，例如硼注入以在左子鰭狀物結構102中形成p阱。對右堆疊體104執行pmos注入114，以在對應的半導體子鰭狀物結構102和周圍的隔離結構103部分中提供注入區域116，從而在右子鰭狀物結構102中形成阱，例如磷和/或砷注入以在右子鰭狀物結構102中形成n阱。進一步的處理可以包括：去除犧牲層，圍繞水平半導體納米線106的垂直布置形成柵極結構，以及在水平半導體納米線106的垂直布置的末端處形成外延源極結構或漏極結構。可以在注入區域112之上製造nmos
器件，並且可以在注入區域116之上製造pmos器件。然而，水平半導體納米線106在這樣的傳統注入工藝中可能會受到損害。
33.提供進一步的上下文，為了防止子鰭狀物傳導，在襯底或體區域中的柵極之下可能需要大約3e18/cm3的摻雜。為了提供最高的遷移率，最低的納米線或納米帶(nw/nr)可以是未摻雜的(或實際上小於約3e16原子/cm3)。這樣的摻雜梯度對於單獨經由注入的寬的帶/線是無法容易實現的。實施本文描述的實施例的優點包括：提供高溝道應力(通過缺陷更少、質量更高的溝道區域)。價值可實現為更高性能的器件(更高的溝道應變)和成本更低/更容易的集成。
34.在第一示例中，描述了圖案化的前期注入工藝。圖2a示出了代表根據本公開內容的實施例的用於製造具有摻雜子鰭狀物結構的全環柵集成電路結構(或其前體結構)的方法中的各種操作的截面圖。
35.參考圖2a的部分(a)，起始結構200(其可以是gaa結構的前體)包括襯底202，例如體晶體矽襯底。對襯底202的左側執行nmos注入204，以在襯底202的左側中提供注入區域206，例如硼注入以在襯底202的左側中形成p阱。對襯底202的右側執行pmos注入208，以在襯底202的右側中提供注入區域210，例如磷和/或砷注入以在襯底202的右側中形成n阱。
36.參考圖2a的部分(b)，在襯底202上方形成包括水平半導體納米線214的垂直布置和中間犧牲層216的堆疊體212。進一步的處理可以包括將堆疊體212圖案化成鰭狀物，例如，在注入區域206上方的第一鰭狀物和在注入區域210上方的第二鰭狀物。更進一步的處理可以涉及：去除犧牲層，圍繞水平半導體納米線的對應垂直布置形成柵極結構，以及在水平半導體納米線的垂直布置的末端處形成外延源極結構或漏極結構。可以在注入區域206之上製造nmos器件，並且可以在注入區域210之上製造pmos器件。
37.在第二示例中，描述了從正側的毯式前期和反向摻雜(counter-doping)。圖2b-2c示出了代表根據本公開內容的另一實施例的用於製造具有摻雜子鰭狀物結構的全環柵集成電路結構(或其前體結構)的另一種方法中的各種操作的截面圖。
38.在一個實施例中，參考圖2b的部分(a)，提供了襯底220，例如體晶體矽襯底。對襯底220執行nmos注入222(或外延生長工藝)，以在襯底220中提供注入區域224，例如硼注入以在襯底220中形成p阱。參考圖2c的部分(a)，在襯底220中形成半導體子鰭狀物結構223和隔離結構221。各自包括水平半導體納米線的垂直布置和中間犧牲層的堆疊體232形成在襯底220的子鰭狀物結構223上方。對右堆疊體232執行pmos注入225，以在對應的半導體子鰭狀物結構223和周圍的隔離結構221部分中提供注入區域234，從而反向摻雜右子鰭狀物結構223，並且在右子鰭狀物結構223中形成阱，例如，磷和/或砷反向摻雜注入以在右子鰭狀物結構223中形成n阱。進一步的處理可以包括：去除犧牲層，圍繞水平半導體納米線的垂直布置形成柵極結構，以及在水平半導體納米線的垂直布置的末端處形成外延源極結構或漏極結構。nmos器件可以製造在左摻雜子鰭狀物223之上，並且pmos器件可以製造在右反向摻雜子鰭狀物223之上。
39.在另一實施例中，參考圖2b的部分(b)，提供了襯底226，例如體晶體矽襯底。對襯底226執行pmos注入228(或外延生長工藝)，以在襯底226中提供注入區域230，例如磷和/或砷注入以在襯底226中形成n阱。參考圖2c的部分(b)，在襯底226中形成半導體子鰭狀物結構229和隔離結構227。各自包括水平半導體納米線的垂直布置和中間犧牲層的堆疊體232
形成在襯底226的子鰭狀物結構229上方。對左堆疊體232執行nmos注入231，以在對應的半導體子鰭狀物結構229和周圍的隔離結構227部分中提供注入區域236，從而反向摻雜左子鰭狀物結構229，並且在左子鰭狀物結構229中形成阱，例如，硼反向摻雜注入以在左子鰭狀物結構229中形成p阱。進一步的處理可以包括：去除犧牲層，圍繞水平半導體納米線的垂直布置形成柵極結構，以及在水平半導體納米線的垂直布置的末端處形成外延源極結構或漏極結構。nmos器件可以製造在左反向摻雜子鰭狀物229之上，並且pmos器件可以製造在右摻雜子鰭狀物229之上。
40.在第三示例中，描述了從背側的毯式前期和反向摻雜。圖2d示出了代表根據本公開內容的另一實施例的用於製造具有摻雜子鰭狀物結構的全環柵集成電路結構(或其前體結構)的另一種方法中的各種操作的截面圖。
41.在一個實施例中，參考圖2b的部分(a)作為起點，提供襯底，例如體晶體矽襯底。對襯底執行nmos注入(或外延生長工藝)，以在襯底中提供注入區域，例如硼注入以在襯底中形成p阱。參考圖2d的部分(a)，在襯底中形成半導體子鰭狀物結構242和隔離結構240，並且然後對襯底進行平坦化以僅留下半導體子鰭狀物結構242和隔離結構240。然後在子鰭狀物結構242上方形成水平半導體納米線244的垂直布置。在水平半導體納米線244的垂直布置上方形成包括柵極電介質246和柵極電極248的一個或多個柵極結構。然後從右堆疊體244之下執行pmos注入250，以在對應的半導體子鰭狀物結構242和周圍的隔離結構240部分中提供注入區域252，從而反向摻雜右子鰭狀物結構242，並且在右子鰭狀物結構242中形成阱，例如磷和/或砷反向摻雜注入以在右子鰭狀物結構242中形成n阱。
42.在另一實施例中，參考圖2b的部分(b)作為起點，提供襯底，例如體晶體矽襯底。對襯底執行pmos注入(或外延生長工藝)，以在襯底中提供注入區域，例如磷和/或砷注入以在襯底中形成n阱。參考圖2d的部分(b)，在襯底中形成半導體子鰭狀物結構256和隔離結構254，並且然後對襯底進行平坦化以僅留下半導體子鰭狀物結構256和隔離結構254。然後在子鰭狀物結構256上方形成水平半導體納米線258的垂直布置。在水平半導體納米線258的垂直布置上方形成包括柵極電介質260和柵極電極262的一個或多個柵極結構。然後從左堆疊體258之下執行nmos注入253，以在對應的半導體子鰭狀物結構256和周圍的隔離結構254部分中提供注入區域264，從而反向摻雜左子鰭狀物結構256，並且在左子鰭狀物結構256中形成阱，例如硼反向摻雜注入以在左子鰭狀物結構256中形成p阱。
43.在第四示例中，描述了圖案化的背面注入。圖2e示出了代表根據本公開內容的另一實施例的用於製造具有摻雜子鰭狀物結構的全環柵集成電路結構(或其前體結構)的另一種方法中的各種操作的截面圖。
44.參考圖2e的部分(a)，集成電路結構(其可以是gaa結構的前體)包括襯底266，例如體晶體矽襯底。襯底266在其中或其上具有半導體子鰭狀物結構和隔離結構。各自包括水平半導體納米線270的垂直布置和中間犧牲層272的堆疊體268在襯底266的子鰭狀物結構上方。
45.參考圖2e的部分(b)，然後對襯底266進行平坦化以僅留下半導體子鰭狀物結構280和282以及隔離結構278。然後去除中間犧牲層272，以在子鰭狀物結構280和282上方形成水平半導體納米線286的垂直布置。在水平半導體納米線286的垂直布置上方形成包括柵極電介質288和柵極電極289的一個或多個柵極結構。然後從左堆疊體286之下執行nmos注
入274，以在對應的半導體子鰭狀物結構280和周圍的隔離結構278部分中提供注入區域283，從而摻雜左子鰭狀物結構280，並且在左子鰭狀物結構280中形成阱，例如硼摻雜注入以在左子鰭狀物結構280中形成p阱。然後從右堆疊體286之下執行pmos注入276，以在對應的半導體子鰭狀物結構282和周圍的隔離結構278部分中提供注入區域284，從而摻雜右子鰭狀物結構282，並且在右子鰭狀物282中形成阱，例如磷和/或砷摻雜注入以在右子鰭狀物結構282中形成n阱。
46.再次參考圖2a-2e，根據本公開內容的一個或多個實施例，集成電路結構包括具有濃度大於3e18原子/cm3的阱摻雜劑的子鰭狀物結構。水平半導體納米線的垂直布置在子鰭狀物結構上方。柵極堆疊體圍繞水平半導體納米線的垂直布置的溝道區域，柵極堆疊體覆蓋在子鰭狀物結構上。一對外延源極結構或漏極結構在水平半導體納米線的垂直布置的第一端和第二端處。
47.在一個實施例中，阱摻雜劑是n型摻雜劑，並且柵極堆疊是p型柵極堆疊體。在另一實施例中，阱摻雜劑是p型摻雜劑，並且柵極堆疊是n型柵極堆疊體。在一個實施例中，一對外延源極結構或漏極結構是一對非分立外延源極結構或漏極結構，其示例如下所述。在一個實施例中，柵極堆疊體包括高k柵極電介質層和金屬柵極電極。
48.在第五示例中，描述了碳化矽(sic)蝕刻停止層。圖2f示出了代表根據本公開內容的另一實施例的用於製造具有摻雜子鰭狀物結構的全環柵集成電路結構(或其前體結構)的另一種方法中的各種操作的截面圖。
49.參考圖2f的部分(a)，結構包括襯底290，例如體晶體矽襯底。在襯底290上形成包括矽和碳的層291，例如，碳化矽層。
50.參考圖2f的部分(b)，襯底290具有在其中形成的半導體子鰭狀物結構292和隔離結構294，以及在其上形成的圖案化的碳化矽結構295。各自包括水平半導體納米線299的垂直布置和中間犧牲層的堆疊體在圖案化的碳化矽結構295上方。然後去除中間犧牲層以在子鰭狀物結構292上方形成水平半導體納米線299的垂直布置。在水平半導體納米線299的垂直布置上方形成包括柵極電介質和柵極電極的一個或多個柵極結構298。然後從左堆疊體299之下執行nmos注入274，以在對應的左半導體子鰭狀物結構292和周圍的隔離結構294部分中提供注入區域296，從而摻雜左子鰭狀物結構292，並且在左子鰭狀物結構292中形成阱，例如，硼摻雜注入以在左子鰭狀物結構292中形成p阱。從右堆疊體299之下執行pmos注入276，以在對應的右半導體子鰭狀物結構292和周圍的隔離結構294部分中提供注入區域297，從而摻雜右子鰭狀物結構292，並且在右子鰭狀物結構292中形成阱，例如磷和/或砷摻雜注入以在右子鰭狀物結構292中形成n阱。
51.再次參考圖2f，根據本公開內容的一個或多個實施例，集成電路結構包括子鰭狀物結構。非導電層在子鰭狀物結構上，非導電層包括矽和碳。水平半導體納米線的垂直布置在非導電層上方。柵極堆疊體圍繞水平半導體納米線的垂直布置的溝道區域，柵極堆疊體覆蓋在非導電層上。一對外延源極結構或漏極結構在水平半導體納米線的垂直布置的第一端和第二端處。
52.在一個實施例中，子鰭狀物結構包括n型摻雜劑，並且柵極堆疊體是p型柵極堆疊體。在一個實施例中，子鰭狀物結構包括p型摻雜劑，並且柵極堆疊體是n型柵極堆疊體。在一個實施例中，一對外延源極結構或漏極結構是一對非分立外延源極結構或漏極結構，其
示例如下所述。在一個實施例中，柵極堆疊體包括高k柵極電介質層和金屬柵極電極。
53.應當理解，在特定實施例中，納米線(或納米帶)的溝道層和下覆鰭狀物或子鰭狀物可以由矽構成。如本文通篇所用，矽層可以用於描述由相當大量(如果非全部的話)的矽構成的矽材料。然而，應當理解，實際上，100％的純si可能難以形成，並且因此，可能包括微小百分比的碳、鍺或錫。這些雜質可能作為si沉積期間不可避免的雜質或組分而被包括，或者可能在沉積後處理期間的擴散時「汙染」si。因此，本文描述的涉及矽層的實施例可以包括包含相對少量(例如，「雜質」水平)的非si原子或物質(例如，ge、c或sn)的矽層。應當理解，本文描述的矽層可以是非摻雜的，或者可以摻雜有例如硼、磷或砷的摻雜劑原子。
54.應當理解，在特定實施例中，在納米線(或納米帶)的溝道層與下覆鰭狀物或子鰭狀物之間的釋放層可以由矽鍺構成。如本文通篇所用，矽鍺層可以用於描述由矽和鍺兩者的相當大的部分(例如，兩者的至少5％)構成的矽鍺材料。在一些實施例中，鍺的量大於矽的量。在特定實施例中，矽鍺層包括大約60％的鍺和大約40％的矽(si
40
ge
60
)。在其他實施例中，矽的量大於鍺的量。在特定實施例中，矽鍺層包括大約30％的鍺和大約70％的矽(si
70
ge
30
)。應當理解，實際上，100％的純矽鍺(一般地稱為sige)可能難以形成，並且因此，可能包括微小百分比的碳或錫。這些雜質可能作為sige沉積期間不可避免的雜質或組分而被包括，或者可能在沉積後處理期間的擴散時「汙染」sige。因此，本文描述的涉及矽鍺層的實施例可以包括包含相對少量(例如，「雜質」水平)的非ge和非si原子或物質(例如，碳或錫)的矽鍺層。應當理解，本文描述的矽鍺層可以是非摻雜的，或者可以摻雜有例如硼、磷或砷的摻雜劑原子。
55.應當理解，本文描述的實施例還可以包括其他實施方式，例如具有各種寬度、厚度和/或材料的納米線和/或納米帶，包括但不限於si、ge、sige和/或iii-v族材料。下面描述的是可以用於製造在絕緣體襯底上具有絕緣體鰭狀物的器件的各種設備和處理方案。應當理解，示例性實施例不一定需要所描述的所有特徵，或者可以包括比所描述的更多的特徵。
56.應當理解，諸如上述的子鰭狀物結構可以併入到各種集成電路結構中。作為示例，圖3示出了根據本公開內容的實施例的非平面集成電路結構沿柵極線截取的截面圖。
57.參考圖3，半導體結構或器件300包括在溝槽隔離區域306內的非平面有源區域(例如，包括突出鰭狀物部分304和子鰭狀物區域305的鰭狀物結構)。在實施例中，代替實心鰭狀物，非平面有源區域在子鰭狀物區域305之上被分離成納米線(例如，納米線304a和304b)，如虛線所示。在任一種情況下，為了便於描述非平面集成電路結構300，非平面有源區域304在下面被稱為突出鰭狀物部分。應當理解，在一個實施例中，沒有體襯底耦接到子鰭狀物區域305。在實施例中，子鰭狀物305是例如上面關於圖2a-2f所描述的摻雜子鰭狀物。
58.柵極線308設置在非平面有源區域(如果適用，包括周圍的納米線304a和304b)的突出部分304上方以及溝槽隔離區域306的一部分上方。如圖所示，柵極線308包括柵極電極350和柵極電介質層352。在一個實施例中，柵極線308還可以包括電介質帽蓋層354。從這個視角還可以看出，柵極觸點314和上覆柵極觸點過孔316、連同上覆金屬互連360，所有這些都設置在層間電介質堆疊體或層370中。從圖3的視角還可以看出，在一個實施例中，柵極觸點314設置在溝槽隔離區域306上方，但不在非平面有源區域上方。
59.在實施例中，半導體結構或器件300是非平面器件，例如但不限於fin-fet器件、三
柵極器件、納米帶器件或納米線器件。在這樣的實施例中，對應的半導體溝道區域由三維體(three-dimensional body)構成或形成在三維體中。在一個這樣的實施例中，柵極線308的柵極電極堆疊體至少圍繞三維體的頂表面和一對側壁。
60.還如圖3中所示，在實施例中，界面380存在於突出鰭狀物部分304與子鰭狀物區域305之間。界面380可以是在摻雜的子鰭狀物區域305與輕摻雜或未摻雜的上部鰭狀物部分304之間的過渡區域。在一個這樣的實施例中，每個鰭狀物為大約10納米寬或更小，並且從在子鰭狀物位置處的相鄰固態摻雜層供應子鰭狀物摻雜劑。在特定的這種實施例中，每個鰭狀物都小於10納米寬。在另一實施例中，子鰭狀物區域是電介質材料，其通過經由溼法或幹法蝕刻使鰭狀物凹陷並且用共形的或可流動的電介質填充凹陷的腔來形成。
61.儘管圖3中未示出，但是應當理解，突出鰭狀物部分304的源極或漏極區域或與突出鰭狀物部分304相鄰的源極或漏極區域在柵極線308的任一側上，即，進出頁面。在一個實施例中，源極或漏極區域是突出鰭狀物部分304的初始材料的摻雜部分。在另一實施例中，突出鰭狀物部分304的材料被去除並且例如通過外延沉積用另一半導體材料替換，以形成分立外延小塊(nub)或非分立外延結構。在任一實施例中，源極或漏極區域可以在溝槽隔離區域306的電介質層的高度下方延伸，即到子鰭狀物區域305中。根據本公開內容的實施例，更重摻雜的子鰭狀物區域(即，界面380下方的鰭狀物的摻雜部分)抑制了通過體半導體鰭狀物的這個部分的源極到漏極的洩漏。
62.再次參考圖3，在實施例中，鰭狀物304/305(以及可能的納米線304a和304b)由摻雜有電荷載流子的晶體矽、矽/鍺、或鍺層構成，所述電荷載流子例如但不限於磷、砷、硼或其組合。在一個實施例中，矽原子的濃度大於93％。在另一實施例中，鰭狀物340/305由iii-v族材料構成，所述iii-v族材料例如但不限於氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵或其組合。溝槽隔離區域306由電介質材料構成，所述電介質材料例如但不限於二氧化矽、氮氧化矽、氮化矽、或碳摻雜的氮化矽。
63.柵極線308可以由柵極電極堆疊體構成，所述柵極電極堆疊體包括柵極電介質層352和柵極電極層350。在實施例中，柵極電極堆疊體的柵極電極由金屬柵極構成，並且柵極電介質層由高k材料構成。例如，在一個實施例中，柵極電介質層由例如但不限於氧化鉿、氮氧化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、氧化鉛鈧鈦、鈮酸鉛鋅或其組合的材料構成。此外，柵極電介質層的一部分可以包括由襯底鰭狀物304的頂部幾層形成的原生氧化物層。在實施例中，柵極電介質層由頂部的高k部分和半導體材料的氧化物構成的下部部分構成。在一個實施例中，柵極電介質層由氧化鉿的頂部部分和二氧化矽或氮氧化矽的底部部分構成。在一些實施方式中，柵極電介質的一部分是「u」形結構，該u形結構包括基本上平行於襯底的表面的底部部分以及基本上垂直於襯底的頂表面的兩個側壁部分。
64.在一個實施例中，柵極電極由金屬層構成，所述金屬層例如但不限於金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物。在具體實施例中，柵極電極由形成在金屬功函數設置層之上的非功函數設置填充材料構成。取決於電晶體為pmos或nmos電晶體，柵極電極層可以由p型功函數金屬或n型功函數金屬組成。在一些實施方式中，柵極電極層可以由兩個或更多金屬層的堆疊體組成，其中一個或多個金屬層是功函數金屬層，並且至少一個金屬層是導電填充層。對於pmos電晶體，可
以用於柵極電極的金屬包括但不限於釕、鈀、鉑、鈷、鎳和導電金屬氧化物(例如，氧化釕)。p型金屬層將使得能夠形成具有在大約4.9ev與大約5.2ev之間的功函數的pmos柵極電極。對於nmos電晶體，可以用於柵極電極的金屬包括但不限於鉿、鋯、鈦、鉭、鋁、這些金屬的合金、以及這些金屬的碳化物，所述碳化物例如碳化鉿、碳化鋯、碳化鈦、碳化鉭和碳化鋁。n型金屬層將使得能夠形成具有在大約3.9ev與大約4.2ev之間的功函數的nmos柵極電極。在一些實施方式中，柵極電極可以由「u」形結構組成，該u形結構包括基本上平行於襯底的表面的底部部分以及基本上垂直於襯底的頂表面的兩個側壁部分。在另一實施方式中，形成柵極電極的金屬層中的至少一個可以簡單地是基本上平行於襯底的頂表面的平面層，並且不包括基本垂直上於襯底的頂表面的側壁部分。在本公開內容的其他實施方式中，柵極電極可以由u形結構和平面非u形結構的組合組成。例如，柵極電極可以由形成在一個或多個平面非u形層頂部的一個或多個u形金屬層組成。
65.與柵極電極堆疊體相關聯的間隔體可以由合適於最終將永久柵極結構與相鄰的導電觸點(例如，自對準觸點)電隔離或對該隔離有貢獻的材料構成。例如，在一個實施例中，間隔體由電介質材料構成，所述電介質材料例如但不限於二氧化矽、氮氧化矽、氮化矽或碳摻雜的氮化矽。
66.柵極觸點314和上覆柵極觸點過孔316可以由導電材料構成。在實施例中，觸點或過孔中的一個或多個由金屬物質構成。金屬物質可以是純金屬(例如，鎢、鎳或鈷)、或者可以是合金(例如，金屬-金屬合金或金屬-半導體合金(例如，矽化物材料))。
67.在實施例中(雖然未示出)，形成了實質上完美對準到現有柵極圖案308的觸點圖案，同時消除使用具有非常嚴格的配準預算的光刻步驟。在一個這樣的實施例中，自對準方法使得能夠使用固有高選擇性的溼法蝕刻(例如，相比於常規實施的幹法或等離子體蝕刻)以生成觸點開口。在實施例中，通過利用現有的柵極圖案結合觸點插塞光刻操作來形成觸點圖案。在一個這樣的實施例中，該方法使得能夠消除對如在其他方法中使用的用於生成觸點圖案的其他關鍵光刻操作的需要。在實施例中，溝槽觸點網格不是單獨圖案化的，而是形成在多晶矽(柵極)線之間。例如，在一個這樣的實施例中，在柵極光柵圖案化之後但在柵極光柵切割之前形成溝槽觸點網格。
68.在實施例中，提供結構300涉及通過替換柵極工藝製造柵極堆疊體結構308。在這樣的方案中，虛設柵極材料(例如多晶矽或氮化矽柱材料)可以被去除，並且用永久柵極電極材料替換。在一個這樣的實施例中，與從較早處理進行的相反，在該工藝中還形成永久柵極電介質層。在實施例中，通過幹法蝕刻或溼法蝕刻工藝去除虛設柵極。在一個實施例中，虛設柵極由多晶矽或非晶矽構成，並且利用包括使用sf6的幹法蝕刻工藝去除。在另一實施例中，虛設柵極由多晶矽或非晶矽構成，並且利用包括使用含水nh4oh或氫氧化四甲銨的溼法蝕刻工藝去除。在一個實施例中，虛設柵極由氮化矽構成，並且利用包括含水磷酸的溼法蝕刻去除。
69.再次參考圖3，半導體結構或器件300的布置將柵極觸點置於隔離區域上方。這種布置可以被視為布局空間的低效使用。然而，在另一實施例中，半導體器件具有觸點結構，該觸點結構接觸形成在有源區域上方(例如，在子鰭狀物505上方)並且與溝槽觸點過孔在同一層中的柵極電極的部分。
70.應當理解，並非上述工藝的所有方面都需要被實踐以落入本公開內容的實施例的
精神和範圍內。例如，在一個實施例中，在柵極堆疊體的有源部分上方製造柵極觸點之前，不需要形成虛設柵極。上述柵極堆疊體實際上可以是初始形成的永久柵極堆疊體。此外，本文中所述的工藝可以用於製造一個或多個半導體器件。半導體器件可以是電晶體或類似器件。例如，在實施例中，半導體器件是用於邏輯單元或存儲器的金屬氧化物半導體(mos)電晶體、或者是雙極型電晶體。此外，在實施例中，半導體器件具有三維架構，例如三柵極器件、獨立存取的雙柵極器件、或fin-fet。一個或多個實施例對於以亞10納米(10nm)技術節點製造半導體器件可能是特別有用的。
71.在實施例中，如本說明書通篇所用，層間電介質(ild)材料由電介質層或絕緣材料層構成或包括電介質層或絕緣材料層。合適的電介質材料的示例包括但不限於矽的氧化物(例如，二氧化矽(sio2))、矽的摻雜氧化物、矽的氟化氧化物、矽的碳摻雜氧化物、本領域已知的各種低k電介質材料及其組合。層間電介質材料可以通過例如化學氣相沉積(cvd)、物理氣相沉(pvd)的常規技術形成，或通過其他沉積方法形成。
72.在實施例中，如本說明書通篇所用，金屬線或互連線材料(和過孔材料)由一種或多種金屬或其他導電結構構成。常見的示例是使用銅線和結構，銅線和結構可以包括或不包括在銅與周圍的ild材料之間的阻擋層。如本文所用，術語金屬包括多種金屬的合金、堆疊體和其他組合。例如，金屬互連線可以包括阻擋層(例如，包括ta、tan、ti或tin中的一種或多種的層)、不同金屬或合金的堆疊體等。因此，互連線可以是單一材料層、或者可以由包括導電襯層和填充層的若干層形成。可以使用任何合適的沉積工藝(例如，電鍍、化學氣相沉積或物理氣相沉積)來形成互連線。在實施例中，互連線由導電材料構成，所述導電材料例如但不限於cu、al、ti、zr、hf、v、ru、co、ni、pd、pt、w、ag、au或其合金。在本領域中，互連線有時也被稱為跡線、導線、線路、金屬，或簡稱地稱為互連。
73.在實施例中，也如本說明書通篇所用，硬掩模材料、帽蓋層或插塞由與層間電介質材料不同的電介質材料構成。在一個實施例中，不同的硬掩模、帽蓋或插塞材料可以用在不同的區域中，以便相對於彼此以及相對於下覆電介質和金屬層提供不同生長或蝕刻選擇性。在一些實施例中，硬掩模層、帽蓋或插塞層包括矽的氮化物(例如，氮化矽)層、或矽的氧化物層、或兩者、或其組合。其他合適材料可以包括基於碳的材料。根據特定的實施方式，可以使用本領域已知的其他硬掩模、帽蓋或插塞層。硬掩模、帽蓋或插塞層可以通過cvd、pvd或通過其他沉積方法來形成。
74.在實施例中，也如本說明書通篇所用，使用193nm浸沒式光刻(i193)、euv和/或ebdw光刻等來執行光刻操作。可以使用正色調或負色調抗蝕劑。在一個實施例中，光刻掩模是由形貌掩模部分、抗反射塗層(arc)和光致抗蝕劑層構成的三層掩模。在特定的這樣的實施例中，形貌掩模部分是碳硬掩模(chm)層，並且抗反射塗層是矽arc層。
75.在另一方面中，可以使用正側結構的背側顯露製造方法來製造本文描述的集成電路結構。在一些示例性實施例中，電晶體或者其他器件結構的背側顯露需要晶圓級背側處理。與常規tsv類型的技術對比，可以以器件單元的密度執行如本文所述的電晶體的背側顯露，並且甚至在器件的子區域域內執行顯露。此外，可以執行電晶體的這種背側顯露，以基本上去除在正側器件處理期間器件層設置在其上的所有施主襯底。這樣，在電晶體的背側顯露之後的器件單元中的半導體厚度可能僅為幾十或幾百納米的情況下，微米深的tsv變得不必要。
76.本文描述的顯露技術可以實現從「自底向上」器件製造到「中心向外」製造的範例轉變，其中，「中心」是用於正側製造、從背側顯露、並且再次用於背側製造的任何層。當主要依賴於正側處理時，對器件結構的正側和顯露背側的處理可以解決與製造3d ic相關聯的許多挑戰。
77.可以採用電晶體的背側顯露方法，例如，以去除施主-寄主(donor-host)襯底組件的載體層和中間層的至少一部分，例如，如下所述的圖4a-4h和圖5a-5h所示。工藝流程開始於輸入施主-寄主襯底組件。施主-寄主襯底中的載體層的厚度被拋光(例如，cmp)和/或用溼法或幹法(例如，等離子體)蝕刻工藝蝕刻。可以採用已知合適於載體層的成分的任何研磨、拋光和/或溼法/幹法蝕刻工藝。例如，在載體層是iv族半導體(例如，矽)的情況下，可以採用已知合適於減薄半導體的cmp漿料。同樣，也可以採用已知合適於減薄iv族半導體的任何溼法蝕刻劑或等離子體蝕刻工藝。
78.在一些實施例中，在以上之前，沿著基本上平行於中間層的斷裂平面來解理(cleave)載體層。可以利用解理或斷裂工藝來去除作為大塊物質的載體層的相當大的部分，從而減少去除載體層所需的拋光或蝕刻時間。例如，在載體層的厚度為400-900μm的情況下，可以通過實踐已知促進晶圓級斷裂的任何毯式注入(blanket implant)來解理掉100-700μm。在一些示例性實施例中，將輕元素(例如，h、he或li)注入到載體層內期望斷裂平面的均勻目標深度。在這種解理工藝之後，然後，可以對施主-寄主襯底組件中剩餘的載體層的厚度進行拋光或蝕刻以完成去除。替代地，在載體層未斷裂的情況下，可以採用研磨、拋光和/或蝕刻操作來去除更大厚度的載體層。
79.接下來，檢測中間層的暴露。檢測用於識別在施主襯底的背側表面已經前進到接近器件層時的點。可以實踐已知合適於檢測用於載體層和中間層的材料之間的轉變的任何終點檢測技術。在一些實施例中，一個或多個終點標準基於在執行拋光或蝕刻期間檢測施主襯底的背側表面的光吸收或發射的改變。在一些其他實施例中，終點標準與在施主襯底背側表面的拋光或蝕刻期間的副產物的光吸收或發射的改變相關聯。例如，與載體層蝕刻副產物相關聯的吸收或發射波長可以作為載體層與中間層的不同成分的函數而改變。在其他實施例中，終點標準與拋光或蝕刻施主襯底的背側表面的副產物中的物質的質量的改變相關聯。例如，處理的副產品可以通過四極質量分析器進行採樣，並且物質質量的改變可以與載體層和中間層的不同成分相關。在另一示例性實施例中，終點標準與施主襯底的背側表面和與施主襯底的背側表面接觸的拋光表面之間的摩擦力的改變相關聯。
80.在去除工藝相對於中間層對載體層具有選擇性的情況下，中間層的檢測可以被增強，因為載體去除工藝中的不均勻性可以通過載體層與中間層之間的蝕刻速率差異(δ)來減輕。如果研磨、拋光、和/或蝕刻操作以充分低於去除載體層的速率的速率去除中間層，則檢測甚至可以被跳過。如果不採用終點標準，則如果中間層的厚度足以用於蝕刻的選擇性，則預定固定持續時間的研磨、拋光、和/或蝕刻操作可以在中間層材料上停止。在一些示例中，載體蝕刻速率：中間層蝕刻速率是3:1-10:1或更大。
81.在暴露中間層時，可以去除中間層的至少一部分。例如，可以去除中間層中的一個或多個組分層。例如，可以通過拋光均勻地去除的中間層的厚度。替代地，可以用掩模或毯式蝕刻工藝去除中間層的厚度。該工藝可以採用與用於減薄載體相同的拋光或蝕刻工藝，或者可以是具有不同工藝參數的不同工藝。例如，在中間層為載體去除工藝提供蝕刻停止
部的情況下，後一操作可以採用不同的拋光或蝕刻工藝，該不同的拋光或蝕刻工藝相比於器件層的去除更有利於中間層的去除。在要去除小於幾百納米的中間層的厚度的情況下，去除工藝可以相對較慢，可以針對整個晶圓的均勻性被優化，並且可以比用於去除載體層的控制更精確。所採用的cmp工藝可以例如採用漿料，該漿料在半導體(例如，矽)與圍繞器件層並且嵌入在中間層內的電介質材料(例如，sio)(例如，作為相鄰器件區域之間的電隔離)之間提供非常高的選擇性(例如，100：1-300：1或更高)。
82.對於通過完全去除中間層而顯露器件層的實施例，可以在器件層的暴露背側或其中的特定器件區域上開始背側處理。在一些實施例中，背側器件層處理包括穿過設置在中間層與先前在器件層中製造的器件區域(例如，源極或漏極區域)之間的器件層的厚度的進一步拋光、或溼法/幹法蝕刻。
83.在一些實施例中，其中用溼法和/或等離子體蝕刻使載體層、中間層或器件層背側凹陷，這種蝕刻可以是圖案化蝕刻或材料選擇性蝕刻，其賦予器件層背側表面顯著的非平面性或形貌。如下文進一步所述，圖案化可以在器件單元內(即，「單元內」圖案化)或者可以跨越器件單元(即，「單元間」圖案化)。在一些圖案化蝕刻實施例中，採用中間層的至少部分厚度作為用於背側器件層圖案化的硬掩模。因此，掩模蝕刻工藝可以在對應的掩模器件層蝕刻之前。
84.上文描述的處理方案可以產生施主-寄主襯底組件，該施主-寄主襯底組件包括ic器件，該ic器件具有中間層的背側、器件層的背側、和/或器件層內的一個或多個半導體區域的背側、和/或顯露的正側金屬化。然後在下遊處理期間，可以對這些顯露區域域中的任何區域執行附加的背側處理。
85.根據本公開內容的一個或多個實施例，為了實現對分區源極或漏極觸點結構的背側接入，可以在晶圓級實踐雙側器件處理方案。在一些示例性實施例中，可以處理大的合規襯底(例如，300或450mm直徑)晶圓。在示例性處理方案中，提供了包括器件層的施主襯底。在一些實施例中，器件層是ic器件所採用的半導體材料。作為一個示例，在諸如場效應電晶體(fet)的電晶體器件中，溝道半導體由半導體器件層形成。作為另一示例，對於諸如光電二極體的光學器件，漂移和/或增益半導體由器件層形成。該器件層也可以用於ic器件的無源結構中。例如，光波導可以採用從器件層圖案化的半導體。
86.在一些實施例中，施主襯底包括材料層的堆疊體。這樣的材料堆疊體可以促進包括器件層但是缺少施主襯底的其他層的ic器件層級(stratum)的後續形成。在示例性實施例中，施主襯底包括通過一個或多個中間材料層與器件層分離的載體層。載體層在器件層的正側處理期間提供機械支撐。載體還可以提供半導體器件層中的結晶度的基礎。(一個或多個)中間層可以促進載體層的去除和/或器件層背側的顯露。
87.然後執行正側製造操作，以形成包括器件層中的一個或多個區域的器件結構。可以採用任何已知的正側處理技術來形成任何已知的ic器件，並且在本文其他部分進一步描述示例性實施例。然後將施主襯底的正側接合到寄主襯底，以形成器件-寄主組件。寄主襯底在器件層的背側處理期間提供正側機械支撐。寄主襯底還可能需要集成電路，在施主襯底上製造的ic器件與該集成電路互連。對於這樣的實施例，寄主襯底和施主襯底的接合可能還需要通過混合(電介質/金屬)鍵合形成3d互連結構。可以採用任何已知的寄主襯底和晶圓級接合技術。
88.工藝流程繼續，其中通過去除載體層的至少一部分來顯露器件層級的背側。在一些另外的實施例中，在顯露操作期間，還可以去除沉積在器件層上方的任何中間層和/或正側材料的部分。如本文在一些示例性實施例的上下文中的其他部分所述，(一個或多個)中間層可以促進器件層級背側的高度均勻暴露，例如用作在晶圓級背側顯露工藝中採用的蝕刻標記或蝕刻停止部中的一個或多個。處理從背側暴露的器件層級表面以形成雙側器件層級。然後，可以用一種或多種非原生材料替換與器件區域界面連接的原生材料，例如施主襯底的那些材料中的任何一種。例如，半導體器件層或中間層的部分可以用一種或多種其他半導體、金屬或電介質材料替換。在一些另外的實施例中，也可以替換在顯露操作期間去除的正側材料的部分。例如，在正側器件製造期間形成的電介質間隔體、柵極堆疊體或觸點金屬化的部分可以在正側器件的背側去處理/再處理期間被一個或多個其他半導體、金屬或電介質材料替換。在另外其他實施例中，第二器件層級或金屬中介層鍵合到顯露背側。
89.上述工藝流程提供了器件層級-寄主襯底組件。然後可以進一步處理器件層級-寄主組件。例如，可以採用任何已知的技術來單切和封裝器件層級-寄主襯底組件。在寄主襯底是完全犧牲性的情況下，器件層級-寄主襯底的封裝可能需要將寄主襯底與器件層級分離。在寄主襯底不完全是犧牲性的情況下(例如，在寄主襯底還包括器件層級的情況下)，可以在以上工藝流程的後續重複期間將器件層級-寄主組件輸出反饋作為寄主襯底輸入。因此，上述方法的重複可以形成任意數量的雙側器件層級的晶圓級組裝，例如，每層級的厚度僅為幾十或幾百納米。在一些實施例中，並且如本文其他部分進一步描述的，對器件層級內的一個或多個器件單元進行電測試，例如作為雙側器件層級的晶圓級組裝的製造中的成品率控制點。在一些實施例中，電測試需要背側器件探測。
90.圖4a-4h示出了根據一些實施例的利用雙側器件處理方法處理的襯底的平面圖。圖5a-5h示出了根據一些實施例的利用雙側器件處理方法處理的襯底的截面圖。
91.如圖4a和圖5a所示，施主襯底401包括在正側晶圓表面上方任意空間布局中的多個ic管芯411。可以按照形成任何器件結構的任何技術執行ic管芯411的正側處理。在示例性實施例中，管芯411包括器件層415內的一個或多個半導體區域。中間層410將器件層415與載體層405分離。在示例性實施例中，中間層410與載體層405和器件層415兩者直接接觸。替代地，一個或多個間隔體層可以設置在中間層410與器件層415和/或載體層405之間。施主襯底401還可以包括其他層，例如，設置在器件層415上方和/或載體層405下方的其他層。
92.器件層415可以包括已知適合於特定ic器件(例如但不限於電晶體、二極體和電阻器)的任何器件材料成分的一個或多個層。在一些示例性實施例中，器件層415包括一個或多個iv族(即iupac第14族)半導體材料層(例如si、ge、sige)、iii-v族半導體材料層(例如gaas、ingaas、inas、inp)或iii-n族半導體材料層(例如gan、algan、ingan)。器件層415還可以包括一個或多個半導體過渡金屬二硫屬化物(tmd或tmdc)層。在其他實施方式中，器件層415包括一個或多個石墨烯層，或具有半導體特性的石墨烯材料層。在另外其他實施例中，器件層415包括一個或多個氧化物半導體層。示例性氧化物半導體包括過渡金屬(例如，iupac第4-10族)或後過渡金屬(例如，iupac第11-14族)的氧化物。在有利的實施例中，氧化物半導體包括cu、zn、sn、ti、ni、ga、in、sr、cr、co、v或mo中的至少一種。金屬氧化物可以是低氧化物(a2o)、一氧化物(ao)、二氧化物(ao2)、三氧化物(abo3)及其混合物。在其他實施例中，器件層415包括一個或多個磁性、鐵磁、鐵電材料層。例如，器件層415可以包括已知適合
於隧穿結器件(例如但不限於磁隧穿結(mtj)器件)的任何材料的一個或多個層。
93.在一些實施例中，器件層415基本上是單晶的。儘管是單晶，但是仍然可能存在大量的晶體缺陷。在其他實施例中，器件層415是非晶的或納米晶的。器件層415可以是任何厚度(例如，圖5a中的z維度)。在一些示例性實施例中，器件層415具有大於由管芯411用作構建在器件層415上和/或嵌入器件層415中而不需要延伸穿過器件層415的整個厚度的管芯411的功能半導體區域的至少一些半導體區域的z厚度的厚度。在一些實施例中，管芯411的半導體區域僅被設置在器件層415的頂側厚度內，該頂側厚度在圖5a中由虛線412劃界。例如，管芯411的半導體區域可以具有200-300nm或更小的z厚度，而器件層可以具有700-1000nm或更大的z厚度。這樣，大約600nm的器件層厚度可以將管芯411的半導體區域與中間層410分離。
94.載體層405可以具有與器件層415相同的材料成分，或者可以具有與器件層415不同的材料成分。對於載體層405和器件層415具有相同成分的實施例，這兩層可以通過它們相對於中間層410的位置來標識。在器件層415是晶體iv族、iii-v族或iii-n族半導體的一些實施例中，載體層405是與器件層415相同的晶體iv族、iii-v族或iii-n族半導體。在器件層415是晶體iv族、iii-v族或iii-n族半導體的替代實施例中，載體層405是與器件層415不同的晶體iv族、iii-v族或iii-n族半導體。在另外其他實施例中，載體層405可以包括或者可以是器件層415轉移到或者生長在其上的材料。例如，載體層可以包括一個或多個非晶氧化物層(例如，玻璃)或晶體氧化物層(例如，藍寶石)、聚合物片、或構建或層壓到結構支撐體中的任何(一種或多種)材料，該結構支撐體已知在ic器件處理期間適合作為載體。載體層405可以是根據載體材料特性和襯底直徑的任何厚度(例如，圖5a中的z維度)。例如，在載體層405是大規格(例如，300-450mm)半導體襯底的情況下，載體層厚度可以是700-1000μm或更大。
95.在一些實施例中，一個或多個中間層410設置在載體層405與器件層415之間。在一些示例性實施例中，中間層410在成分上不同於載體層405，使得中間層410可以用作在後續去除載體層405期間可檢測的標記。在一些這樣的實施例中，中間層410具有這樣的成分，即，當暴露於載體層405的蝕刻劑時，該成分將以比載體層405顯著更慢的速率蝕刻(即，中間層410用作載體層蝕刻工藝的蝕刻停止部)。在另外的實施例中，中間層410具有與器件層415的成分不同的成分。例如，中間層410可以是金屬、半導體或電介質材料。
96.在載體層405和器件層415中的至少一個是晶體半導體的一些示例性實施例中，中間層410也是晶體半導體層。中間層410還可以具有與載體層405和/或器件層415相同的結晶度和晶體取向。相對於中間層410是需要將中間層410鍵合(例如，熱壓鍵合)到中間層410和/或載體層405的材料的替代實施例，此類實施例可以具有降低施主襯底成本的優點。
97.對於中間層410是半導體的實施例，主要半導體晶格元素、合金成分或雜質濃度中的一個或多個可以至少在載體層405與中間層410之間變化。在至少載體層405是iv族半導體的一些實施例中，中間層410也可以是iv族半導體，但是是不同的iv族元素或合金和/或摻雜有雜質水平與載體層405的不同的雜質物質。例如，中間層410可以是在矽載體上外延生長的矽鍺合金。對於這樣的實施例，贗晶中間層可以異質外延生長到低於臨界厚度的任何厚度。替代地，中間層410可以是厚度大於臨界厚度的弛豫緩衝層。
98.在至少載體層405是iii-v族半導體的其他實施例中，中間層410也可以是iii-v族
半導體，但是是不同的iii-v族合金和/或摻雜有雜質水平與載體層405的不同的雜質物質。例如，中間層410可以是在gaas載體上外延生長的algaas合金。在載體層405和器件層415都是晶體半導體的一些其他實施例中，中間層410也是晶體半導體層，其還可以具有與載體層405和/或器件層415相同的結晶度和晶體取向。
99.在載體層405和中間層410兩者是相同或不同主要半導體晶格元素的實施例中，雜質摻雜劑可以區分載體與中間層。例如，中間層410和載體層405都可以是矽晶體，其中中間層410沒有存在於載體層405中的雜質，或者摻雜有不存在於載體層405中的雜質，或者摻雜到與存在於載體層405中的雜質不同的水平。雜質差異可以在載體與中間層之間賦予蝕刻選擇性，或者僅僅引入可檢測的物質。
100.中間層410可以摻雜有電活性的雜質(即，使其成為n型或p型半導體)或不摻雜，因為雜質可以在隨後的載體去除期間提供用於檢測中間層410的任何基礎。用於一些半導體材料的示例性電活性雜質包括iii族元素(例如b)、iv族元素(例如p)。任何其他元素可以用作非電活性物質。中間層410內的雜質摻雜劑濃度僅需與載體層405的雜質摻雜劑濃度相差足以用於檢測的量，該量可以根據檢測技術和檢測器靈敏度預先確定。
101.如本文其他部分進一部描述的，中間層410可以具有不同於器件層415的成分。在一些這樣的實施例中，中間層410可以具有與器件層415的帶隙不同的帶隙。例如，中間層410可以具有比器件層415更寬的帶隙。
102.在中間層410包括電介質材料的實施例中，電介質材料可以是無機材料(例如sio、sin、sion、sioc、氫矽倍半氧烷、甲基矽倍半氧烷)或有機材料(聚醯亞胺、聚降冰片烯、苯並環丁烯)。對於一些電介質實施例，中間層410可以形成為嵌入層(例如，通過將氧注入到矽器件和/或載體層中的siox)。電介質中間層的其他實施例可能需要將載體層405鍵合(例如，熱壓鍵合)到器件層415。例如，在施主襯底401是氧化物上半導體(soi)襯底的情況下，可以氧化載體層405和器件層415之一或兩者並且將它們鍵合在一起以形成sio中間層410。對於其他無機或有機電介質材料，可以採用類似的鍵合技術。
103.在一些其他實施例中，中間層410包括在層內橫向間隔開的兩種或更多種材料。兩種或更多種材料可以包括電介質與半導體、電介質與金屬、半導體與金屬、電介質與金屬、兩種不同電介質、兩種不同半導體或兩種不同金屬。在這樣的中間層內，第一材料可以圍繞第二材料的島，所述島延伸穿過中間層的厚度。例如，中間層可以包括圍繞半導體的島的場隔離電介質，所述島延伸穿過中間層的厚度。半導體可以在圖案化的電介質的開口內外延生長，或者電介質材料可以沉積在圖案化的半導體的開口內。
104.在一些示例性實施例中，半導體特徵(例如鰭狀物或臺面)被蝕刻到半導體器件層的正側表面中。圍繞這些特徵的溝槽隨後可以用隔離電介質回填，例如在任何已知的淺溝槽隔離(sti)工藝之後。可以採用一個或多個半導體特徵或隔離電介質來終止背側載體去除工藝，例如作為背側顯露蝕刻停止部。在一些實施例中，溝槽隔離電介質的顯露可以停止、顯著地延遲、或引起用於終止背側載體拋光的可檢測信號。例如，在暴露圍繞包括器件層的半導體特徵的溝槽隔離電介質的(底部)表面時，採用具有高選擇性的漿料的載體半導體的cmp拋光可能顯著減慢，該高選擇性相對於去除隔離電介質(例如sio)更有利於去除載體半導體(例如si)。因為器件層設置在中間層的正側上，所以器件層不需要直接暴露於背側顯露工藝。
105.值得注意的是，對於中間層包括半導體和電介質兩者的實施例，中間層厚度可以顯著大於與中間層和載體的晶格失配相關聯的臨界厚度。鑑於臨界厚度以下的中間層可能厚度不足以適應晶圓級背側顯露工藝的不均勻性，具有較大厚度的實施例可以有利地增加背側顯露工藝窗口。具有針孔電介質的實施例可以另外促進載體層和器件層的後續分離，以及提高器件層內的晶體質量。
106.在包括半導體和電介質的中間層內的半導體材料也可以是同質外延的。在一些示例性實施例中，矽外延器件層通過設置在矽載體層上方的針孔電介質生長。
107.繼續圖4a和圖5a的描述，中間層410也可以是金屬。對於這樣的實施例，金屬可以是已知適合於鍵合到載體層405或器件層415的任何成分。例如，載體層405和器件層415中的任一個或兩者可以用金屬(例如但不限於au或pt)來塗保護層(finished)，並且隨後被鍵合在一起，例如以形成au或pt中間層410。這種金屬也可以是中間層的一部分，該中間層還包括圍繞金屬特徵的圖案化電介質。
108.中間層410可以是任何厚度(例如，圖5a中的z高度)。中間層應該足夠厚，以確保在暴露器件區域和/或器件層415之前可以可靠地終止載體去除操作。中間層410的示例性厚度範圍從幾百納米到幾微米，並且可以根據例如要去除的載體材料的量、載體去除工藝的均勻性和載體去除工藝的選擇性而變化。對於中間層具有與載體層405相同的結晶度和晶體取向的實施例，載體層厚度可以被減小中間層410的厚度。即，中間層410可以是700-1000μm厚的iv族晶體半導體襯底的頂部部分，該iv族晶體半導體襯底也用作載體層。在贗晶異質外延實施例中，中間層厚度可以被限制到臨界厚度。對於採用縱橫比捕獲(art)或另一種完全弛豫緩衝架構的異質外延中間層實施例，中間層可以具有任何厚度。
109.如圖4b和圖5b進一步所示，施主襯底401可以接合到寄主襯底402，以形成施主-寄主襯底組件403。在一些示例性實施例中，施主襯底401的正側表面接合到寄主襯底402的表面，使得器件層415靠近寄主襯底402，並且載體層405遠離寄主襯底402。寄主襯底402可以是已知適合於接合到器件層415和/或在器件層415上方製造的正側堆疊體的任何襯底。在一些實施例中，寄主襯底402包括一個或多個附加器件層級。例如，寄主襯底402還可以包括一個或多個器件層(未示出)。寄主襯底402可以包括集成電路，在寄主襯底402的器件層中製造的ic器件與該集成電路互連，在這種情況下，器件層415與寄主襯底402的接合可能還需要通過晶圓級鍵合形成3d互連結構。
110.雖然圖5b沒有詳細示出，但是在器件層415與寄主襯底402之間可以存在任何數量的正側層，例如互連金屬化級和層間電介質(ild)層。可以採用任何技術來接合寄主襯底402和施主襯底401。在本文其他部分進一步描述的一些示例性實施例中，施主襯底401與寄主襯底402的接合通過金屬-金屬、氧化物-氧化物或混合(金屬/氧化物-金屬/氧化物)熱壓鍵合。
111.在寄主襯底402面向在與載體層405相對的一側上的器件層415的情況下，如圖4c和圖5c進一步所示，可以去除載體層405的至少一部分。在去除整個載體層405的情況下，施主-寄主襯底組件403保持高度均勻的厚度，具有平坦的背側和正側表面。替代體，可以掩蔽載體層405，並且中間層410僅在未掩蔽的子區域中暴露，以形成非平面背側表面。在圖4c和圖5c所示的示例性實施例中，從施主-寄主襯底組件403的整個背側表面去除載體層405。載體層405可以通過例如解理、研磨和/或拋光(例如化學機械拋光)和/或溼法化學蝕刻和/或
等離子蝕刻穿過載體層的厚度而被去除，以暴露中間層410。可以採用一個或多個操作來去除載體層405。有利地，可以基於對中間層410的暴露敏感的持續時間或終點信號來終止(一個或多個)去除操作。
112.在另外的實施例中，例如如圖4d和圖5d所示，也至少部分地蝕刻中間層410以暴露器件層415的背側。中間層410的至少一部分可以在其用作載體層蝕刻停止部和/或載體層蝕刻終點觸發部之後被去除。在去除整個中間層410的情況下，施主-寄主襯底組件403維持高度均勻的器件層厚度，其中由中間層提供的平坦背側和正側表面比載體層薄得多。替代地，可以掩蔽中間層410，並且僅在未被掩蔽的子區域中暴露器件層415，從而形成非平坦的背側表面。在圖4d和圖5d所示的示例性實施例中，從施主-寄主襯底組件403的整個背側表面去除中間層410。可以這樣去除中間層410，例如，通過拋光(例如，化學機械拋光)、和/或毯式溼法化學蝕刻、和/或毯式等離子體蝕刻穿過中間層的厚度，以暴露器件層415。可以採用一個或多個操作來去除中間層410。有利地，可以基於對器件層415的暴露敏感的持續時間或終點信號來終止(一個或多個)去除操作。
113.在一些另外的實施例中，例如如圖4e和圖5e所示，部分蝕刻器件層415，以暴露先前在正側處理期間形成的器件結構的背側。在器件層415用於製造一個或多個器件半導體區域和/或其用作中間層蝕刻停止部或終點觸發部之後，可以去除器件層415的至少一部分。在器件層415在整個襯底區域上方被減薄的情況下，施主-寄主襯底組件403保持高度均勻減小的厚度，並且具有平坦的背表面和正表面。替代地，可以掩蔽器件層415，並且僅在未被掩蔽的子區域中選擇性地顯露器件結構(例如，器件半導體區域)，從而形成非平坦的背側表面。在圖4e和圖5e所示的示例性實施例中，器件層415在施主-寄主襯底組件403的整個背側表面上方被減薄。例如，可以通過拋光(例如，化學機械拋光)和/或溼法化學蝕刻和/或等離子體蝕刻穿過器件層的厚度來減薄器件層415，以暴露一個或多個器件半導體區域和/或先前在正側處理期間形成一個或多個的其他器件結構(例如，正側器件端子觸點金屬化、間隔體電介質等)。可以採用一個或多個操作來減薄器件層415。有利地，可以基於對器件層415內的圖案化特徵的暴露敏感的持續時間或終點信號來終止器件層減薄。例如，在正側處理形成器件隔離特徵(例如，淺溝槽隔離)的情況下，可以在暴露隔離電介質材料時終止器件層415的背側減薄。
114.非原生材料層可以沉積在中間層的背側表面、器件層和/或器件層415內的特定器件區域上方，和/或沉積在一個或多個其他器件結構(例如，正側器件端子觸點金屬化、間隔體電介質等)上方。從背側暴露(顯露)的一種或多種材料可以覆蓋有非原生材料層或用這個材料替換。在圖4f和圖5f所示的一些實施例中，非原生材料層420沉積在器件層415上。非原生材料層420可以是具有與被去除以顯露器件層級的背側的材料的成分和/或微結構不同的成分和/或微結構的任何材料。例如，在去除中間層410以暴露器件層415的情況下，非原生材料層420可以是與中間層410的成分或微結構不同的另一半導體。在器件層415是iii-n族半導體的一些這樣的實施例中，非原生材料層420也可以是在iii-n族器件區域的顯露的背側表面上再生長的相同或不同成分的iii-n族半導體。該材料可以從顯露的iii-n族器件區域外延地再生長，例如，以具有比去除的材料的晶體質量更好的晶體質量，和/或在器件層內和/或器件層內的器件區域內引起應變，和/或形成適合於堆疊器件的器件半導體區域的垂直(例如，z維度)堆疊體。
115.在器件層415是iii-v族半導體的一些其他實施例中，非原生材料層420也可以是在iii-v族器件區域的顯露的背側表面上再生長的相同或不同成分的iii-v族半導體。該材料可以從顯露的iii-v族器件區域外延地再生長，例如，以具有比去除的材料的晶體質量相對更好的晶體質量，和/或在器件層內或器件層內的特定器件區域內引起應變，和/或形成適合於堆疊器件的器件半導體區域的垂直堆疊體。
116.在器件層415是iv族半導體的一些其他實施例中，非原生材料層420也可以是在iv族器件區域的顯露的背側表面上再生長的相同或不同成分的iv族半導體。該材料可以從顯露的iv族器件區域外延地再生長，例如，以具有比去除的材料的晶體質量相對更好的晶體質量，和/或在器件區域內引起應變，和/或形成適合於堆疊器件的器件半導體區域的堆疊體。
117.在一些其他實施例中，非原生材料層420是電介質材料，例如但不限於sio、sion、sioc、氫矽倍半氧烷、甲基矽倍半氧烷、聚醯亞胺、聚降冰片烯、苯並環丁烯等。這種電介質的沉積可以用於電隔離各種器件結構，例如半導體器件區域，各種器件結構可以在施主襯底401的正側處理期間預先形成。
118.在一些其他實施例中，非原生材料層420是導電材料，例如已知適合於接觸從背側顯露的器件區域的一個或多個表面的任何元素金屬或金屬合金。在一些實施例中，非原生材料層420是適合於接觸從背側顯露的器件區域(例如，電晶體源極或漏極區域)的金屬化部。在實施例中，可以形成金屬間觸點例如nixsiy、tixsiy、ni:si:pt、tisi、cosi等。另外，可以使用注入物(例如，p、ge、b等)來實現魯棒的觸點。
119.在一些實施例中，非原生材料層420是材料的堆疊體，例如包括柵極電介質層和柵極電極層兩者的fet柵極堆疊體。作為一個示例，非原生材料層420可以是適合於接觸從背側顯露的半導體器件區域(例如，電晶體溝道區域)的柵極電介質堆疊體。描述為用於器件層415的選項的任何其他材料也可以沉積在器件層415的背側上方和/或形成在器件層415內的器件區域上方。例如，非原生材料層420可以是上述氧化物半導體、tmdc或隧穿材料中的任何一種，其可以沉積在背側上，例如以遞增地製造垂直堆疊的器件層級。
120.背側晶圓級處理可以以任何已知的適合於正側處理的方式繼續。例如，可以使用任何已知的光刻和蝕刻技術將非原生材料層420圖案化為有源器件區域、器件隔離區域、器件觸點金屬化或器件互連。背側晶圓級處理還可以製造將不同器件的端子耦接到ic中的一個或多個互連金屬化級。在本文其他部分進一步描述的一些實施例中，可以採用背側處理將電源總線互連到ic內的各種器件端子。
121.在一些實施例中，背側處理包括鍵合到次級寄主襯底。這種鍵合可以採用任何層轉移工藝來將背側(例如，非原生)材料層接合到另一襯底。在這種接合之後，可以去除之前的寄主襯底作為犧牲施主以重新暴露器件層的正側堆疊體和/或正側。這樣的實施例可以使得能夠重複地進行器件層級的側面對側面的層壓，其中第一器件層用作組件的核心。在圖4g和圖5g中所示的一些實施例中，接合到非原生材料層420的次級寄主襯底440在去除寄主襯底402時至少提供機械支撐。
122.可以採用任何鍵合，例如但不限於熱壓鍵合，以將次級寄主襯底440接合到非原生材料層420。
123.在一些實施例中，次級寄主襯底440的表面層和非原生材料層420兩者是熱壓鍵合
的連續電介質層(例如，sio)。在一些其他實施例中，次級寄主襯底440的表面層和非原生材料層420兩者包括熱壓鍵合的金屬層(例如，au、pt等)。在其他實施例中，次級寄主襯底440的表面層和非原生材料層420中的至少一個被圖案化，包括經圖案化的金屬表面(即，跡線)和周圍電介質(例如，隔離)兩者，它們被熱壓鍵合以形成混合(例如，金屬/氧化物)接合部。對於這樣的些實施例，在鍵合工藝期間，對準(例如，光學地)次級寄主襯底440和經圖案化的非原生材料層420中的結構特徵。在一些實施例中，非原生材料層420包括耦接到在器件層415中製造的電晶體的端子的一個或多個導電背側跡線。導電背側跡線可以例如鍵合到次級寄主襯底440上的金屬化部。
124.器件層級的鍵合可以在完成器件層的正側處理之前或之後從器件層的正側和/或背側進行。可以在基本完成器件(例如電晶體)的正側製造之後執行背側鍵合工藝。替代地，可以在完成器件(例如，電晶體)的正側製造之前執行背側鍵合工藝，在這種情況下，器件層的正側可以在背側鍵合工藝之後接受附加的處理。如圖4h和圖5h中進一步所示，例如，正側處理包括去除寄主襯底402(作為第二施主襯底)以重新暴露器件層415的正側。此時，施主-寄主襯底組件403包括通過非原生材料層420接合到器件層415的次級寄主440。
125.在另一方面中，諸如以上關於圖2a-2f描述的摻雜子鰭狀物結構可以包括在集成電路結構中，例如由自對準柵極端部帽蓋(sage)結構分離的相鄰半導體結構或器件。特定實施例可以涉及在sage架構中集成多寬度(多wsi)納米線和納米帶，並且通過sage壁分離。在實施例中，在前端工藝流程的sage架構部分中將納米線/納米帶與多wsi集成。這種工藝流程可以涉及不同wsi的納米線和納米帶的集成，以提供具有低功率和高性能的下一代電晶體的魯棒功能。相關聯的外延源極或漏極區域可以被嵌入(例如，納米線的部分被去除，並且然後執行源極或漏極(s/d)生長)。
126.為了提供進一步的上下文，自對準柵極端部帽蓋(sage)架構的優點可以包括實現更高的布局密度，並且特別地，縮小擴散至擴散間隔。為了提供說明性比較，圖6示出了根據本公開內容的實施例的穿過用於非端部帽蓋架構的納米線和鰭狀物截取的截面圖。圖7示出了根據本公開內容的實施例的穿過用於自對準柵極端部帽蓋(sage)架構的納米線和鰭狀物截取的截面圖。
127.參考圖6，集成電路結構600包括襯底602，襯底602具有在橫向圍繞鰭狀物604的下部部分的隔離結構608之上從其突出一定量606的鰭狀物604。鰭狀物的上部部分可以包括局部隔離結構622和生長增強層620，如圖所示。對應的納米線605在鰭狀物604上方。可以在集成電路結構600上方形成柵極結構以製造器件。然而，可以通過增加鰭狀物604/納米線605對之間的間隔來適應這種柵極結構中的中斷。
128.參考圖6，在實施例中，在柵極形成之後，結構600的下部部分可以被平坦化和/或蝕刻到水平面634，以便留下包括柵極結構和外延源極結構或漏極結構的暴露的底表面的背側表面。應當理解，可以在外延源極結構或漏極結構的暴露的底表面上形成背側(底部)觸點。還應當理解，平坦化和/或蝕刻可以進行到其他水平面，例如630或632。
129.相比之下，參考圖7，集成電路結構750包括襯底752，襯底752具有在橫向圍繞鰭狀物754的下部部分的隔離結構758之上從其突出一定量756的鰭狀物754。鰭狀物的上部部分可以包括局部隔離結構772和生長增強層770，如圖所示。對應的納米線755在鰭狀物754上方。隔離sage壁760(如圖所示，其可以包括其上的硬掩模)被包括在隔離結構758內和相鄰
的鰭狀物754/納米線755對之間。隔離sage壁760和最近的鰭狀物754/納米線755對之間的距離限定了柵極端部帽蓋間隔762。柵極結構可以形成在集成電路結構750上方，在隔離sage壁之間以製造器件。在這種柵極結構中的中斷是由隔離sage壁造成的。由於隔離sage壁760是自對準的，因此可以使來自常規方法的限制降到最低，以使得擴散至擴散間隔能夠更為積極。此外，由於柵極結構在所有位置處都包括中斷，因此各個柵極結構部分可以通過形成在隔離sage壁760上方的局部互連來層連接。在實施例中，如圖所示，隔離sage壁760各自包括下部電介質電部分和下部電介質部分上的電介質帽蓋。
130.參考圖7，在實施例中，在柵極形成之後，結構700的下部部分可以被平坦化和/或蝕刻到水平面784，以便留下包括柵極結構和外延源極結構或漏極結構的暴露的底表面的背側表面。應當理解，可以在外延源極結構或漏極結構的暴露的底表面上形成背側(底部)觸點。還應當理解，平坦化和/或蝕刻可以進行到其他水平面，例如780或782。
131.自對準柵極端部帽蓋(sage)處理方案涉及形成自對準到鰭狀物的柵極/溝槽觸點端部帽蓋，而不需要額外的長度來解決掩模未對準。因此，可以實施實施例以實現電晶體布局面積的縮小。本文描述的實施例可以涉及柵極端部帽蓋隔離結構的製造，柵極端部帽蓋隔離結構也可以被稱為柵極壁、隔離柵極壁或自對準柵極端部帽蓋(sage)壁。
132.在實施例中，如通篇所述，自對準柵極端部帽蓋(sage)隔離結構可以由合適於最終將永久柵極結構的部分彼此電隔離或對該隔離有貢獻的一種或多種材料構成。示例性材料或材料組合包括單一材料結構，例如二氧化矽、氮氧化矽、氮化矽或碳摻雜的氮化矽。其他示例性材料或材料組合包括多層堆疊體，所述多層堆疊體具有下部部分二氧化矽、氮氧化矽、氮化矽或碳摻雜的氮化矽以及上方部分更高介電常數材料(例如，氧化鉿)。
133.應當理解，諸如以上關於圖2a-2f描述的摻雜子鰭狀物結構可以包括在集成電路結構中，例如基於納米線或納米帶的器件。為了突出顯示具有三個垂直布置的納米線的示例性集成電路結構，圖8a示出了根據本公開內容的實施例的基於納米線的集成電路結構的三維截面圖。圖8b示出了圖8a的基於納米線的集成電路結構沿a-a』軸截取的截面源極或漏極圖。圖8c示出了圖8a的基於納米線的集成電路結構沿b-b』軸截取的截面溝道圖。
134.參考圖8a，集成電路結構800包括在襯底802之上的一個或多個垂直堆疊的納米線(804組)。在實施例中，如圖所示，局部隔離結構802c、生長增強層802b和下部襯底部分802a被包括在襯底802中，如圖所示。為了說明性目的，為了強調納米線部分，沒有示出在最底部納米線下方並且從襯底802形成的可選鰭狀物。本文的實施例涉及單線器件和多線器件兩者。例如，為了說明性目的，示出了具有納米線804a、804b和804c的三個基於納米線的器件。為了方便描述，納米線804a被用作示例，其中描述集中於納米線中的一個。應當理解，在描述一個納米線的屬性的情況下，基於多個納米線的實施例可以具有對於納米線中的每一個納米線相同或基本上相同的屬性。
135.納米線804中的每一個都包括納米線中的溝道區域806。溝道區域806具有長度(l)。參考圖8c，溝道區域還具有與長度(l)正交的周邊(pc)。參考圖8a和圖8c兩者，柵極電極堆疊體808圍繞溝道區域806中的每個溝道的整個周邊(pc)。柵極電極堆疊體808包括柵極電極、以及在溝道區域806與柵極電極(未示出)之間的柵極電介質層。在實施例中，溝道區域是分立的，因為溝道區域完全被柵極電極堆疊體808圍繞，而沒有任何中間材料(例如下覆襯底材料或上覆溝道製造材料)。因此，在具有多個納米線804的實施例中，納米線的溝
道區域806也是相對彼此分立的。
136.參考圖8a和圖8b兩者，集成電路結構800包括一對非分立源極或漏極區域810/812。該對非分立源極或漏極區域810/812在多個垂直堆疊的納米線804的溝道區域806的任一側上。此外，該對非分立源極或漏極區域810/812鄰接多個垂直堆疊的納米線804的溝道區域806。在未示出的一個這樣的實施例中，該對非分立源極或漏極區域810/812直接垂直鄰接溝道區域806，因為外延生長在延伸超過溝道區域806的納米線部分上並且在延伸超過溝道區域806的納米線部分之間，其中納米線端部被示為在源極結構或漏極結構內。在另一實施例中，如圖8a中所示，該對非分立源極或漏極區域810/812間接垂直鄰接溝道區域806，因為它們形成在納米線的端部處而非在納米線之間。
137.在實施例中，如圖所示，源極或漏極區域810/812是非分立的，因為對於納米線804的每個溝道區域806不存在單獨的且分立的源極或漏極區域。因此，在具有多個納米線804的實施例中，與對於每個納米線是分立的相反，納米線的源極或漏極區域810/812是全局的或統一的源極或漏極區域。即，在單個統一特徵用作多個(在這種情況下，3個)納米線804的源極或漏極區域，並且更具體地，用作多於一個的分立溝道區域806的源極或漏極區域的意義上，非分立源極或漏極區域810/812是全局的。在一個實施例中，從與分立溝道區域806的長度正交的截面角度，該對非分立源極或漏極區域810/812中的每一個在形狀上都近似為矩形，該矩形具有底部錐形部分和頂部頂點部分，如圖8b所示。然而，在其他實施例中，納米線的源極或漏極區域810/812是相對較大的但是分立的非垂直合併的外延結構，例如小凸塊。
138.根據本公開內容的實施例，如圖8a和圖8b中所示，集成電路結構800還包括一對觸點814，每個觸點814都在該對非分立源極或漏極區域810/812中的一個上。在一個這樣的實施例中，在垂直的意義上，每個觸點814都完全圍繞相應的非分立源極或漏極區域810/812。在另一方面中，非分立源極或漏極區域810/812的整個周邊可能不能被接入以用於與觸點814接觸，並且觸點814因此僅部分地圍繞非分立源極或漏極區域810/812，如圖8b中所示。在未示出的對比實施例中，如沿a-a』軸所截取的那樣，非分立源極或漏極區域810/812的整個周邊被觸點814圍繞。
139.再次參考圖8a，在實施例中，集成電路結構800還包括一對間隔體816。如圖所示，該對間隔體816的外部部分可以與非分立源極或漏極區域810/812的部分重疊，從而在該對間隔體816之下提供非分立源極或漏極區域810/812的「嵌入」部分。還如圖所示，非分立源極或漏極區域810/812的嵌入部分可以不在該對間隔體816的整體之下延伸。
140.襯底802可以由合適於集成電路結構製造的材料構成。在一個實施例中，襯底802包括由單晶材料構成的下部體襯底，所述單晶材料可以包括但不限於矽、鍺、矽-鍺、鍺-錫、矽-鍺-錫或iii-v族化合物半導體材料。上部絕緣體層在下部體襯底上，上部絕緣體層由可以包括但不限於二氧化矽、氮化矽或氮氧化矽的材料構成。因此，結構800可以由起始絕緣體上半導體襯底製造。替代地，結構800直接由體襯底形成，並且使用局部氧化來形成電絕緣部分以代替上述上部絕緣體層。在另一替代的實施例中，襯底800直接由體襯底形成，並且使用摻雜來在其上形成電隔離有源區域(例如納米線)。在一個這樣的實施例中，第一納米線(即，靠近襯底)是omega-fet型結構的形式。
141.在實施例中，納米線804的尺寸可以被確定為線或帶，如下文所述，並且納米線804
802.20、長期演進(lte)、ev-do、hspa+、hsdpa+、hsupa+、edge、gsm、gprs、cdma、tdma、dect、藍牙、其衍生物、以及被指定為3g、4g、5g和更高版本的任何其他無線協議。計算設備900可以包括多個通信晶片906。例如，第一通信晶片906可以專用於諸如wi-fi和藍牙的較短距離無線通信，並且第二通信晶片906可以專用於諸如gps、edge、gprs、cdma、wimax、lte、ev-do或其他的較長距離無線通信。
149.計算設備900的處理器904包括封裝在處理器904內的集成電路管芯。處理器904的集成電路管芯可以包括一個或多個結構，例如根據本公開內容的實施例的實施方式構建的集成電路結構。術語「處理器」可以指處理來自寄存器和/或存儲器的電子數據以將該電子數據轉換成可以存儲在寄存器和/或存儲器中的其他電子數據的任何設備或設備的一部分。
150.通信晶片906也包括封裝在通信晶片906內的集成電路管芯。通信晶片906的集成電路管芯可以包括一個或多個結構，例如根據本公開內容的實施例的實施方式構建的集成電路結構。
151.在另外的實施方式中，容納在計算設備900內的另一部件可以包含集成電路管芯，該集成電路管芯包括一個或多個結構，例如根據本公開內容的實施例的實施方式構建的集成電路結構。
152.在各種實施方式中，計算設備900可以是膝上型計算機、上網本、筆記本、超級本、智慧型電話、平板計算機、個人數字助理(pda)、超級移動pc、行動電話、臺式計算機、伺服器、印表機、掃描儀、監視器、機頂盒、娛樂控制單元、數字相機、可攜式音樂播放器或數字視頻錄像機。在另外的實施方式中，計算設備900可以是處理數據的任何其他電子設備。
153.圖10示出了包括本公開內容的一個或多個實施例的中介層1000。中介層1000是用於將第一襯底1002橋接到第二襯底1004的中間襯底。第一襯底1002可以是例如集成電路管芯。第二襯底1004例如可以是存儲器模塊、計算機主板或另一集成電路管芯。一般地，中介層1000的目的是將連接擴展到更寬的間距或將連接重新布線到不同的連接。例如，中介層1000可以將集成電路管芯耦接到球柵陣列(bga)1006，球柵陣列1006隨後可以耦接到第二襯底1004。在一些實施例中，第一和第二襯底1002/1004附接到中介層1000的相對側。在其他實施例中，第一和第二襯底1002/1004附接到中介層1000的同一側。並且在另外的實施例中，利用中介層1000互連三個或更多襯底。
154.中介層1000可以由環氧樹脂、玻璃纖維加強的環氧樹脂、陶瓷材料或諸如聚醯亞胺的聚合物材料形成。在另外的實施方式中，中介層1000可以由交替的剛性或柔性材料形成，其可以包括與上文描述的用於半導體襯底中的材料相同的材料，例如矽、鍺以及其他iii-v族和iv族材料。
155.中介層1000可以包括金屬互連1008和過孔1010，包括但不限於穿矽過孔(tsv)1012。中介層1000還可以包括嵌入式器件1014，包括無源和有源器件兩者。這樣的器件包括但不限於電容器、解耦電容器、電阻器、電感器、熔絲、二極體、變壓器、傳感器和靜電放電(esd)器件。還可以在中介層1000上形成更複雜的器件，例如射頻(rf)器件、功率放大器、功率管理器件、天線、陣列、傳感器和mems器件。根據本公開內容的實施例，本文公開的裝置或工藝可以用於中介層1000的製造中或用於中介層1000中包括的部件的製造中。
156.因此，本公開內容的實施例包括具有摻雜子鰭狀物的全環柵集成電路結構，以及
製造具有摻雜子鰭狀物的全環柵集成電路結構的方法。
157.以上對本公開內容的實施例的所示實施方式的描述(包括摘要中所描述的內容)，不是旨在是窮舉的或者將本公開內容限制為所公開的精確形式。雖然本文出於說明性目的描述了本公開內容的具體實施方式和示例，但是如相關領域的技術人員將認識到的，在本公開內容的範圍內各種等效修改是可能的。
158.根據以上具體實施方式，可以對本公開內容進行這些修改。在所附權利要求中使用的術語不應被解釋為將本公開內容限制為在說明書和權利要求中公開的具體實施方式。相反，本公開內容的範圍完全由所附權利要求確定，所附權利要求將根據權利要求解釋的既定原則來解釋。
159.示例實施例1：一種集成電路結構，包括：具有濃度大於3e18原子/cm3的阱摻雜劑的子鰭狀物結構。水平半導體納米線的垂直布置在子鰭狀物結構上方。柵極堆疊體圍繞水平半導體納米線的垂直布置的溝道區域，柵極堆疊體覆蓋在子鰭狀物結構上。一對外延源極結構或漏極結構在水平半導體納米線的垂直布置的第一端和第二端處。
160.示例實施例2：示例實施例1的集成電路結構，其中，阱摻雜劑為n型摻雜劑，並且柵極堆疊體為p型柵極堆疊體。
161.示例實施例3：示例實施例1的集成電路結構，其中，阱摻雜劑為p型摻雜劑，並且柵極堆疊體為n型柵極堆疊體。
162.示例實施例4：示例實施例1、2或3的集成電路結構，其中，一對外延源極結構或漏極結構是一對非分立外延源極結構或漏極結構。
163.示例實施例5：示例實施例1、2、3或4的集成電路結構，其中，阱摻雜劑是反向摻雜劑。
164.示例實施例6：一種集成電路結構，包括子鰭狀物結構。非導電層在子鰭狀物結構上，非導電層包括矽和碳。水平半導體納米線的垂直布置在非導電層上方。柵極堆疊體圍繞水平半導體納米線的垂直布置的溝道區域，柵極堆疊體覆蓋在非導電層上。一對外延源極結構或漏極結構在水平半導體納米線的垂直布置的第一端和第二端處。
165.示例實施例7：示例實施例6的集成電路結構，其中，子鰭狀物結構包括n型摻雜劑，並且柵極堆疊體為p型柵極堆疊體。
166.示例實施例8：示例實施例6的集成電路結構，其中，子鰭狀物結構包括p型摻雜劑，並且柵極堆疊體為n型柵極堆疊體。
167.示例實施例9：示例實施例6、7或8的集成電路結構，其中，一對外延源極結構或漏極結構是一對非分立外延源極結構或漏極結構。
168.示例實施例10：示例實施例6、7、8或9的集成電路結構，其中，柵極堆疊體包括高k柵極電介質層和金屬柵極電極。
169.示例實施例11：一種計算設備，包括：板；以及耦接到板的部件。部件包括集成電路結構，集成電路結構包括：具有濃度大於3e18原子/cm3的阱摻雜劑的子鰭狀物結構。水平半導體納米線的垂直布置在子鰭狀物結構上方。柵極堆疊體圍繞水平半導體納米線的垂直布置的溝道區域，並且柵極堆疊體覆蓋在子鰭狀物結構上。一對外延源極結構或漏極結構在水平半導體納米線的垂直布置的第一端和第二端處。
170.示例實施例12：示例實施例11的計算設備，還包括耦接到板的存儲器。
171.示例實施例13：示例實施例11或12的計算設備，還包括耦接到板的通信晶片。
172.示例實施例14：示例實施例11、12或13的計算設備，其中，部件是封裝的集成電路管芯。
173.示例實施例15：示例實施例11、12、13或14的計算設備，其中，部件是從由處理器、通信晶片和數位訊號處理器組成的組中選擇的。
174.示例實施例16：一種計算設備，包括：板；以及耦接到板的部件。部件包括集成電路結構，集成電路結構包括子鰭狀物結構。非導電層在子鰭狀物結構上，非導電層包括矽和碳。水平半導體納米線的垂直布置在非導電層上方。柵極堆疊體圍繞水平半導體納米線的垂直布置的溝道區域，並且柵極堆疊體覆蓋在非導電層上。一對外延源極結構或漏極結構在水平半導體納米線的垂直布置的第一端和第二端處。
175.示例實施例17：示例實施例16的計算設備，還包括耦接到板的存儲器。
176.示例實施例18：示例實施例16或17的計算設備，還包括耦接到板的通信晶片。
177.示例實施例19：示例實施例16、17或18的計算設備，其中，部件是封裝的集成電路管芯。
178.示例實施例20：示例實施例16、17、18或19的計算設備，其中，部件是從由處理器、通信晶片和數位訊號處理器組成的組中選擇的。