具有雙金屬柵極的半導體器件以及製造方法
2023-09-12 14:53:35 1
專利名稱：具有雙金屬柵極的半導體器件以及製造方法
技術領域：
本發明涉及半導體器件，更具體地，涉及具有雙金屬柵極結構的互補金屬氧化物半導體(CMOS)器件及其製造方法。
背景技術：
金屬柵極和高k柵極電介質在先進CMOS器件中的引入要求雙柵極電介質和雙金 屬柵極的集成實現目標CMOS性能。然而，雙電介質和雙金屬柵極的集成引入附加的光刻步 驟和工藝複雜性，這使得製造成本增加。然而，具有雙功函數金屬柵極的半導體電晶體的集成是困難的。例如，很難控制金 屬的功函數。在同時具有PMOS和NMOS電晶體的半導體器件中有利地使用雙功函數柵極。需要 能夠使PMOS和NMOS電晶體都最優操作的一些功函數。對於金屬柵電極而言，最優功函數 根據其是用於形成NMOS電晶體還是用於形成PMOS電晶體而不同。由於該原因，當使用同 一材料來製造NMOS和PMOS電晶體的金屬柵電極時，柵電極不會顯示出對於兩種類型的器 件所希望的功函數。可以通過單獨地由第一材料形成NMOS電晶體的金屬柵電極且由第二 材料形成PMOS電晶體的金屬柵電極來解決該問題。第一材料可確保對於NMOS柵電極可接 受的功函數，而第二材料可確保對於PMOS柵電極可接受的功函數。圖1是在其上併入有雙金屬柵極結構的常規CMOS電晶體的截面圖。該CMOS晶體 管包括典型地形成在n阱(未示出)中的PMOS電晶體區域10Ρ和形成在ρ阱(未示出)中 的NMOS電晶體區域10Ν。襯底1具有第一導電類型的第一阱和第二導電類型的第二阱。第 一阱和第二阱通過襯底中的淺溝槽隔離(STI) 13而彼此隔離，從而使PMOS電晶體區域10Ρ 與NMOS電晶體區域10Ν分隔。在PMOS電晶體區域10Ρ和NMOS電晶體區域10Ν 二者之上 的半導體襯底1的表面上沉積柵極電介質15。如上面所建議的，CMOS電晶體還以第一金屬 柵極導體16a和第二金屬柵極導體16b的形式併入有雙金屬柵極導體。在PMOS區域10P 之上的柵極電介質15上沉積和形成第一金屬柵極導體16a。在NMOS區域10N之上的柵極 電介質16b上分隔地沉積和形成第二金屬柵極導體16b。在第一和第二金屬柵極導體16a 和16b上沉積和形成多晶矽電極17。然而，用於形成這樣的雙金屬柵極器件的已知工藝是 複雜且昂貴的。在例如美國專利No. 6974764中也公開了用於製造具有金屬柵電極的半導體器件 的方法，在此通過參考併入其整個內容。該方法包括在襯底上形成電介質層以及在電介質 層的第一部分上形成第一金屬層，使得電介質層的第二部分暴露。在第一金屬層和電介質 層的第二部分上形成第二金屬層之後，在第二金屬層上形成掩蔽層。同樣參見Brask等人於2003年11月6日提交的名稱為「Method ForMaking A Semiconductor Device Having A Metal Gate Electrode」白勺 禾1J No. 6974764、 Gilmer 等人於 2003 年 3 月 27 日提交的名稱為 「MethodFor Fabricating Dual-Metal Gate Device」的美國專利No. 6972224B2以及Hsu等人於2008年4月9日提交的名稱為"Semiconductor Devices WithDual-Metal Gate Structures And Fabrication Methods Thereof」的美國專利申請公開No. 2008/01888044A1，在此通過參考併入其整個內容。
發明內容
因此，本發明旨在一種具有雙金屬柵極和高k柵極電介質的半導體器件，其是成本有效的且與CMOS加工技術兼容，並且允許通過利用具有希望的功函數的金屬材料/層調 制而提高NFET和PFET 二者的性能。本發明還旨在製造該器件的方法。NFET區域包括La 或La2O3，並且PFET區域還包括SiGe和Al或Al2O3以及La或La203。
圖1是具有雙金屬柵極結構的常規CMOS電晶體器件的側截面示意圖。圖2A-9是示出根據本發明的優選實施例製造具有雙金屬柵極結構的半導體器件 的步驟的側截面示意圖(未按比例繪製)。圖2B、2C和2D示出步驟一的三個替代優選實施例的側截面示意圖(未按比例繪 制)。圖10是根據本發明的半導體器件的特別優選實施例的側截面示意圖。
具體實施例方式本發明旨在一種半導體器件以及製造該器件的方法。依次參考圖2A-9示出了製造根據優選結構實施例的半導體器件(圖9)的優選方 法。本領域技術人員根據示例性的說明和附圖可以很好地實現每一個步驟。由此，將僅僅詳 細描述對於實施本發明所必需的那些本發明的方面和特徵。對於各種CMOS製造技術的描 述，參見由 S. M. SZE 編寫的 VLSI Technology (McGraw-Hill，1988，ISBN 0-07-062735-5)。 還參考先前通過參考併入的出版物。在圖2A中示出了本發明的第一優選實施例的步驟。在 圖2B、2C和2D中分別示出了第二、第三和第四優選實施例的替代的步驟。提供NFET區域100N和PFET區域100P，該NFET區域和PFET區域包括具有為 NFET和PFET摻雜的部分NFET、PFET的襯底100 ；位於襯底中的隔離區域101 ；設置在鄰近 隔離區域101的PFET中的SiGe層110 ；設置在SiGe層和襯底上的高k電介質層120 ；設 置在高k電介質層120上的第一金屬層130 ；設置在第一金屬層上的包括Al的第一中間層 140 ；設置在第二金屬層上的α -Si層150 ；以及設置在α -Si層上的氧化物層160。可選地，省去層130 ；參見圖2C。在特別有用的另一可選實施例中，用dBARC層170 替代層150和160，如圖2B中所示。dBARC層(可顯影的抗反射塗層)是商業可得的且包 括例如有機塗層，該有機塗層具有抗反射特性且具有範圍在約500埃到約1000埃的厚度。 例如，參見圖2C。然而，層170可以更薄或更厚。還參見由Doris等人於2005年12月28 日提交的名稱為"Metal Gate CMOS With At Least A Single Gate Metal, AndDual Gate Dielectrics」的美國專利No. 7432567，在此通過參考併入其整個內容。在特別有用的第四 優選實施例中，用dBARC層170替代層150和160，且省去層130 ；參見圖2D。襯底100指體矽、絕緣體上矽(SOI)或其他合適的襯底。例如，襯底100包括以常 規方式摻雜有用於NMOS區域100N的P阱且摻雜有用於PMOS區域100P的η阱的單晶矽襯底100。如圖所示，在NFET和PFET之間形成隔離區域101 (例如STI)。 接下來，常規地蝕刻在PFET區域100P中的襯底100，並且常規地生長SiGe層 110(例如，溝道層)。層110優選具有範圍為約(士 10)5nm到約15nm的基本均勻的厚度。 Ge的量的範圍為約10%到約50%，優選約20%到約40%。例如，通過CVD和ALD技術中的 任何一種，在襯底100上設置(例如，生長)層110。例如，通過允許低的Vt，SiGe層有益 於PMOS區域。然後，以公知的方式分別在部分NFET、PFET以及層110中形成合適的源極和漏極 區域。圖2A-2D還示出了設置(例如，沉積)在SiGe層110和襯底部分NFET上的高k電介 質層120。層120包括具有介電常數K > 1的材料。例如，高k電介質層為氧化鉿(HfO2)、 氧化鋁(Al2O3)、氧化鑭(La2O3)、氧化鉿矽(HfSiOx)、氧氮化鉿矽(HfSiON)、氧化鋯(ZrO)、 氧化鈦(TiO2)、氧化鉭(Ta2O5)、氧化鋯矽(ZrSiO)、氧化釔(Y2O3)、氧化鍶(SrO)、或氧化鍶 鈦(SrTiO)、或其混合物。本領域技術人員根據本公開將理解，用於每個層110-170的沉積 技術包括以下任何合適的技術CVD、LPCVD、PECVD、SACVD, HDPCVD, RTCVD, UHCCVD, LRPCVD, M0CVD、濺射沉積、離子束沉積、電子束沉積、雷射輔助沉積、熱氧化、熱氮化、旋塗法、PVD, ALD、化學氧化、MBE、鍍敷和/或蒸發。在圖2A中，在層120上沉積第一金屬層130。層130為例如TiN、TaC、TaN或TaCN， 且具有範圍為約5埃到約100埃的基本均勻的厚度。優選TiN。在層130上沉積第一中間 層140。層130防止材料140引入到層120中。可選地，省去層130 ；參見圖2B。層140為 例如Al或Al2O315層140具有範圍為約1埃到約20埃的基本均勻的厚度。在層140上沉 積第二金屬層135。第二金屬層135為例如TiN、碳化鉭、氮化鉭或氮化鉭碳。層135具有 範圍為約5埃到約100埃、優選10埃到約80埃的基本均勻的厚度。在層135上沉積包括矽的層150。層150為例如α-Si，其具有範圍為約(士 10%) 三(3)歷到約30nm的基本均勻的厚度。在層150上沉積氧化物層160。層160為例如SiO2，其具有範圍為約IOnm到約 40nm、優選IOnm到30nm的基本均勻的厚度。可選地，省去層150、160，並用dBARC層170替代層150、160，其中dBARC層170包 括有機塗層，該有機塗層具有抗反射特性且具有範圍在約500埃到約1000埃的厚度；參見 圖2C。本領域技術人員根據本公開可很好地理解，dBARC層材料商業可得。特別關注的實施例包括dBARC層170且省去金屬層130 ；參見圖2D。然後，以任何常規方式用掩模(例如抗蝕劑)覆蓋PFET和NFET區域100P和100N， 並且然後去除掩模的位於NFET區域100N中的一部分以使氧化物層160暴露。現在，如圖3所示，通過例如合適的蝕刻(例如RIE)或合適的溼化學品去除層160 的位於NFET區域中的一部分以使層150暴露。通過合適的蝕刻(例如RIE)或合適的溼化學品去除層掩模(例如抗蝕劑)；參見 圖4。如圖5所示，從NFET區域100N去除層150 (例如α-Si)的一部分以使層135暴 露。例如，通過合適的溼法或幹法蝕刻(分別例如ΝΗ40Η、ΤΜΑΗ、或RIE)，去除層150。在圖6中，例如，通過利用例如HF的溼法蝕刻，去除層160 (例如SiO2)。在圖7中，通過合適的溼法蝕刻(例如過氧化物和氫氧化銨)，從NFET區域去除層135,140 和 130。在圖8中，通過例如NH4OH從PFET區域去除層150(例如α -Si)以使金屬層135暴露。在圖9中，在層120、135上沉積第二中間層170，然後在層170上沉 積第三金屬層 180。層170為例如La或La203、IIA族或IIIB族元素的組合或其氧化物，並且，層180為例 如TiN、TaN、TaC、TaCN，優選TiN。優選地，La層170具有範圍為約1埃到約10埃的基本均 勻的厚度。層180具有範圍為約5埃到約100埃的基本均勻的厚度。沉積矽層190 (非晶或多晶)，根據工藝技術節點，其厚度為約200埃到1000埃，優 選約300埃到約600埃。圖10示出當利用圖2D的結構時根據本發明的最終疊層的實施例。然後進行常規器件構圖和處理(接觸、過孔)，這不需進行進一步的討論。雖然關於其優選實施例具體示出和描述了本發明，但本領域的技術人員經理解， 可以進行形式上和細節上的上述和其他改變而不脫離本發明的精神和範圍。因此，本發明 旨在不受限於所描述和所示例的具體形式和細節，而是落入所附權利要求的範圍內。
權利要求
一種半導體器件，包括PFET區域，其包括SiGe層，其設置在用於PFET的摻雜的襯底部分上，高k電介質層，其設置在所述SiGe層上，第一金屬層，其設置在所述高k電介質層上，第一中間層，其設置在所述第一金屬層上，第二金屬層，其設置在所述第一中間層上，第二中間層，其設置在所述第二金屬層上；以及第三金屬層，其設置在所述第二中間層上；NFET區域，其包括所述高k電介質層，其設置在用於NFET的摻雜的襯底部分上，所述第二中間層，其設置在所述高k電介質層上；以及所述第三金屬層，其設置在所述第二中間層上。
2.根據權利要求1的器件，所述高k電介質層為選自氧化鉿(HfO2)、氧化鋁(Al2O3)、氧 化鑭(La2O3)、氧化鉿矽(HfSiOx)、氧氮化鉿矽(HfSiON)、氧化鋯(ZrO)、氧化鋯矽(ZrSiO)、 氧化釔(Y2O3)、氧化鍶(SrO)、氧化鍶鈦(SrTiO)、及其混合物的電介質間隔材料。
3.根據權利要求1的器件，所述第一中間層是選自Al和Al2O3的材料。
4.根據權利要求1的器件，所述第一金屬層基本上由TiN構成。
5.根據權利要求1的器件，所述第二金屬層基本上由TiN構成。
6.根據權利要求1的器件，所述第二中間層是選自La和La2O3的材料。
7.根據權利要求1的器件，所述第三金屬層基本上由TiN構成。
8.根據權利要求2的器件，所述高k電介質具有範圍為約10埃到約35埃的基本均勻 的厚度。
9.根據權利要求3的器件，所述第一中間層具有範圍為約3埃到約20埃的基本均勻的厚度。
10.根據權利要求4的器件，所述第一金屬層具有範圍為約15埃到約100埃的基本均 勻的厚度。
11.根據權利要求6的器件，所述第二中間層具有範圍為約3埃到約20埃的基本均勻 的厚度。
12.—種半導體器件，包括設置在半導體襯底上的NFET區域和PFET區域，以及 設置在所述NFET與所述PFET之間的隔離區域； 其中所述PFET區域包括柵極疊層，所述柵極疊層包括 設置在高k電介質層上的第一 TiN層， 設置在所述TiN層上的包括鋁的中間層， 第二 TiN層，其設置在所述中間層上，以及 La2O3層，其設置在所述第二 TiN層上。
13.根據權利要求12的半導體器件，其中所述NFET包括設置在所述高k電介質層上的La2O3層。
14.一種製造半導體器件的方法，包括以下步驟提供NFET區域和PFET區域，所述NFET區域和所述PFET區域包括襯底，其具有用於所述NFET和所述PFET的摻雜的襯底，隔離區域，其位於所述襯底中，SiGe層，其設置在鄰近所述隔離區域的所述PFET中，高k電介質層，其設置在所述SiGe層和所述襯底上，第一金屬層，其設置在所述高k電介質上，第一中間層，其包括Al且設置在所述第一金屬層上，α -Si層，其設置在所述第二金屬層上，以及氧化物層，其設置在所述α -Si層上；覆蓋所述PFET區域；從所述NFET區域去除所述氧化物層的一部分； 暴露所述PFET區域；從所述NFET區域去除所述α -Si層的一部分； 從所述PFET區域去除所述氧化物層的剩餘部分；從所述NFET區域去除所述第二金屬層、所述第一中間層以及所述第一金屬層的部分； 從所述PFET區域去除剩餘部分；在所述PFET中的所述第二金屬層上以及所述NFET中的所述高k電介質層上沉積包括 La的第二中間層，從而形成中間結構，然後在所述PFET區域和所述NFET區域中的所述第二中間層之上沉積第三金屬層。
15.一種半導體器件，包括 PFET區域，其包括SiGe層，其設置在用於PFET的摻雜的襯底部分上， 高k電介質層，其設置在所述SiGe層上， 包括鋁的第一中間層，其設置在所述高k電介質層上， TiN層，其設置在所述中間層上， 包括鑭的第二中間層，其設置在所述TiN層上；以及 另一 TiN層，其設置在所述第二中間層上； NFET區域，其包括所述高k電介質層，其設置在用於NFET的摻雜的襯底部分上， 所述第二中間層，其設置在所述高k電介質層上；以及 附加的TiN層，其設置在所述第二中間層上。
16.一種製造半導體器件的方法，包括以下步驟提供NFET區域和PFET區域，所述PFET區域包括設置在用於PFET的摻雜的半導體部 分上的SiGe層；設置在所述SiGe層上的高k電介質層；設置在所述高k電介質層上的包括 鋁的中間層；設置在所述中間層上的包括鈦的金屬層；以及設置在所述金屬層上的dBARC層。
全文摘要
本發明涉及一種具有雙金屬柵極的半導體器件以及製造方法。一種半導體器件包括半導體襯底；形成在所述襯底上的PFET，所述PFET包括設置在所述襯底上的SiGe層、設置在所述SiGe層上的高k電介質層、設置在所述高k電介質層上的第一金屬層、設置在所述第一金屬層上的第一中間層、設置在所述第一中間層上的第二金屬層、設置在所述第二金屬層上的第二中間層、以及設置在所述第二中間層上的第三金屬層；形成在所述襯底上的NFET，所述NFET包括設置在所述襯底上的所述高k電介質層、設置在所述高k電介質層上的所述第二中間層、以及設置在所述第二中間層上的所述第三金屬層。可選地，省去所述第一金屬層。一種製造該器件的方法包括提供SiO2和α-Si層或dBARC層。
文檔編號H01L21/8238GK101814502SQ20101000477
公開日2010年8月25日 申請日期2010年1月20日 優先權日2009年1月26日
發明者K·K·H·黃, M·M·弗蘭克, M·P·胡齊克, R·拉馬錢德蘭, R·傑哈, S·A·克裡施南, V·納拉亞南, W·K·漢森, 安藤孝, 權彥五, 梁越 申請人:國際商業機器公司