基於arm和usb儲存裝置的無線通信仿真裝置的製作方法
2023-09-16 20:12:20 2
專利名稱：基於arm和usb儲存裝置的無線通信仿真裝置的製作方法
技術領域：
本發明屬於無線通信技術領域，涉及對無線通信的實現方案及其算法加以驗證的仿真裝置，特別是涉及一種基於ARM和USB儲存裝置的無線通信仿真裝置。
背景技術：
無線移動通信技術是對人類生活和社會發展有著重大影響的熱門技術，是當今通信領域中最活躍和發展最迅速的研究課題之一，越來越多的研究機構和科研資源投入到這一領域的技術研發中來。一項新的通信技術從研發、完善到實際應用，需要多次在模擬環境中進行驗證，而生成這種模擬環境的方法和裝置稱為仿真平臺。為了保證驗證結果的準確性，要求仿真平臺能夠生成現實狀態下的各種信號和信道，也包括幹擾信號，儘可能地模擬現實的通信環境。為了適應各種驗證需求和不斷提升的處理速度，現有仿真平臺的構建成本已變得異常昂貴，例如，一個帶擴頻信號輸出的信號發生器就高達上百萬元。高昂的研究成本和風險，已成為制約技術創新的瓶頸。特別是對於廣大中小研究機構，許多重要的研究課題因缺少經費而停滯，研究工作無法順利進行。本發明人針對這一問題進行了大量研究，並提出了一種無線數據通信仿真方法(申請號200410051639.9)，在運用簡單設備完成複雜的仿真工作方面取得了階段性成果，是一次重要突破。但是，隨著研究的深入，發現這一技術還存在著一些不足之處，例如處理能力和速度有限、不能夠直觀地顯示即時電路的工作狀態、沒有包含保證整個電路正常工作的復位電路、需要兩臺電腦使用起來不方便。這些問題都限制了該技術的進一步應用。
發明內容
本發明的目的在於針對現有技術的不足，提供一種低成本的無線通信仿真裝置。運用該裝置對複雜、高速的無線通信方案及其算法進行準確地驗證，大幅度地降低研究成本。
本發明的目的通過以下技術方案予以實現。
本發明的基於ARM和USB儲存裝置的無線通信仿真裝置包括一個信號產生裝置和一個信號接收處理裝置。信號接收處理裝置包括一臺計算機、一塊帶數位訊號處理晶片DSP的電路板和一塊功能模塊，計算機通過USB接口與電路板的JTAG接口串聯連接，其特徵在於所述的功能模塊上設置有一個RJ45接口和一塊含有低壓差分信號技術LVDS接口的晶片；功能模塊中還設置有一塊現場可編程門陣列FPGA晶片，5V外接穩壓電源接口，信號處理電源電路，FPGA配置電路，信號處理復位電路，晶振器電路和狀態指示電路；所述的FPGA晶片通過I/O接口與DSP晶片的EMIF接口電氣連接，5V外接穩壓電源接口與信號處理電源電路的輸入端電氣連接，信號處理電源電路與功能模塊上所有晶片的電源接口電氣連接，FPGA配置電路與FPGA晶片的配置接口電氣連接，信號處理復位電路與FPGA晶片的I/O接口電氣連接，晶振器電路與FPGA晶片的全局時鐘接口串聯連接，狀態指示電路與FPGA晶片的I/O接口電氣連接；所述的LVDS接口晶片的輸入端與RJ45接口連接，其輸出端與FPGA晶片的I/O接口電氣連接；所述的信號產生裝置包括一個用於儲存計算機產生的信號源數據的USB存儲裝置，一個USB接口，一塊ARM晶片，5V外接穩壓電源接口，電源狀態指示電路，信號產生電源電路，JTAG配置調試電路，信號產生復位電路，時鐘電路，SDRAM儲存電路，緩衝電路，一塊FLASH晶片，一個RJ45接口和一塊LVDS接口的晶片；所述的USB接口的輸入端與USB存儲裝置直接相連，其輸出端與ARM晶片的USB接口電氣連接；所述的5V外接穩壓電源接口與信號產生電源電路的輸入端、USB接口的5V電源接口電氣連接，信號產生電源電路的輸出端與信號產生裝置上所有晶片的電源接口電氣連接。所述的ARM晶片通過其數據/地址I/O接口同時和SDRAM儲存電路與緩衝電路電氣連接，緩衝電路與FLASH晶片電氣連接。所述的JTAG配置調試電路與ARM晶片的ARM配置接口電氣連接，信號產生復位電路與ARM晶片的復位接口電氣連接，時鐘電路與ARM晶片的時鐘接口電氣連接，電源狀態指示電路與信號產生電源電路的電源接口電氣連接；所述的LVDS接口晶片的輸入端與ARM晶片的SPI接口電氣連接，其輸出端與RJ45接口連接；所述的信號產生裝置和信號接收處理裝置通過各自的RJ45接口相互串聯連接。
所述的USB存儲裝置為優盤、移動硬碟、MP3播放器，或其它具有USB接口的存儲裝置，用於儲存由計算機產生的信號源數據。
所述的ARM晶片選自美國ATMEL公司的AT91RM9200晶片，作為信號產生裝置電路的主體，其主要功能是在其內部作業系統的控制下，將從USB存儲裝置中讀出的數據按無線通信的信號流程進行一定的信號處理，然後由其SPI接口將數據發送出去。
所述的信號產生電源電路由晶片和外圍器件組成，晶片選自TPS767D318晶片，其功能是為整個電路提供準確和穩定的電源，它將5V外接穩壓電源接口輸入的5V電壓轉變為3.3V和1.8V，電流輸出能力為1A。
所述的電源狀態指示電路由多個發光二極體和電阻組成，用於指示信號產生裝置中各電路工作電壓的連通狀態。
所述的JTAG配置調試電路由ARM專用JTAG接口和外圍器件組成，其主要功能是對ARM晶片的工作模式進行配置，並提供一個調試接口，以實現本發明設計的既定功能。
所述的信號產生復位電路由晶片、開關按鈕和電阻組成，晶片選自ADM706，其功能是為ARM晶片提供復位信號、低壓檢測和看門狗的功能，可以在電路出錯時自動輸出復位信號或者通過按下復位開關按鈕來產生復位信號，使電路恢復到正常狀態。
所述的時鐘電路由多個電阻、電容和晶振器構成，其功能是為整個電路提供穩定的時鐘信號，驅動整個電路按時序工作。
所述的SDRAM儲存電路由兩片MT48LC8M16A2晶片構成，其功能是給ARM晶片的嵌入式作業系統提供存儲空間和數據臨時存放空間，同時將要發送的仿真數據按設定的幀結構存儲起來。
所述的FLASH晶片選用AM29LV320晶片，其功能是保存壓縮後的嵌入式作業系統，供所述的ARM晶片上電後調用嵌入式作業系統。
所述的緩衝電路由三片緩衝器74LVTH16245晶片構成，由於FLASH晶片和ARM晶片工作速度不同，其作用是為所述的FLASH晶片與ARM晶片提供數據雙向緩衝。
所述的LVDS接口晶片，在信號產生裝置部分採用SN65LVDT41晶片，其主要功能是將ARM晶片輸出的串行信號轉換為低壓差分信號輸出給RJ45接口，便於信號以較長距離進行傳輸；在信號接收處理裝置部分採用SN65LVDT14晶片，其主要功能是將RJ45接口輸入的低壓差分信號轉換為串行信號，便於FPGA對信號採樣輸入。
所述的FPGA晶片選自美國XILINX公司的XC2V500晶片，作為信號接收處理裝置中功能模塊電路的主體，其主要功能是將接收的串行數據讀入，並把串行數據轉換成並行數據，在對數據進行必要的運算處理後以並行的方式發送給DSP晶片。
所述的信號處理電源電路由晶片和外圍器件組成，晶片選自TPS767D301晶片，其功能是為整個電路提供準確和穩定的電源，它將5V外接穩壓電源接口輸入的5V電壓轉變為3.3V和1.5V，電流輸出能力為1A。
所述的FPGA配置電路由晶片、JTAG接口和電阻組成，晶片選自XCF04S晶片，其主要功能是在電路上電時對FPGA的內部電路結構進行配置，以實現本發明設計的既定功能，同時因為FPGA XC2V500晶片的內部電路是由其內部的SRAM存儲的，掉電後原來配置的數據就會消失，所以FPGA配置電路還起到保存配置數據的作用。
所述的信號處理復位電路由晶片、開關按鈕和電阻組成，晶片選自MAX706S，其功能是為FPGA晶片提供復位信號、低壓檢測和看門狗的功能，可以在電路出錯時自動輸出復位信號或者通過按下復位開關按鈕來產生復位信號，使電路恢復到正常狀態。
所述的晶振器電路由一個有源石英晶體振蕩器構成，其功能是為整個電路提供穩定的時鐘信號，驅動整個電路按時序工作。
所述的狀態指示電路由多個發光二極體和電阻組成，用於指示電路的各種工作狀態，如電源指示，信號發送指示，信號讀寫指示等。
所述的帶數位訊號處理晶片DSP的電路板選自C6416DSK、C6711DSK或者C6701EVM中的一種。
本發明與現有技術相比，具有以下有益效果1.可以方便和及時地將運算產生的數據返回計算機進行檢驗和顯示，可以畫眼圖、星座圖、頻譜圖、誤碼率圖等，用途廣泛，操作簡便。用簡單的設備就可完成複雜的仿真研究，大大加快的科研進程，降低了試驗成本，有效解決了長期以來困擾科研人員的經費問題；2.由於只採用了一臺計算機和一塊帶數位訊號處理晶片DSP的電路板，相對於在先申請，該仿真裝置結構更為緊湊，使用起來也更加靈活和方便；3.由於在信號接收處理裝置的功能模塊上包含了FPGA電路，大大減輕了單獨使用DSP晶片的工作量，相對於在先申請，該仿真裝置可以處理更為複雜和高速的無線通信系統，4.由於設置了狀態指示電路和復位電路，便於實時了解電路的工作狀態，當出現錯誤時，能夠及時的採取措施，恢復電路的正常功能。
5.整個仿真裝置具有更加靈活的工作模式。研究人員可以根據實際情況，將自己感興趣的算法配置到仿真裝置的DSP晶片裡或者FPGA晶片裡，進而開展有針對性的實驗活動。
圖1是本發明基於ARM和USB儲存裝置的無線通信仿真裝置的結構示意框圖；圖2是圖1所示信號產生裝置的信號流程圖；圖3是圖1所示信號接收處理裝置的信號流程圖；圖4是圖1所示信號接收處理裝置的信號處理電源電路原理圖；圖5是圖1所示信號接收處理裝置的FPGA晶片配置電路的方框圖；圖6是圖1所示信號接收處理裝置的FPGA晶片配置電路原理圖；圖7是圖1所示信號接收處理裝置的信號處理復位電路原理圖；圖8是圖1所示信號接收處理裝置的晶振器電路原理圖；圖9是圖1所示信號接收處理裝置的狀態指示電路原理圖；圖10是圖1所示信號產生裝置的LVDS發送電路原理圖；圖11是圖1所示信號接收處理裝置的LVDS接收電路原理圖；圖12是圖1所示信號接收裝置FPGA晶片與DSP晶片的連接電路原理圖；圖13是圖1所示信號產生裝置的信號產生電源電路原理圖；圖14是圖1所示信號產生裝置的電源狀態指示電路原理圖；圖15是圖1所示信號產生裝置的信號產生復位電路原理圖；圖16是圖1所示信號產生裝置的JTAG配置調試電路原理圖；圖17是圖1所示信號產生裝置的時鐘電路原理圖；圖18是圖1所示信號產生裝置的ARM晶片與USB接口的連接電路原理圖；圖19是圖1所示信號產生裝置的ARM晶片與SDRAM儲存電路的連接電路原理圖；圖20是圖1所示信號產生裝置的ARM晶片通過緩衝電路與FLASH晶片的連接電路原理圖；
具體實施例方式
下面結合附圖對本發明作進一步的詳細描述，但它們並不是對本發明內容的限定。
實施例1如圖1所示，一種無線通信仿真裝置，包括一個信號產生裝置100和一個信號接收處理裝置200。所述的信號接收處理裝置200包括一臺計算機201，一塊美國德州儀器公司生產的C6416DSK電路板202和一塊功能模塊210，電路板202上帶有TMS320C6416DSP晶片；計算機通過USB接口與電路板202的JTAG接口串聯連接；功能模塊210上設置有一塊美國XILINX公司生產的，型號為XC2V500的現場可編程門陣列FPGA晶片211，5V外接穩壓電源接口215，信號處理電源電路220，FPGA配置電路230，信號處理復位電路240，晶振器電路250和狀態指示電路260。功能模塊通過FPGA晶片211的I/O接口與DSP晶片的EMIF接口電氣連接，5V外接穩壓電源接口215與信號處理電源電路220的5V電源接口電氣連接。信號處理電源電路220與功能模塊210上所有晶片的電源接口電氣連接，FPGA配置電路230與FPGA晶片的配置接口電氣連接，信號處理復位電路240與FPGA晶片的I/O接口電氣連接，晶振器電路250與FPGA晶片的全局時鐘接口串聯連接，狀態指示電路260與FPGA晶片的I/O接口電氣連接。功能模塊210上還設置有一個RJ45接口270和一塊含有低壓差分信號技術LVDS接口的SN65LVDT14晶片280，LVDS接口晶片280的輸入端與RJ45接口連接，其輸出端與FPGA晶片的I/O接口電氣連接。
信號產生裝置100包括一塊美國ATMEL公司生產的(AT91RM9200)ARM晶片110，5V外接穩壓電源接口215，信號產生電源電路115，電源狀態指示電路115，JTAG配置調試電路120，信號產生復位電路125，時鐘電路130，一個作為USB存儲裝置的優盤135，一個USB接口140，SDRAM儲存電路145，一塊FLASH晶片150，緩衝電路155。所述的USB接口140的輸入端與優盤135直接相連，其輸出端與AT91RM9200晶片110的USB接口電氣連接。5V外接穩壓電源接口215與信號產生電源電路115、USB接口140的5V電源引腳直接相連。信號產生電源電路115與信號產生裝置100上的所有晶片的電源接口電氣連接，電源狀態指示電路111與信號產生電源電路的電源接口電氣連接，JTAG配置調試電路120與AT91RM9200晶片110的ARM配置接口電氣連接，信號產生復位電路125與AT91RM9200晶片110的復位接口電氣連接，時鐘電路130與AT91RM9200晶片110的時鐘接口電氣連接。所述的AT91RM9200晶片110的數據/地址I/O接口同時與SDRAM儲存電路145和緩衝電路155電氣連接，通過片選信號來選通晶片。所述的緩衝電路155和FLASH晶片150電氣連接。信號產生裝置100上還設置有一個RJ45接270和一塊含有低壓差分信號技術LVDS接口的SN65LVDT41晶片180；LVDS接口晶片180的輸入端與AT91RM9200晶片110的SPI接口電氣連接，輸出端與RJ45接口270連接；信號產生裝置100和信號接收處理裝置200通過各自的RJ45接270用網線301相互串聯連接。
如圖1、圖4所示，信號處理電源電路220由TPS767D301晶片和一些外圍器件組成，為整個電路提供準確和穩定的電源，它的輸出電壓分別為3.3V和1.5V，電流輸出能力為1A。TPS767D301晶片上的兩個IN1引腳和兩個IN2引腳和5V外接穩壓電源接口215的5V電源接口相連，5V電源接口和地之間並聯了兩個電容C1和C2；兩個OUT1引腳相連輸出1.5V電源，1.5V電源輸出接口和地之間通過電容C3連接。FB1引腳通過電阻R3與1.5V電源輸出接口連接，同時FB1引腳通過電阻R4接地。兩個OUT2引腳相連輸出3.3V電源，3.3V電源輸出接口和地之間通過電容C4連接。復位引腳RESET1#和RESET2#分別通過電阻R1和R2與3.3V電源輸出接口連接。GND1、EN1#、GND2、EN2#引腳接地。
如圖5、圖6所示，FPGA的配置電路230採用XCF04S晶片231、JTAG接口232和電阻組成。計算機201的並口通過一個JTAG仿真線233和配置電路230裡的JTAG接口232相連，所述的JTAG接口232分別與FPGA晶片211的配置接口、FPGA配置晶片231電氣連接。其中JTAG接口232的第1引腳和XCF04S晶片231的TDI引腳相連；第2引腳和FPGA XC2V500晶片211的B14引腳以及XCF04S晶片231的TMS引腳之間的連線相連；第3引腳和FPGAXC2V500晶片211的A15引腳以及XCF04S晶片231的TCK引腳之間的連線相連；第4引腳和FPGA XC2V500晶片211的C15引腳相連；第5引腳接地，第6引腳和3.3V電源接口相連。所述的FPGA XC2V500晶片211的P13引腳和XCF04S晶片231的D0引腳相連。FPGA XC2V500晶片211的C2引腳和XCF04S晶片231的TD0引腳相連。FPGA XC2V500晶片211的T13引腳和XCF04S晶片231的OE/RESET#引腳相連，同時它們之間的連線通過電阻R9和3.3V電源接口相連。FPGA XC2V500晶片211的R14引腳和XCF04S晶片231的CE#引腳相連，同時它們之間的連線通過電阻R10和3.3V電源接口相連。FPGAXC2V500晶片211的A2引腳和XCF04S晶片231的CF#引腳相連，同時它們之間的連線通過電阻R11和3.3V電源接口相連。FPGA XC2V500晶片211的P15引腳和XCF04S晶片231的CLK引腳相連。FPGA XC2V500晶片211的T2引腳、P2引腳和R3引腳分別通過電阻R12、R13和R14與地相連。XCF04S晶片231的VCCINT引腳、VCCO引腳和VCCI引腳直接與3.3V電源接口相連。XCF04S晶片231的GND引腳接地。
如圖7所示，信號處理復位電路240採用MAX706S晶片241、SW1開關按鈕242和電阻、電容組成。MAX706S晶片241的WD0#引腳、RESET#引腳、WDI引腳、PF0#引腳分別和所述的FPGA XC2V500晶片211的E6引腳、C8引腳、D7引腳、B7引腳直接相連；MAX706S晶片241的VCC引腳和3.3V電源接口直接相連；MAX706S晶片241的PFI引腳分別通過電阻R5和電阻R6與地和5V電源接口相連；MAX706S晶片241的MR#引腳通過電容C5和SW1開關按鈕242與地直接並聯連接；MAX706S晶片241的GND引腳直接接地。
如圖8所示，晶振器電路250由一個有源石英晶體振蕩器構成，其功能是為整個電路提供穩定的時鐘信號，驅動整個電路按時序工作。晶振器電路250的OUT引腳和FPGA XC2V500晶片211的A8引腳直接相連；晶振器電路250的VCC引腳和3.3V電源接口直接相連；晶振器電路250的GND引腳接地。
如圖9所示，狀態指示電路260由多個發光二極體和電阻組成，FPGAXC2V500晶片211的B10引腳通過電阻R15、發光二極體D1接地；FPGA XC2V500晶片211的D10引腳通過電阻R16、發光二極體D2接地；E11引腳通過電阻R17、發光二極體D3接地；B11引腳通過電阻R18、發光二極體D4接地；D11引腳通過電阻R19、發光二極體D5接地；B12引腳通過電阻R20、發光二極體D6接地；D12引腳通過電阻R21、發光二極體D7接地；C13引腳通過電阻R22、發光二極體D8接地；5V電源接口通過電阻R23、發光二極體D9接地。
如圖10、圖11所示，所述的LVDS電路，在信號產生裝置部分採用SN65LVDT41晶片180，在信號接收處理裝置部分採用SN65LVDT14晶片280。其中在信號產生裝置100處，SN65LVDT41晶片180一邊與ARM晶片110的SPI接口電氣連接，另一邊與RJ45接口270串聯連接，具體是SN65LVDT41晶片180的1D、2D、3D、4D引腳分別與所述的ARM晶片110的PA1、PA2、PA3、PA4引腳直接相連；SN65LVDT41晶片180的1Y、1Z、2Y、2Z、3Y、3Z、4Y、4Z引腳分別與RJ45接口270的第8、7、6、5、4、3、2、1引腳直接相連；SN65LVDT41晶片180的兩個VCC引腳與3.3V電源接口直接相連；SN65LVDT41晶片180的三個GND引腳接地；RJ45接口270的第9、10引腳接地。在信號接收處理裝置200處，SN65LVDT14晶片280一邊與FPGA晶片211的I/O接口電氣連接，另一邊與RJ45接口270串聯連接，具體是SN65LVDT14晶片280的1R、2R、3R、4R引腳分別與所述的FPGA XC2V500晶片211的D9、C16、D16、E13引腳直接相連；SN65LVDT14晶片280的1A、1B、2A、2B、3A、3B、4A、4B引腳分別與RJ45接口270的第8、7、6、5、4、3、2、1引腳直接相連；SN65LVDT14晶片280的兩個VCC引腳與3.3V電源接口直接相連；SN65LVDT14晶片280的三個GND引腳接地；RJ45接口270的第9、10引腳接地。
如圖12所示，所述的FPGA XC2V500晶片211的I/O接口與所述的帶數位訊號處理晶片DSP的C6416DSK電路板202的EMIF接口電氣相連。具體是C6416DSK電路板202從AED31到AED0的三十二個引腳分別與FPGA XC2V500晶片211的C1、D1、D3、D2、E4、E3、E2、E1、F4、F3、F2、F1、F5、G5、G4、G3、G2、G1、H4、H3、H2、H1、J1、J2、J3、J4、K1、K2、K3、K4、K5、L5引腳直接相連；C6416DSK電路板202從AEA2到AEA21的二十個引腳分別與FPGA XC2V500晶片211的P8、N8、T7、R7、P7、N7、M7、M6、T6、R6、P6、N6、T5、R5、P5、N5、R4、P4、T4、T3引腳直接相連；C6416DSK電路板202的AARE#、AAWE#、AARDY、AAOE#、ACE3#、ACE2#、ABE3#、ABE2#、ABE1#、ABE0#分別與FPGA XC2V500晶片211的L3、L4、M1、M2、M3、M4、N2、N3、N1、P1引腳直接相連。
如圖1、圖13所示，信號產生電源電路115由TPS767D318晶片和一些外圍器件組成，向整個電路提供準確和穩定的電源，它的輸出電壓分別為3.3V和1.8V，電流輸出能力為1A。TPS767D318晶片上的兩個1IN引腳和兩個2IN引腳通過電感L101與外接的5V穩壓源相連，電感L101和地之間並聯了兩個電容C156和C155；兩個10UT引腳相連輸出1.8V電源，1.8V電源輸出接口和地之間通過電容C157連接。1FB引腳通過電阻R123與1.8V電源輸出接口連接，同時FB1引腳通過電阻R122接地。兩個20UT引腳相連輸出3.3V電源，3.3V電源輸出接口和地之間通過電容C158連接。復位引腳1RESET#和2RESET#分別通過電阻R120和R121與5V電源輸出接口連接。GND1、EN1#、GND2、EN2#引腳接地。
如圖14所示，電源狀態指示電路111由多個發光二極體和電阻組成，5V電源接口通過電阻R130、發光二極體D110接地；3.3V電源接口通過電阻R131、發光二極體D111接地；1.8V電源接口通過電阻R132、發光二極體D112接地。
如圖15所示，信號產生復位電路125採用ADM706晶片126、SW2開關按鈕127和電阻、電容組成。ADM706晶片126的RESET引腳和ARM晶片110的NRST引腳直接相連，其連線同時也向信號產生裝置100的其他電路提供復位信號NRST；ADM706晶片126的WDI引腳和ARM晶片110的PB25引腳直接相連，其連線通過電阻R114與3.3V電源接口連接；ADM706晶片126的VCC引腳和3.3V電源接口直接相連；ADM706晶片126的WDO#引腳與MR#引腳通過電阻R113相連，ADM706晶片126的MR#引腳同時分別通過電容C101和SW2開關按鈕127與地連接；ADM706晶片126的GND引腳直接接地。
如圖16所示，JTAG配置調試電路120採用ARM專用JTAG接口121、三向選擇開關122和電阻、電容組成。所述的ARM專用JTAG接口121的第3個引腳和ARM AT91RM9200晶片110的NTRST引腳直接連接，其連線通過電阻R409與3.3V電源通過連接；ARM專用JTAG接口121的第5個引腳和ARM晶片110的TDI引腳直接連接，其連線通過電阻R405與3.3V電源通過連接；ARM專用JTAG接口121的第7個引腳和ARM晶片110的TMS引腳直接連接，其連線通過電阻R406與3.3V電源通過連接；ARM專用JTAG接口121的第9個引腳和ARM晶片110的TCK引腳直接連接，其連線一方面通過電阻R407與3.3V電源通過連接，另一方面與ARM專用JTAG接口121的第11個引腳相連；ARM專用JTAG接口121的第13個引腳和ARM晶片110的TDO引腳直接連接，其連線通過電阻R408與3.3V電源通過連接；ARM專用JTAG接口121的第15個引腳和圖15所示的NRST信號相連；ARM專用JTAG接口121的第2個引腳和3.3V電源接口相連；ARM專用JTAG接口121的第4個引腳一方面通過電容C425與3.3V電源接口相連，另外一方面通過電容C425與三向選擇開關122的第1引腳相連；所述的三向選擇開關122的第2引腳和ARM晶片110的JTAGSEL引腳相連；所述的三向選擇開關122的第3個引腳和ARM專用JTAG接口121的第20個引腳相連；所述的ARM專用JTAG接口121的第4、6、8、10、12、14、16、18、20引腳接地；如圖17所示，時鐘電路130由多個電阻、電容和晶振器構成，其中ARMAT91RM9200晶片110的VDDPLLB引腳和GNDPLLB引腳通過電容C135和電容C134、電阻R110與地之間並聯，同時VDDPLLB引腳和AT91RM9200晶片110的VDDOSC引腳和VDDPLLA引腳直接連接。AT91RM9200晶片110的PLLRCB引腳通過電容C132和電容C133、電阻R109與地之間並聯。AT91RM9200晶片110的XOUT引腳先通過電阻R108，然後通過電容C130和電容C131、晶振器X102與地之間並聯。AT91RM9200晶片110的XIN引腳通過電容C130、晶振器X102和電容C131與地之間並聯。AT91RM9200晶片110的VDDOSC引腳和GNDOSC引腳通過電容C129和電容C128、電阻R107與地之間並聯。AT91RM9200晶片110的XOUT32引腳通過電容C126和電容C127、晶振器X101與地之間並聯。AT91RM9200晶片110的XIN32引腳通過電容C126、晶振器X101和電容C127與地之間並聯。AT91RM9200晶片110的VDDPLLA引腳和GNDPLLA引腳通過電容C125和電容C136、電阻R106與地之間並聯。AT91RM9200晶片110的PLLRCA引腳通過電容C123和電容C124、電阻R105與地之間並聯。
如圖18所示，所述的USB接口140的第1引腳直接與5V電源接口連接，同時第1引腳通過電容C712、C713和C715連地，第2引腳通過電阻R711與所述的ARM AT91RM9200晶片110的HDMA引腳連接，同時第2引腳通過電容C711和電阻R713連地，第3引腳通過電阻R712與所述的ARM AT91RM9200晶片110的HDPA引腳連接，同時第3引腳通過電容C714和電阻R716接地，第4、5、6引腳直接接地。
如圖19所示，所述的SDRAM儲存電路145由兩片MT48LC8M16A2晶片構成，SDRAM MT48LC8M16A2晶片146、147的引腳與ARM晶片110的數據/地址I/O接口電氣連接。具體是，MT48LC8M16A2晶片146、147的六個VDD引腳和八個VDDQ與3.3V電源接口直接相連。MT48LC8M16A2晶片146、147的六個VSS引腳和八個VSSQ與地連接。MT48LC8M16A2晶片146、147的各自從A0到A12/NC的十三個引腳同時分別與ARM晶片110的A2、A3、A4、A5、A6、A7、A8、A9、A10、A11、A12、A13、A14的十三個引腳直接相連。MT48LC8M16A2晶片146、147各自的WE#、CAS#、RAS#、CS#、BA0、BA1、CKE、CLK八個引腳同時分別與ARM晶片110的SDWE#、CAS#、RAS#、SDCS、A16、A17、SDCKE、SDCK八個引腳直接相連。MT48LC8M16A2晶片146的從DQ0到DQ15及DQML、DQMH的十八個引腳分別與ARM晶片110的從D0到D15及A0、NBS1的十八個引腳直接相連。MT48LC8M16A2晶片147的從DQ0到DQ15及DQML、DQMH的十八個引腳分別與ARM晶片110的從D16到D31及A1、NBS3的十八個引腳直接相連。
如圖20所示，所述的FLASH晶片155選用AM29LV 320晶片。所述的緩衝電路155由三片緩衝器74LVTH16245晶片156、157、158構成。具體的連接是AM29LV320晶片150的RESET#引腳和圖15所示的NRST信號相連，WP#、BYTE#引腳直接和3.3V電源接口連接。AM29LV320晶片150的CE#引腳和74LVTH16245晶片156的2A4引腳連接，其連線通過電阻R301與3.3V電源接口相連。AM29LV320晶片150的OE#、WE#引腳和74LVTH16245晶片156的2A1、2A2引腳連接。AM29LV320晶片150從A0到A20及NC的二十二個引腳分別和74LVTH16245晶片156的1A7到1A1及74LVTH16245晶片157的2A8到2A1、1A8到1A2的二十二個引腳連接。AM29LV320晶片150從DO0到D015A-1的十六個引腳分別和74LVTH16245晶片158的1B1到1B8、2B1到2B8的十六個引腳連接。74LVTH16245晶片156的1B1到1B8、2B1到2B7的十五個引腳和所述的ARM晶片110的從A7到A0及NRD、NWR0、NCS3、NCS0、NCS2、PC11、PC12的十五個引腳連接，2B8和圖15所示的NRST信號相連。74LVTH16245晶片157的1B1到1B8、2B1到2B8的十六個引腳和ARM晶片110的從A25到A8的十六個引腳連接。74LVTH16245晶片158的1A1到1A8、2A1到2A8的十六個引腳和ARM晶片110的從D0到D15的十六個引腳連接。
如圖2、圖3所示，該無線通信仿真裝置中，信號產生設備100按圖2所示的信號流程產生CDMA無線通信信號。具體是計算機201按信號流程510所示的步驟進行處理後，生成的數據由由優盤135儲存，該信號流程510，即圖2中的前半部分包括源信號產生500、擴頻501、加擾502、編碼503、成幀504產生的數據。由所述的ARM AT91RM9200晶片110運行圖2中後半部分的信號流程511，該流程511，即圖2中的後半部分包括基帶調製505、信道507、同時疊加上噪聲506和幹擾信號508。信號接收處理設備200按圖3所示的信號流程對接收到的CDMA無線通信信號進行處理。具體是由所述的FPGA XC2V500晶片運行圖3中前半部分的信號流程610，流程610，即圖3中的前半部分包括基帶解調600、自適應信號處理601。由所述的C6416DSK電路板202運行圖3中後半部分的信號流程611，流程611，即圖3中的後半部分包括解碼602、解擾603、解擴604、判決605，同時將各種處理完的數據輸出給所述的信號接收處理設備200的計算機201，繪製出星座圖、眼圖、頻譜圖、誤碼率圖等各種效果圖。
實施例2～3重複實施例1，有以下不同點所述的帶數位訊號處理晶片DSP的電路板202分別為C6711DSK或C6701EVM。
實施例4重複實施例1，有以下不同點將圖2所示的自適應信號處理模塊601，置於所述的由帶數位訊號處理晶片DSP的電路板202所運行的信號流程611中運行。
實施例5～6重複實施例1，有以下不同點存儲裝置分別為移動硬碟或MP3播放器。
權利要求
1.一種基於ARM和USB儲存裝置的無線通信仿真裝置，包括一個信號產生裝置和一個信號接收處理裝置；信號接收處理裝置包括一臺計算機、一塊帶數位訊號處理晶片DSP的電路板和一塊功能模塊，計算機通過USB接口與電路板的JTAG接口串聯連接，其特徵在於所述的功能模塊上設置有一個RJ45接口和一塊含有低壓差分信號技術LVDS接口的晶片；功能模塊中還設置有一塊現場可編程門陣列FPGA晶片，5V外接穩壓電源接口，信號處理電源電路，FPGA配置電路，信號處理復位電路，晶振器電路和狀態指示電路；所述的FPGA晶片通過I/O接口與DSP晶片的EMIF接口電氣連接，5V外接穩壓電源接口與信號處理電源電路的輸入端電氣連接，信號處理電源電路與功能模塊上所有晶片的電源接口電氣連接，FPGA配置電路與FPGA晶片的配置接口電氣連接，信號處理復位電路與FPGA晶片的I/O接口電氣連接，晶振器電路與FPGA晶片的全局時鐘接口串聯連接，狀態指示電路與FPGA晶片的I/O接口電氣連接；所述的LVDS接口晶片的輸入端與RJ45接口連接，其輸出端與FPGA晶片的I/O接口電氣連接；所述的信號產生裝置包括一個用於儲存計算機產生的信號源數據的USB存儲裝置，一個USB接口，一塊ARM晶片，5V外接穩壓電源接口，電源狀態指示電路，信號產生電源電路，JTAG配置調試電路，信號產生復位電路，時鐘電路，SDRAM儲存電路，緩衝電路，一塊FLASH晶片，一個RJ45接口和一塊LVDS接口的晶片；所述的USB接口的輸入端與USB存儲裝置直接相連，其輸出端與ARM晶片的USB接口電氣連接；所述的5V外接穩壓電源接口與信號產生電源電路的輸入端、USB接口的5V電源接口電氣連接，信號產生電源電路的輸出端與信號產生裝置上所有晶片的電源接口電氣連接；所述的ARM晶片通過其數據/地址I/O接口同時和SDRAM儲存電路與緩衝電路電氣連接，緩衝電路與FLASH晶片電氣連接；所述的JTAG配置調試電路與ARM晶片的ARM配置接口電氣連接，信號產生復位電路與ARM晶片的復位接口電氣連接，時鐘電路與ARM晶片的時鐘接口電氣連接，電源狀態指示電路與信號產生電源電路的電源接口電氣連接；所述的LVDS接口晶片的輸入端與ARM晶片的SPI接口電氣連接，其輸出端與RJ45接口連接；所述的信號產生裝置和信號接收處理裝置通過各自的RJ45接口相互串聯連接。
2.根據權利要求1所述的無線通信仿真裝置，其特徵在於所述的ARM晶片選自美國ATMEL公司的AT91RM9200晶片。
3.根據權利要求1所述的無線通信仿真裝置，其特徵在於所述的信號產生電源電路由TPS767D318晶片和外圍器件組成，將5V外接穩壓電源接口輸入的5V電壓轉變為3.3V和1.8V，電流輸出能力為1A；所述的信號處理電源電路由TPS767D301晶片和外圍器件組成，將5V外接穩壓電源接口輸入的5V電壓轉變為3.3V和1.5V，電流輸出能力為1A。
4.根據權利要求1所述的無線通信仿真裝置，其特徵在於所述的信號產生復位電路由ADM706晶片、開關按鈕和電阻組成，為ARM晶片提供復位信號、低壓檢測和看門狗的功能，當電路出錯時使電路恢復到正常狀態；所述的信號處理復位電路由MAX 706S晶片、開關按鈕和電阻組成，為FPGA晶片提供復位信號、低壓檢測和看門狗的功能，當電路出錯時使電路恢復到正常狀態。
5.根據權利要求1所述的無線通信仿真裝置，其特徵在於所述的時鐘電路由多個電阻、電容和晶振器構成，為整個電路提供穩定的時鐘信號，驅動整個電路按時序工作。
6.根據權利要求1所述的無線通信仿真裝置，其特徵在於所述的FLASH晶片選用AM29LV320晶片，保存壓縮後的嵌入式作業系統，供所述的ARM晶片調用。
7.根據權利要求1所述的無線通信仿真裝置，其特徵在於所述的SDRAM儲存電路由兩片MT48LC8M16A2晶片構成，為ARM晶片的嵌入式作業系統提供存儲空間和數據臨時存放空間，同時將要發送的仿真數據按設定的幀結構存儲起來；所述的緩衝電路由三片緩衝器74LVTH16245晶片構成，為所述的FLASH晶片與ARM晶片提供數據雙向緩衝。
8.根據權利要求1所述的無線通信仿真裝置，其特徵在於所述的LVDS接口晶片，在信號產生裝置部分採用SN65LVDT41晶片，在信號接收處理裝置部分採用SN65LVDT14晶片。
9.根據權利要求1所述的無線通信仿真裝置，其特徵在於所述的FPGA晶片選自美國XILINX公司的XC2V500晶片。
10.根據權利要求1所述的無線通信仿真裝置，其特徵在於所述的帶數位訊號處理晶片DSP的電路板選自C6416DSK、C6711DSK或者C6701EVM中的一種。
全文摘要
本發明公開了一種基於ARM和USB儲存裝置的無線通信仿真裝置，該裝置的信號產生裝置包括一個USB存儲裝置、一個USB接口、一塊ARM晶片和與之配合的外圍電路，本發明用簡單的設備實現了複雜的仿真研究，大大加快了科研進程，有效解決了長期以來困擾科研人員的經費問題。其操作簡便、用途廣泛，不僅具有較高的處理速度，而且工作狀態穩定可靠，具有良好的市場應用前景。
文檔編號G06F11/00GK1863166SQ20061001087
公開日2006年11月15日 申請日期2006年4月29日 優先權日2006年4月29日
發明者謝寧, 莫武中, 周淵平 申請人:中山大學