利用脈衝式無氟碳化合物等離子體的溝槽蝕刻方法

2023-10-11 07:57:19

專利名稱：利用脈衝式無氟碳化合物等離子體的溝槽蝕刻方法
技術領域：
本發明涉及等離子體蝕刻方法，特別是涉及一種利用脈衝式(pulsed)無氟碳化合物(fluorocarbon-free)等離子體於半導體基材中蝕刻出溝槽的方法。
背景技術：
集成電路的製造是藉由在非常小區域的半導體基材中形成大量且密集的電子裝置和線路，而隨著集成電路越做越小，這些電子裝置及線路間也越來越靠近。通常，電子裝置間是用溝槽絕緣結構來達到電性隔離，而避免半導體裝置間的電性耦合或幹擾。 過去，溝槽絕緣結構的工藝是先在半導體基材上蝕刻出溝槽，然後把絕緣材料填入溝槽內。由於半導體基材上裝置密度的增加，溝槽的寬度也跟著減少，但是溝槽深度卻是越來越深。密集的溝槽圖案(通常位於高密度陣列區)以及孤立溝槽圖案(通常位於周邊電路區)常常在等離子體蝕刻時造成微負荷(micro-loading)效應。已經知道，當蝕刻孤立溝槽圖案的時候，矽基材的蝕刻速率會快於蝕刻密集的溝槽圖案。蝕刻速率的差別造成外圍電路區的溝槽深度較深，所以，在絕緣材料填入較深的溝槽後，較厚的絕緣材料容易產生較大的應力。此外，較深的溝槽也會造成表面的不平整，而影響到後續光刻工藝的精確度。本領域的技術人員都知道，溝槽絕緣結構的製作，通常是用含有氟碳化合物(或氟烷)的等離子體在矽基材中蝕刻溝槽。由於在等離子體中含有氟碳化合物，所以可以在蝕刻過程中維持垂直的溝槽側壁，而不會在溝槽底部側蝕出明顯的弧面。但是，另一方面，和等離子體反應的高分子殘留物卻會在外圍孤立區域造成遮蔽現象。此外，過去等離子體蝕刻方法有較差的掩模蝕刻選擇比，容易破壞硬掩模的完整。當製造高密度半導體裝置時，例如動態隨機存取存儲器等等，在蝕刻後還能保持硬掩模的完整是非常重要的。可以知道，本技術領域仍然需要發展出改良的蝕刻及等離子體蝕刻方法，其可以在矽基材中蝕刻出溝槽，例如用於溝槽絕緣工藝，而具有較優的側壁輪廓、掩模選擇比和最小的微負荷效應。

發明內容
本發明的主要目的在提供一種改良的等離子體蝕刻基材的方法，其具備較高的掩模蝕刻選擇比，所以能維持硬掩模的蝕刻後完整度。本發明的另一目的在提供一種改良的等離子體蝕刻基材的方法，其結合無氟碳化合物等離子體蝕刻以及等離子體脈衝式輸出模式，所以能形成垂直溝槽側壁輪廓，同時，避免蝕刻的微負荷效應。為了達成前述目的，本發明提供一種於半導體基材中蝕刻溝槽的方法，其特徵在於包含有於半導體基材上形成圖案化硬掩模；以及利用圖案化硬掩模作為蝕刻抵擋掩模，進行等離子體蝕刻工藝，於未被圖案化硬掩模覆蓋的半導體基材中蝕刻出溝槽，其中等離子體蝕刻工藝是使用無氟碳化合物等離子體蝕刻並在等離子體脈衝式輸出模式下進行蝕刻。
根據本發明的優選實施例，前述的無氟碳化合物等離子體蝕刻包含有六氟化硫(SF6)或三氟化氮(NF3)的蝕刻氣體；氧氣(O2)、溴化氫(HBr)或氧硫化碳(COS)的鈍化氣體；以及氦氣(He)、氮氣(N2)或氬氣(Ar)的稀釋氣體。根據本發明優選實施例，前述的等離子體脈衝式輸出模式在單一工作循環的時間T內，包括輸出開始(ON)時段(或蝕刻段)以及輸出停止(OFF)時段(或鈍化段)，使得等離子體的激活及產生被故意控制是周期性的，而非連續性的。所述的輸出ON時段佔工作循環的時間的比例被控制在20%至80%間。為讓以上提到的目的、特徵及優點能更容易被了解，下面特別寫出優選實施方式，並配合附圖，詳細說明如下。然而下面的優選實施方式與附圖僅供參考與說明用，並非用來對本發明加以限制。


圖I和圖2是本發明優選實施例在半導體基材中形成溝槽絕緣結構方法的剖面示意圖。
圖3是本發明優選實施例的等離子體脈衝式輸出模式。其中，附圖標記說明如下
10 半導體基材12氧化墊層
14 第一硬掩模層16第二硬掩模層
20 圖案化硬掩模22溝槽
22a 密集溝槽圖案24溝槽
24a 孤立、外圍溝槽圖案102存儲器陣列區
104 周邊區T單一工作循環的時間
tl 輸出ON時段t2輸出OFF時段
具體實施例方式雖然本發明以優選實施例揭露如下，然其並非用來限定本發明，任何本領域技術人員，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，因此本發明的保護範圍以權利要求書所界定的為標準，為了不使本發明的精神難懂，部分公知結構與工藝步驟的細節將不在此揭露。同樣地，圖示所表示為優選實施例中的裝置示意圖但並非用來限定裝置的尺寸，特別是，為使本發明可更清晰地呈現，部分組件的尺寸可能放大呈現在圖中。再者，多個優選實施例中所揭示相同的組件者，將標示相同或相似的符號以使說明更容易且清晰。圖I及圖2是根據本發明優選實施例繪示的在半導體基材中形成溝槽絕緣結構的方法的剖面示意圖。如第I圖，首先提供一半導體基材10，其中，半導體基材10可以是矽基材，但不限於此。接著，於半導體基材10的主表面形成圖案化硬掩模20，其定義位於存儲器陣列區102內的密集溝槽圖案22a，以及位於外圍區104內的孤立、外圍溝槽圖案24a。密集溝槽圖案22a和孤立、外圍溝槽圖案24a都將被轉移至半導體基材10中。前述的圖案化硬掩模20可以包含多層膜堆疊結構，包括第一硬掩模層14以和第二硬掩模層16，但不限於此。而且第二硬掩模層16位於第一硬掩模層14上。舉例來說，第一硬掩模層14可以由多晶矽所構成，且其厚度約80納米(nm)，第二硬掩模層16可以是由氧化矽所構成，且其厚度約80納米(nm)。根據本發明優選實施例，在半導體基材10以及圖案化硬掩模20間可以形成氧化墊層12。參考圖2，接著以圖案化硬掩模20作為一蝕刻抵擋掩模，進行各向異性幹蝕刻工藝，用來蝕刻被暴露出來的氧化墊層12以及半導體基材10，於存儲器陣列區102形成多個密集的溝槽22，於外圍區104形成至少一溝槽24。在形成溝槽22以及溝槽24後，將溝槽填充物，如高密度等離子體(HDP)氧化物，填入溝槽22以及溝槽24。然後，對半導體基材進行化學機械拋光工藝，而移除溝槽22以及溝槽24外的溝槽填充物，形成溝槽絕緣結構。 根據本發明優選實施例，溝槽24的深度約等於溝槽22的深度，所以本發明能夠有 效避免微負荷效應。在其它優選實施例中，溝槽24的深度甚至可以淺於溝槽22的深度。所以，位於外圍區104內溝槽24的深度是可以被控制的。在存儲器陣列區102內，各溝槽22均具有垂直側壁輪廓。此外，蝕刻溝槽24的過程中，在外圍區104內不會有高分子殘留物，所以可以有效的避免遮蔽現象。另外，本發明另一優點在於增加掩模蝕刻選擇比，故可以完整的維持硬掩模20的蝕刻後完整度。根據本發明優選實施例，前述的各向異性幹蝕刻工藝是利用脈衝式(pulsed)無氟碳化合物(fluorocarbon-free)等離子體。圖3是本發明優選實施例的等離子體脈衝式輸出模式。參考圖3，X軸表示一蝕刻工藝從開始到結束所需的時間，y軸表示等離子體無線電頻率(RF)功率源的輸出功率(或以電壓表示的偏壓功率)。前述的等離子體RF功率源可以脈衝模式輸出，例如實質300W至1000W的RF功率。換句話說，在蝕刻過程中，前述的等離子體RF功率源是以間斷、非連續方式輸出RF功率，來激活蝕刻氣體。在單一工作循環的時間T內，包括一輸出ON(開始)時段(或蝕刻段)h以及一輸出OFF (結束)時段(或鈍化段)t2，所以使得等離子體的激活及產生被故意控制是周期性的，而非連續性的。在前述的輸出ON時段，等離子體能夠蝕刻基材表面的材料層，而在前述的輸出OFF時段，則停止等離子體的激活及產生。此外，前述輸出ON時段h佔工作循環的時間T的比例較佳被控制在20%至80%間。除了上述的等離子體脈衝式輸出模式外，本發明還結合了無氟碳化合物等離子體蝕刻，以高掩模蝕刻選擇比蝕刻矽基材。根據本發明優選實施例，前述的無氟碳化合物等離子體蝕刻化學可包含六氟化硫(SF6)或三氟化氮(NF3)等蝕刻氣體；氧氣(O2)、溴化氫(HBr)或氧硫化碳(COS)等鈍化氣體；以及氦氣(He)、氮氣(N2)或氬氣(Ar)等稀釋氣體，但不限於此。舉例來說，根據本發明優選實施例，前述的無氟碳化合物等離子體蝕刻化學可以是由三氟化氮(NF3)蝕刻氣體；氧氣(O2)鈍化氣體；以及氮氣(N2)稀釋氣體所組成。根據上面的描述，本發明的主要技術特徵在結合無氟碳化合物等離子體蝕刻以及應用圖3中的等離子體脈衝式輸出模式。舉例來說，同時參考圖I至圖3，在單一工作循環的時段T中的輸出ON時段(或蝕刻段)過程中，等離子體中的蝕刻氣體三氟化氮NF3或由蝕刻氣體三氟化氮NF3衍生的反應自由基成分可以蝕刻半導體基材10，同時，等離子體中的鈍化氣體氧氣(O2)或由鈍化氣體氧氣(O2)衍生的自由基可以輕微的氧化溝槽側壁而避免側向的、等向性的蝕刻。在輸出OFF時段(或鈍化段)t2，等離子體中的氮氣(N2)或由氮氣(N2)衍生的自由基可以鈍化溝槽側壁，以維持住溝槽側壁垂直輪廓。
以上所述僅為本發明的優選實施例，凡依本發明權利要求所做的均等變化與修飾，皆應屬本發明的涵蓋範圍。
權利要求
1.一種於半導體基材中蝕刻溝槽的方法，其特徵在於包括 在半導體基材上形成圖案化硬掩模；及 進行等離子體蝕刻エ藝，並且利用所述圖案化硬掩模作為蝕刻抵擋掩摸，在未被所述圖案化硬掩模覆蓋的所述半導體基材中蝕刻出溝槽，其中所述等離子體蝕刻エ藝是使用無氟碳化合物等離子體蝕刻並且在等離子體脈衝式輸出模式下進行蝕刻。
2.根據權利要求I所述的於半導體基材中蝕刻溝槽的方法，其特徵在於所述的無氟碳化合物等離子體蝕刻包含有六氟化硫或三氟化氮的蝕刻氣體；氧氣、溴化氫或氧硫化碳的鈍化氣體；以及氦氣、氮氣或氬氣的稀釋氣體。
3.根據權利要求I所述的於半導體基材中蝕刻溝槽的方法，其特徵在於所述的無氟碳化合物等離子體蝕刻是由三氟化氮蝕刻氣體；氧氣鈍化氣體；以及氮氣稀釋氣體組成。
4.根據權利要求I所述的於半導體基材中蝕刻溝槽的方法，其特徵在於所述的等離子體脈衝式輸出模式在単一工作循環的時間內，包括輸出開始時段(或蝕刻段)以及輸出停止時段(或鈍化段)，使得等離子體被控制在周期性的激活和產生，而非連續性的激活和產生。
5.根據權利要求4所述的於半導體基材中蝕刻溝槽的方法，其特徵在於所述的輸出開始時段佔工作循環時間的比例被控制在20%至80%間。
6.根據權利要求I所述的於半導體基材中蝕刻溝槽的方法，其特徵在於所述的圖案化硬掩模包含第一硬掩模層以及第ニ硬掩模層，且所述的第二硬掩模層位於所述第一硬掩模層上。
7.根據權利要求6所述的於半導體基材中蝕刻溝槽的方法，其特徵在於所述的第一硬掩模層是由多晶矽構成。
8.根據權利要求6所述的於半導體基材中蝕刻溝槽的方法，其特徵在於所述的第二硬掩模層是由氧化矽構成。
全文摘要
本發明公開了一種於半導體基材中蝕刻溝槽的方法，其特徵在於包括於半導體基材上形成圖案化硬掩模；及進行等離子體蝕刻工藝，並且利用圖案化硬掩模作為蝕刻抵擋掩模，在未被圖案化硬掩模覆蓋的半導體基材中蝕刻出溝槽，其中等離子體蝕刻工藝是使用無氟碳化合物等離子體蝕刻並且在等離子體脈衝式輸出模式下進行蝕刻。
文檔編號H01L21/02GK102779728SQ201110329979
公開日2012年11月14日 申請日期2011年10月26日 優先權日2011年5月9日
發明者劉獻文, 吳常明, 陳逸男 申請人:南亞科技股份有限公司