非易失性存儲裝置及非易失性存儲裝置中的數據寫入方法

2023-10-11 01:23:19 2

專利名稱：：非易失性存儲裝置及非易失性存儲裝置中的數據寫入方法
技術領域：
：本發明涉及使用基於電脈衝的施加而發生電阻值變化的材料進行數據存儲的存儲裝置。
背景技術：
：電阻變化材料的特性是，電阻值會因施加的電脈衝的大小、極性而發生很大變化，並維持變化後的電阻值。近年來，利用這種特性，使用了電阻變化材料的可變電阻元件及使用了該可變電阻元件的非易失性存儲裝置等半導體器件得到開發。專利文獻1公開了作為一種現有的使用了可變電阻元件的非易失性存儲裝置的結構。圖11是表示該現有的非易失性存儲裝置結構的概要框圖。如圖11所示，非易失性存儲裝置80包括存儲電路82;連接到該存儲電路82上的存儲區域70。存儲區域70包括相互平行配置的位線Bl至B4(下部電極74)及與該位線Bl至B4交叉配置的字線W1至W4(上部電極78);設置在該位線與字線的交叉區域的可變電阻元件52;與該可變電阻元件52並列連接的保護電阻54。各個位50由這些下部電極74，上部電極78以及可變電阻元件52和保護電阻54構成。另外，存儲電路82上具有與位線B1至B4連接的位通電晶體(bitpasstransistor)84。該4立通電晶體(bitpasstransistor)84具有位通柵極(bitpassgate)64，與具有負載柵極66的負載電晶體86及反相器90相連接。在圖11中，有源層表示為下部電極74(位線B1至B4)與上部電極78(字線W1至W4)間連接著的電阻器陣列。按照以上方法構成的現有的非易失性存儲裝置，通過在位通電晶體84的柵極上施加導通電壓，進一步在負載電晶體86的柵極上施加第二導通電壓，來向任意的字線上施加電脈衝。這樣，數據就存儲到連接到該字線上的可變電阻元件54上。專利文獻l:日本特開2003—68984號公報
發明內容但是，在上述的現有的非易失性存儲裝置中，位線B1至B4以及字線Wl至W4上存在配線電阻，由於該配線電阻，在配線與可變電阻元件間產生分壓。這樣，因為各個可變電阻元件上的配線長度不同，即使字線上施加的是相同的電壓脈衝，施加到連接到該字線上的各個可變電阻元件上的電壓也變得不同。這樣，對各個不同的可變電阻元件，高電阻及低電阻的電阻值發生差異，結果可能會產生數據的寫入或讀出不能正確進行的情況。本發明是鑑於以上情況提出的，其目的在於提供一種能夠抑制可變電阻元件電阻值差異的非易失性存儲裝置。另外，本發明的另一個目的在於提供一種在電流脈衝下動作的所謂交叉點型非易失性存儲裝置。為解決上述問題，本發明的非易失性存儲裝置包括存儲陣列，其包括在第一平面內相互平行形成的多個第一電極配線、在平行於上述第一平面的第二平面內相互平行且與上述多個第一電極配線立體交叉地形成的多個第二電極配線、上述多個第一電極配線與上述多個第二電極配線的立體交叉位置上分別設置的非易失性存儲元件；連接到上述多個第一電極配線、選擇上述第一電極配線的第一選擇裝置，上述非易失性存儲元件各自具有可變電阻層，其電阻可依供給到對應於該非易失性存儲元件的上述立體交叉位置而設置的第一電極配線及第二電極配線間的電流脈衝而可逆地發生變化，更進一步地，存儲陣列的內部或外部具有連接到上述第一電極配線，將施加到上述第一電極配線上的電壓限制到規定的上限值以下的電壓限制機構，連接上述第一選擇裝置和上述電壓限制機構的一個第一電極配線上連接有多個上述非易失性存儲元件。通過這樣的結構，交叉點型非易失性存儲裝置能夠實現被電流驅動。因為設置有電壓限制機構，所以即使在存儲陣列具有的第一電極配線及第二電極配線上存在配線電阻的情況下，也能夠抑制各個非易失性存儲元件具備的可變電阻層上電阻值發生差異。上述發明所涉及的非易失性存儲裝置中，也可以具有連接到上述第一選擇裝置，通過上述第一選擇裝置對上述非易失性存儲元件施加具有某電流值的電流脈衝的電流脈衝施加裝置。具有這樣的電流脈衝施加裝置，能夠實現電流驅動的交叉點型非易失性存儲裝置。另外，上述發明涉及的非易失性存儲裝置中，作為上述電壓限制機構，也可以具有對應於各個上述第一電極配線的電壓鉗位電路。另外，上述發明涉及的非易失性存儲裝置中，作為上述電壓限制機構，也可以具有對應於各個上述第一電極配線的二極體。另外，上述發明涉及的非易失性存儲裝置中，作為上述電壓限制機構，也可以具有對應於各個上述第一電極配線的電晶體。進一步地，上述發明涉及的非易失性存儲裝置中，對應於上述各個第一電極配線設置有上述電壓限制機構，上述電壓限制機構的結構也可以使得，由上述電壓限制機構決定的電壓上限值對應連接著的第一電極配線的不同而不同。在該結構中，能夠抑制因連接著的第一電極配線的不同而造成的元件電阻值的差異。另外，本發明的向非易失性存儲裝置的數據寫入方法具有多個非易失性存儲元件，該非易失性存儲元件分別包括第一電極；第二電極；電阻值可根據供給到上述第一電極與第二電極間的電脈衝而可逆地發生變化的設置在上述第一電極與第二電極間的可變電阻層，該向非易失性存儲裝置的數據寫入方法通過使用恆定電流源向上述非易失性存儲元件施加電脈衝來使上述非易失性存儲元件的電阻值發生變化。在該結構中，因為利用電流值為規定值的電脈衝來進行數據寫入，所以施加到元件兩端的電壓與元件本身的電阻值成正比，而不受配線電阻的影響。利用施加到元件兩端的電壓的穩定化，大幅抑制寫入後電阻值的差異。本發明的上述目的、其他目的、特徵以及優點在參照附圖下，由下述優選實施方式的詳細說明變的明確。根據本發明，能夠提供一種能夠抑制可變電阻元件電阻值差異的非易失性存儲裝置。圖1是表示本發明實施方式1涉及的非易失性存儲裝置結構的框圖。圖2是表示本發明實施方式1涉及的非易失性存儲裝置具有的存儲單元(FeOx)的結構的截面圖。圖3是表示在進行電流驅動的情況下，配線電阻造成的元件電壓——電流特性差異的圖表。圖4是表示在進行電流驅動的情況下，配線電阻造成的元件電阻值差異的表。圖5是表示在進行電壓驅動的情況下，配線電阻造成的元件電壓——電流特性差異的圖表。圖6是表示在進行電壓驅動的情況下，配線電阻造成的元件電阻值差異的表。圖7是表示本發明實施方式1涉及的非易失性存儲裝置的變形例的結構的框圖。圖8是表示本發明實施方式2涉及的非易失性存儲裝置的結構的框圖。圖9(a)是表示本發明實施方式2涉及的非易失性存儲裝置的動作結果的圖表。圖9(b)是表示本發明實施方式2涉及的非易失性存儲裝置的動作結果的圖表。圖10是表示本發明實施方式3涉及的非易失性存儲裝置的結構的框圖。圖11是現有的非易失性存儲裝置的概要框圖。標號說明11、可變電阻層12、二極體13、行解碼器14、列解碼器15、電壓鉗位電路16、電流源17、讀出放大器18、地址輸入電路19、控制電路21、二極體41、電晶體50、比較器51、電晶體100，200，300，400、非易失性存儲裝置101，201，301，401、存儲器主體部102，202，302，402、存儲陣列111、下部電極112、上部電極BU)，BL1，......、位線Mill,M112，……、存儲單元WL0，WL1，......、字線具體實施例方式下面，參照本發明的優選實施方式。另外，所有的附圖中相同的部件附加相同的符號，有些情況下省去說明。(實施方式1)圖1是表示本發明實施方式1涉及的非易失性存儲裝置結構的框圖。如圖1所示，本實施方式涉及的非易失性存儲裝置100在半導體襯底之上具有的存儲器主體部101，該存儲器主體部101包括存儲陣列102;行解碼器13(第一選擇裝置)；列解碼器14(第二選擇裝置)；測出被選擇的位線中流動的電流量並判別被存儲的數據是"1"或"0"中哪一個的讀出放大器。另外，非易失性存儲裝置100還具有接收從外部輸入的地址信號的地址輸入電路18及根據從外部輸入的控制信號控制存儲器主體部101動作的控制電路19。存儲陣列102包括在半導體襯底之上平行於半導體襯底主面的第一平面內相互平行形成的多個字線WL0，WL1，WL2,……(第一電極配線)；在這些多個字線WL0，WL1，WL2,……的上方平行於該半導體襯底主面的平面(第二平面)內相互平行形成且與多個字線WL0，WL1，WL2，......立體交叉的多個位線BLO，BL1，BL2，(第二電極配線)。另外，在對應於這些多個字線WL0，WL1，WL2，……與多個位線BL0，BL1，BL2，……的立體交叉點(立體交叉位置)，設置有矩陣狀設置的多個存儲單元Mlll，M112，M113，M121,M122，M123，M131，M132，M133，......(以下表示為"存儲單元Mill，M112，......")。圖2是表示本發明實施方式1涉及的非易失性存儲裝置具有的存儲單元Mlll的結構的截面圖。另外，存儲單元Mlll以外的存儲單元也是相同的結構。如圖2所示，存儲單元Mill插入在字線WL0與位線BL0之間，按照下部電極lll(第一電極)，二極體12，可變電阻層ll，上部電極112(第二電極)的順序層疊構成。非易失性存儲元件(電阻變化型元件)由下部電極lll，二極體12，可變電阻層ll，上部電極112構成。可變電阻層11具有電阻值按照供給到上部電極112與下部電極111間的電脈衝(本實施方式中為電流脈衝)而可逆變化的性質。但是，非易失性存儲元件並不特別限定由哪個部件構成。也可以將可變電阻層11單獨作為非易失性存儲元件。另外，電極也可以省略。即，字線也可以兼做下部電極，位線也可以兼做上部電極。作為可變電阻層11，可以使用以化學式FeOx(1.3<x<1.6)表示的材料。另外，除此之外也可以使用與FeOx相同地表現電阻變化的氧化物材料。而且，在圖案形成工序中使用光刻的情況下，從半導體製造工藝上將可變電阻層11厚度越小越容易加工的原因看來，優選可變電阻層11的厚度在200nm以下。另外，施加有電流的情況下從迴避發生擊穿的觀點來看，優先選用可變電阻層11的厚度至少在10nm以上。從而，優選可變電阻層11的厚度在10nm200nm左右。下部電極111及上部電極112由例如Pt、Ir等構成。從上述半導體製造工藝上的原因及迴避施加電流造成的遷移方面上考慮，這些電極的厚度優選在100nm200nm左右。如圖2所示，二極體12與可變電阻層11串聯連接設置在下部電極111與上部電極112之間，優選金屬——絕緣體——金屬(所謂MIM)結構。這樣，能夠使電流驅動力提高。本實施方式中的二極體12是當施加在兩端的電壓的絕對值超過規定的閾值時電阻值減小的，所謂雙向觸發二極體(例如變阻器)。這樣，能夠使用正脈衝和負脈衝來進行寫入。在單極(無極)驅動的情況下，也可以使用單向二極體。另外，為使通過向存儲單元Mlll，M112,……供給電流脈衝(恆定電流源輸出的電流值固定的電脈衝)而產生的存儲單元Mlll，M112，……的電壓(下部電極111及上部電極112間的電壓)不超過基準電壓，存儲陣列102具有對該存儲單元Mlll，M112，……的電壓進行鉗位的電壓鉗位電路15(電壓限制機構)。該電壓鉗位電路15連接在各個字線WLO，WL1，WL2，……上，使得電壓鉗位電路15與行解碼器13將連接在各個字線上的多個存儲單元夾在中間(連接電壓鉗位電路15與行解碼器13的一個字線上連接有多個非易失性存儲元件)，並將存儲單元Mlll，M112，……上的電壓與事先設定的基準電壓進行比較，結果是當存儲單元Mlll，M112，……上的電壓達到基準電壓時動作。其結果為，對存儲陣列Mlll，M112，……的電流脈衝的供給得到限制。字線WLO，WL1，WL2，……通過行解碼器13與電流源16(輸出電流值固定的電脈衝的恆定電流源電流脈衝施加裝置)連接。另外，位線BLO，BL1，BL2，……通過圖中未標出的開關與讀出放大器17連接。該讀出放大器17上連接有輸出端子，另外，輸入有基準電平輸入REF。地址輸入電路18從圖中未標出的外部電路接收地址信號，根據該地址信號向行解碼器13輸出行地址信號的同時，向列解碼器14輸出列地址信號。這裡，地址信號是表示多個存儲單元Mlll，M112，……中被選擇的特定存儲單元的地址的信號。另外，行地址信號是表示地址信號表示的地址中的行的地址的信號，列地址信號是表示地址信號表示的地址中的列的地址的信號。控制電路19在寫入動作中，根據從圖中未標出的外部電路接收到的輸入數據，向行解碼器13輸出指示寫入用電流施加的寫入信號。另一方面，在讀出動作中，控制電路19向行解碼器13輸出指示讀出用電流施加的讀出信號。行解碼器13接收從地址輸入電路18輸出的行地址信號，根據該行地址信號，從多個字線WL0，WL1，WL2，中選擇一個，對該選定的字線施加寫入用及讀出用的電流。另外，列解碼器14接收從地址輸入電路18輸出的列地址信號，根據該列地址信號，從多個字線BL0，BL1，BL2，……中選擇一個。[非易失性存儲裝置的動作]接下來，對上述構成的本實施方式的非易失性存儲裝置100的動作進行說明。首先，對向存儲單元寫入數據的情況下非易失性存儲裝置100的動作，以向設置在字線WL0與位線BL0的交點(交叉點crosspoint)上的存儲單元Mlll寫入數據的情況為例進行說明。行解碼器13連接到各個字線上。行解碼器13根據從地址輸入電路18輸出的行地址信號來選擇字線WL0。另外，列解碼器14連接到各個位線上。列解碼器14根據從地址輸入電路18輸出的列地址信號來選擇位線BL0。這樣，電流源16與字線WL0連接，位線BL0被接地。另外，連接位線BL0與讀出放大器17的開關處於斷開。其結果是，寫入用電流脈衝被供給到字線WL0與位線BL0間。在本實施方式中，把施加到字線WLO上的寫入用電流脈衝的電流值設到+2mA，一2mA。另外，本實施方式中，將電壓鉗位電路15的基準電壓(電壓限制中的上限電壓)設定到1.4V。在字線WL0上施加了+2mA的電流脈衝的情況下，向存儲單元Mlll上供給該電流脈衝，其結果是，存儲單元111具有的可變電阻層ll高電阻化。這裡，因為除被選的存儲單元之外原則上沒有電流流過，所以電壓鉗位電路15與字線WL0連接點的電壓同存儲單元Ml11與字線WL0連接點的電壓變得相同(存儲單元Mill與電壓鉗位電路15間沒有電流流過，不會發生電勢下降)。當在字線WL0上施加了+2mA電流脈衝的情況下存儲單元Mlll的電壓(存儲單元Mlll與字線WL0的連接點的電壓)達到1.4V的時候，電阻值急劇減小使電流變得導通，電壓鉗位電路15對存儲單元Mlll的電流脈衝的供給進行限制。其結果是，存儲單元M111上的電壓上升被限制，存儲單元M111具有的可變電阻層11的電阻值(測量電流10pA附近的電阻值)在10kQ左右。如果不設定電壓限制就施加恆定電流使元件高電阻化，隨著電阻值的上升元件兩端的電勢差會失去控制地上升，元件可能會被破壞。本實施方式中，在高電阻化時進行電壓限制，用以防止元件破壞。另一方面，在字線WL0上施加了一2mA的電流脈衝的情況下，向存儲單元M111上供給該電流脈衝，其結果是，存儲單元M111具有的可變電阻層11低電阻化。這種情況下，電壓鉗位電路15不動作。其結果是，存儲單元Mlll具有的可變電阻層11的電阻值(測量電流lO)iA附近的電阻值)在lkQ左右。使元件低電阻化的情況下，因為隨著電阻值的降低，元件兩端的電勢差也降低，所以電阻值的變化也自然停止。因此，低電阻化時並不一定需要電壓限制。這裡，通過使高電阻化情況下可變電阻層11的電阻值與低電阻化情況下可變電阻層11的電阻值同二進位數據中的兩個值分別對應，能夠向存儲單元Mlll內寫入二進位數據。[讀出動作]對按上述方法向存儲單元Mlll內寫入了二進位數據的情況下，讀出該數據時非易失性存儲裝置100的動作進行說明。行解碼器13根據從地址輸入電路18輸出的行地址信號來選擇字線WLO。另外，列解碼器14根據從地址輸入電路18輸出的列地址信號來選擇位線WLO。這樣，電流源16與字線WLO連接，位線BLO被接地。另外，連接位線BL0與讀出放大器17的開關處於接通，其結果是，讀出用電流脈衝被供給到字線WLO與位線BLO之間，在讀出放大器17上檢測出位線BLO的電勢。另外，本實施方式中，施加在字線WLO上的讀出用電流脈衝的電流值使用為IO(aA。如上所述，可變電阻層11的電阻值在高電阻化的情況下與低電阻化的情況下有IO倍左右的不同。因此，字線WLO上施加了讀出用電流脈衝的情況下位線BL0的電勢在可變電阻層11高電阻化時與低電阻化時有很大不同。讀出放大器17計算出基準電平輸入REF的輸入電勢與位線BLO的電勢的差。這樣，就能夠測出可變電阻層ll的電阻值。讀出放大器17根據可變電阻層11的電阻值，向輸出端子輸出數據"O"或"1"。這樣，就能夠讀出寫入到存儲單元Mlll內的數據。按照以上的方法，進行數據的寫入及讀出。本實施方式中的非易失性存儲裝置100的情況下，因為具有將各個存儲單元Mlll，M112，……的電壓限制為基準電壓的電壓鉗位電路15，所以即使在字線WLO，WL1，WL2，......及位線BLO，BL1，BL2，......上存在配線電阻的情況下，也能夠抑制各個存儲單元Mlll，M112，……的可變電阻層ll的電阻值的差異。電壓鉗位電路15的基準電壓可以全部設定在相同的值上，也可以設定在不同的值上。即使是連接到相同位線上的元件，依連接著的字線的不同(存儲陣列上列方向的位置)配線電阻也可能不同。按照字線來改變電壓鉗位電路15的基準電壓，能夠抑制因存儲陣列上的位置造成的元件電阻值的差異。這種情況下，並不一定有必要使電壓鉗位電路15的基準電壓各個不同，也可以例如每多個字線使用相同的基準電壓。在其他的實施方式下，也同樣可使電壓限制的基準電壓依字線而不同0電壓限制機構可以不必在每個字線上都設置。也可以例如多個字線共用一個電壓限制機構。這種情況下的電壓設置機構，例如，基於控制電路19的控制只選擇被行解碼器選擇的字線，對該字線進行電壓限制。另外，電壓限制機構既可以設置在存儲陣列的內部，也可以設置在外部。配線電阻調整到50Q的配線上連接著一個元件的電路及配線電阻調整到250Q的配線上連接著一個元件的電路分別製造兩個。元件的製造條件完全相同(可變電阻層的材料FeOx、電極材料Pt、可變電阻層面積0.25pm2、電極面積0.25pm2、可變電阻層厚度100nm、電極厚度100nm)。對配線電阻為50Q的電路與配線電阻為250Q的電路在進行電流驅動(施加由恆定電流源產生的脈衝)的情況下及進行電壓驅動(施加由恆定電壓源產生的脈衝)的情況下，測量電壓一一電流特性和電阻值。電流驅動中使用恆定電流源，按照0mA—2mA—0mA——2mA的順序，以33ms的時間間隔每次0.01mA地改變電流值的同時測量電壓。電壓限制(電壓的上限值)為+1.5V。電壓驅動中使用恆定電壓源，按照0V—+1.4V—0V——1.4V的順序，以33ms的時間間隔每次0.01V地改變電壓值的同時測量電流。電流限制(電流的上限值)為一2mV。圖3是表示在進行電流驅動的情況下，配線電阻造成的元件電壓——電流特性差異的圖表。圖4是表示在進行電流驅動的情況下，配線電阻造成的元件電阻值差異的表。圖5是表示在進行電壓驅動的情況下，配線電阻造成的元件電壓——電流特性差異的圖表。圖6是表示在進行電壓驅動的情況下，配線電阻造成的元件電阻值差異的表。圖4與圖6的右端的數值是配線電阻造成的電阻值的差異。另外，圖4與圖6中表示了初始狀態下的電阻值用以基準。從圖3至圖6的測量結果可以明確，比起電壓驅動，電流驅動下因配線電阻造成的電阻值的差異會變小。S卩，以高電阻狀態下元件的電阻值來看，電壓驅動的情況下因配線電阻的不同造成的電阻值的差為909.1Q，而相應的電流驅動的情況下該差值為97.6Q。以低電阻狀態下元件的電阻值來看，電壓驅動的情況下因配線電阻的不同造成的電阻值的差為583.7Q，而相應的電流驅動的情況下該差值為59.5Q。即，可以得知，配線電阻的不同對元件的寫入後的電阻值帶來的影響，在電流驅動的情況下比電壓驅動的情況下要格外地小。電流驅動與電壓驅動的不同，可以認為是由以下的機制產生的。非易失性存儲元件具有施加在元件兩端的電壓僅僅稍有不同，寫入後的電阻值就會差異得很大的特性。為抑制寫入後電阻值的差異，有必要儘可能地使施加到元件兩端的電壓為固定值。電壓驅動下因為施加的是規定電壓的脈衝而配線電阻與元件間產生分壓關係，所以施加到元件電阻兩端的電壓會根據配線電阻而變化。另一方面，電流驅動下因為施加的是規定電流的脈衝，施加到元件兩端的電壓與元件自身的電阻值成正比，不受配線電阻的影響。即，電流驅動下，施加到元件兩端的電壓均勻化，大幅抑制寫入後電阻值的差異。在使陣列狀形成存儲元件的交叉點型非易失性存儲器動作的情況下，配線電阻依其在陣列上的位置而變化。如果採用電流驅動作為向非易失性存儲元件的數據寫入方法，抑制由陣列上位置造成的元件電阻值差異就成為可能。進行電流驅動的情況下，在向高電阻狀態的寫入中，伴隨著電阻值的上升，元件兩端的電勢差會失去控制地增加，元件有被破壞的危險。通過電流驅動與電壓限制的組合，能夠一面防止元件破壞，一面抑制電阻值差異。[變形例]圖7是表示本發明實施方式1涉及的非易失性存儲裝置的變形例的結構的框圖。本變形例的非易失性存儲裝置與圖1的非易失性存儲裝置不同在於不具有電流源。如圖7所示，變形例涉及的非易失性存儲裝置400具有在半導體襯底上的存儲器主體部401，該存儲器主體部401具有存儲陣列402。該存儲陣列402上的各個電壓鉗位電路15都與設置在外部的比較器50連接。電晶體51起到控制設置在非易失性存儲裝置400外部的電流源16與行解碼器13之間的連接的開關作用，比較器50與該電晶體51連接，對來自電壓鉗位電路15的輸出電壓Vw與來自外部輸入的基準電壓Vref進行比較，根據其結果控制電晶體51的導通/截止。本實施方式中，應當對特定的存儲單元供給電流脈衝，在由行解碼器13與列解碼器14分別選中字線與位線的情況下，控制基準電壓Vref的值，使得在來自電壓鉗位電路的輸出電壓Vw到達1.4V前電晶體51導通，而到達1.4V時電晶體51截止。該基準電壓Vref的控制由電源電壓Vdd來進行。按照上述的結構，也可以實現抑制各個存儲單元M111，M112，……的可變電阻層11的電阻值的差異。(實施方式2)如下所示，實施方式2所涉及的非易失性存儲裝置具有多個二極體作為限制存儲單元電壓為規定電壓的電壓限制機構。[非易失性存儲裝置的結構]圖8是表示本發明實施方式2涉及的非易失性存儲裝置的結構的框圖。如圖8所示，本實施方式涉及的非易失性存儲裝置200具有在半導體襯底上的存儲器主體部201，該存儲器主體部201具有存儲陣列202。該存儲陣列202上，每個字線WL0，WL1，WL2，......與地面間串聯連接多個二極體21。這裡，多個二極體21的閾值電壓之和，定為與實施方式1的非易失性存儲裝置具有的電壓鉗位電路15的基準電壓相同。換而言之，二極體21的個數定為，使閾值電壓之和與實施方式1的非易失性存儲裝置具有的電壓鉗位電路15的基準電壓相同。舉一個例子來說明，一般的矽二極體基準電壓為0.7V。例如在該基準電壓為1.4V的情況下，只需具有兩個二極體21即可。這些二極體21在製造工藝上，可以與存儲單元Mlll，M112，……具有的二極體ll按同一工序形成。另外，關於實施方式2的非易失性存儲裝置中其他的結構，因為與實施方式1的情況下相同，附加同一符號省略說明。[非易失性存儲裝置的動作]接下來，對按上述方法構成的本實施方式的非易失性存儲裝置200的動作進行說明。[寫入動作]首先，對向存儲單元寫入數據的情況下非易失性存儲裝置200的動作，以向設置在字線WLO與位線BLO的交叉點上的存儲單元Mill寫入數據的情況為例進行說明。與實施方式1的情況相同，行解碼器13根據從地址輸入電路18輸出的行地址信號來選擇字線WLO，另外，列解碼器14根據從地址輸入電路18輸出的列地址信號來選擇位線BLO。這樣，電流源16與字線WLO連接，位線BLO被接地。另外，連接位線BLO與讀出放大器17的開關斷開。其結果是，寫入用電流脈衝被供給到字線WLO與位線BLO之間。本實施方式中，與實施方式l相同地，施加到字線WLO上的寫入用電流脈衝的電流值為+2mA，一2mA。在字線WL0上施加了+2mA的電流脈衝的情況下，向存儲單元Mlll上供給該電流脈衝，其結果是，存儲單元M111具有的可變電阻層11高電阻化。這裡，當在字線WL0上施加了+2mA電流脈衝的情況下存儲單元Mlll的電壓達到閾值電壓之和的時候，多個二極體21導通。這樣，向存儲單元Mlll的電流脈衝的供給得到限制。其結果是，存儲單元Mlll上的電壓上升被限制，存儲單元Mlll具有的可變電阻層11的電阻值在10kQ左右。另一方面，在字線WL0上施加了一2mA的電流脈衝的情況下，向存儲單元M111上供給該電流脈衝，其結果是，存儲單元M111具有的可變電阻層11低電阻化。這種情況下，多個二極體21截止。其結果是，存儲單元Mlll具有的可變電阻層11的電阻值在lkQ左右。這裡，通過使高電阻化情況下可變電阻層11的電阻值與低電阻化情況下可變電阻層11的電阻值同二進位數據中的兩個值分別對應，能夠向存儲單元Mlll內寫入二進位數據。[讀出動作]在按上述方法存儲單元Ml11上寫入了二進位數據的情況下，關於讀出該數據時非易失性存儲裝置200的動作，因為與實施方式1的情況下一樣，省略說明。上述寫入動作與讀出動作中，字線、位線、可變電阻層及作為電壓限制機構的二極體的狀態總結在表1中。tableseeoriginaldocumentpage17如表1所示以+2mA勁M亍數據寫入的情況，可變電阻層處於高電阻狀態時，二極體導通。其結果是，可變電阻層維持在高電阻狀態。另一方面，可變電阻層處於低電阻狀態時，二極體從截止變化為導通。其結果是，可變電阻層變化到高電阻狀態。由於作為電壓限制機構的二極體如上所述地動作，即使在字線WL0，WL1，WL2，......及位線BL0，BL1，BL2，……上存在配線電阻的情況下，也能夠抑制各個存儲單元Mill,M112，……的可變電阻層ll上的電阻值的差異。圖9(a)及(b)是表示本發明實施方式2涉及的非易失性存儲裝置的動作結果的圖表。圖9(a)中，縱軸和橫軸分別表示施加正負電流後可變電阻層的電阻值和測量次數。另外，圖9(b)中，縱軸和橫軸分別表示施加在字線上的正負電流的電流值和測量次數。如圖9(b)所示，對字線施加250次正負電流脈衝。其結果如圖9(a)所示，可變電阻層的電阻值穩定，處在10kQ或lkQ，能夠確定沒有差異。(實施方式3)如下所示，實施方式3所涉及的非易失性存儲裝置具有電晶體作為限制存儲單元電壓為規定電壓的電壓限制機構。[非易失性存儲裝置的結構]圖10是表示本發明實施方式3涉及的非易失性存儲裝置的結構的框圖。如圖IO所示，本實施方式涉及的非易失性存儲裝置300具有在半導體襯底上的存儲器主體部301，該存儲器主體部301具有存儲陣列302。在該存儲陣列302上，行解碼器13與第一排存儲單元Mlll，M121，M131,……之間的各個字線WLO，WL1，WL2，……上，連接電晶體41的柵極和源極。另外，電晶體41的漏極上連接著基準電壓Vwrefl、Vwref2、Vwref3，......的電源(圖中未標出)。由該電晶體41，控制對各個存儲單元Mlll，M112，……的可變電阻層11的電流的供給/非供給。另外，關於實施方式3的非易失性存儲裝置中其他的結構，因為與實施方式1的情況下相同，附加同一符號省略說明。[非易失性存儲裝置的動作]接下來，對按上述方法構成的本實施方式的非易失性存儲裝置300進行說明。首先，對向存儲單元寫入數據的情況下非易失性存儲裝置300的動作，以向設置在字線WLO與位線BLO的交叉點上的存儲單元Mill寫入數據的情況為例進行說明。與實施方式1的情況相同，行解碼器13根據從地址輸入電路18輸出的行地址信號來選擇字線WL0，另外，列解碼器14根據從地址輸入電路18輸出的列地址信號來選擇位線BL0。這樣，電流源16與字線WL0連接，位線BLO被接地。另外，連接位線BLO與讀出放大器17的開關斷開。其結果是，寫入用電流脈衝被供給到字線WLO與位線BLO之間。本實施方式中，與實施方式l相同地，施加到字線WLO上的寫入用電流脈衝的電流值為+2mA，一2mA。另外，本實施方式中，加到電晶體41的漏極上的基準電壓Vwrefl設定在1.4V。在字線WL0上施加了+2mA的電流的情況下，向存儲單元Mill上供給該電流脈衝，其結果是，存儲單元Mlll具有的可變電阻層11高電阻化。這裡，當在字線WL0上施加了+2mA電流脈衝的情況下存儲單元Mlll的電壓超過1.4V的時候，多個二極體21導通。這樣，向存儲單元Ml11的電流脈衝的供給得到限制。其結果是，存儲單元Mill上的電壓上升被限制，存儲單元Mlll具有的可變電阻層11的電阻值在10kQ左右。另一方面，在字線WL0上施加了一2mA的電流脈衝的情況下，向存儲單元Mlll上供給該電流脈衝，其結果是，存儲單元M111具有的可變電阻層11低電阻化。這種情況下，電晶體41截止。其結果是，存儲單元Mlll具有的可變電阻層11的電阻值在lkQ左右。這裡，通過使高電阻化情況下可變電阻層11的電阻值與低電阻化情況下可變電阻層ll的電阻值同二進位數據中的兩個值分別對應，能夠向存儲單元Mlll內寫入二進位數據。[讀出動作]在按上述方法存儲單元Ml11上寫入了二進位數據的情況下，關於讀出該數據時非易失性存儲裝置300的動作，因為與實施方式1的情況下一樣，省略說明。由於作為電壓限制機構的電晶體如上所述地動作，即使在字線WLO，WL1，WL2，……及位線BLO，BL1，BL2，……上存在酉己線電阻的情況下，也能夠抑制各個存儲單元Mlll，M112，……的可變電阻層ll上的電阻值的差異。另外，如本實施方式一樣使用電晶體的情況下，具有能夠通過調整基準電壓來方便地進行存儲單元的電壓限制的優點。另外，上述各種實施方式的非易失性存儲裝置中，寫入數據情況下作為寫入用電流脈衝的電流值採用+2mA及一2mA，讀出數據情況下作為讀出用電流脈衝的電流值採用10pA，但並不是僅限於此的。本發明的非易失性存儲裝置，能夠在電流密度為2xl0Slxl(^A/cn^左右範圍內的情況下，可變電阻層的電阻值不發生差異地動作。產業上的可利用性本發明的非易失性存儲裝置能夠抑制可變電阻元件電阻值的差異，作為使用在個人計算機或可攜式電話等各種電子設備中的非易失性存儲元件等是有用的。權利要求1.一種非易失性存儲裝置，其特徵在於，包括存儲陣列，其包括在第一平面內相互平行形成的多個第一電極配線、在平行於所述第一平面的第二平面內相互平行且與所述多個第一電極配線立體交叉地形成的多個第二電極配線、在所述多個第一電極配線與所述多個第二電極配線的立體交叉位置上分別設置的非易失性存儲元件；連接到所述多個第一電極配線、選擇所述第一電極配線的第一選擇裝置，所述非易失性存儲元件各自具有可變電阻層，其電阻值依供給到對應於該非易失性存儲元件的所述立體交叉位置而設置的第一電極配線及第二電極配線間的電流脈衝而可逆地發生變化，所述存儲陣列的內部或外部還具有連接到所述第一電極配線，將施加到所述第一電極配線上的電壓限制到規定的上限值以下的電壓限制機構，在連接所述第一選擇裝置和所述電壓限制機構的一個第一電極配線上連接有多個所述非易失性存儲元件。2.如權利要求1所述的非易失性存儲裝置，其特徵在於具有連接到所述第一選擇裝置，通過所述第一選擇裝置對所述非易失性存儲元件施加具有規定電流值的電流脈衝的電流脈衝施加裝置。3.如權利要求1所述的非易失性存儲裝置，其特徵在於作為所述電壓限制機構，與各個所述第一電極配線對應地設有電壓鉗位電路。4.如權利要求l所述的非易失性存儲裝置，其特徵在於作為所述電壓限制機構，與各個所述第一電極配線對應地設有二極體。5.如權利要求1所述的非易失性存儲裝置，其特徵在於作為所述電壓限制機構，與各個所述第一電極配線對應地設有電晶體。6.如權利要求1所述的非易失性存儲裝置，其特徵在於所述電壓限制機構分別對應於各個所述第一電極配線而設置，所述電壓限制機構使由所述電壓限制機構所確定的電壓上限值對應於所連接的第一電極配線的不同而不同。7.—種向非易失性存儲裝置的數據寫入方法，所述非易失性存儲裝置具有多個非易失性存儲元件，這些非易失性存儲元件分別具有第一電極、第二電極、按照供給到所述第一電極和所述第二電極間的電脈衝而可逆變化的設置在所述第一電極與第二電極間的可變電阻層，該向非易失性存儲裝置的數據寫入方法通過使用恆定電流源向所述非易失性存儲元件施加電脈衝來改變所述非易失性存儲元件的電阻值。全文摘要本發明提供非易失性存儲裝置及向非易失性存儲裝置的數據寫入方法。該非易失性存儲裝置包括存儲陣列(102)，其包括在第一平面內相互平行形成的多個第一電極配線(WL)；在平行於第一平面的第二平面內相互平行且與多個第一電極配線立體交叉的多個第二電極配線(BL)；分別對應於第一電極配線及第二電極配線的各個立體交叉點設置，具有電阻值可隨著供給到對應的第一電極配線與對應的第二電極配線間的電流脈衝而可逆變化的可變電阻層的非易失性存儲元件(11)；選擇第一電極配線的選擇裝置(13)；存儲陣列內部或外部的，連接到第一電極配線上進一步將施加到第一電極配線上的電壓限制到規定的上限值以下的電壓限制機構(15)。連接第一選擇裝置和電壓限制機構的一個第一電極配線上連接有多個非易失性存儲元件。文檔編號G11C13/00GK101622673SQ20088000604公開日2010年1月6日申請日期2008年2月22日優先權日2007年2月23日發明者加藤佳一,島川一彥,高木剛,魏志強申請人:松下電器產業株式會社