一種低功耗高質量佔空比輸出的時鐘延遲鎖相環設計方法
2023-10-10 17:58:44 1
專利名稱：一種低功耗高質量佔空比輸出的時鐘延遲鎖相環設計方法
技術領域：
本發明涉及一種低功耗高質量佔空比輸出的時鐘延遲鎖相環設計方法，具體地說
是一種。本技術創新設計集成電路設計領域，主要應用於高頻率、高要求電路設計的時鐘處
理模塊，尤其是對時鐘上升沿和下降沿都採樣數據的產品，譬如處理區、DRAM、 S0C、時鐘處 理IP等。
背景技術：
隨著集成電路的迅猛發展，其應用也對電路設計提出了越來越高的要求，尤其是 時鐘控制方面，對大家比較了解的CPU領域，時鐘頻率從386年代的25M躍升到當前比較流 行的奔騰四代的3G，也就是說時鐘周期從40ns縮短到現在的0. 33ns，速度整整提高了 100 多倍，所帶來的效益就是大大縮短了程序運行時間。而時鐘頻率越高，對時鐘質量的要求就 會越來越苛刻。 DLL、 DCC目前一般應用於100M到1. 5G的頻率領域。 DLL(Delay Locked Loop)其主要功能就是提供可自動調節的延遲，最終使外部時 鍾與輸出信號達到同步。 DCC(Duty Cycle Corrector)其主要功能是調節時鐘佔空比，產生出良好的參考 時鐘的180度相位時鐘。 對於普通DLL而言，尤其是在高頻工作時，由於時鐘抖動、雙路延遲線誤差、不同 電壓、各種工藝角、各種溫度的影響，輸出的時鐘佔空比一般會在40% _60%，甚至由於輸 入的時鐘質量不高而達到30% -70% (計算可知，對1G頻率的時鐘，10ps的誤差就會導致 1%的佔空比扭曲，如附圖l所示)。對於單沿觸發的電路來講，或許這影響不大，但對於雙 沿觸發的電路設計來講，這將可能導致時序不合要求，因此做佔空比的校正非常有必要。
發明內容
本發明的目的是提供一種低功耗高質量佔空比輸出的時鐘延遲鎖相環設計方法， 或一種在不增加功耗的基礎上提供高質量佔空比的時鐘輸出方法。 本發明的目的是按以下方式實現的，採用單路時鐘延遲線，並在DLL的輸出端並 入時鐘佔空比校正電路DCC，與之互補的時鐘則採用被校正過的時鐘的180度相位時鐘來 產生，這樣延遲和佔空比可同時得到精確控制，而功耗幾乎與雙路時鐘的DLL保持一樣，具 體步驟是 1)在時鐘延遲鎖相環內部由雙路差分互補時鐘改為單路時鐘設計，其內部減少一 條延遲線，相對降低整體功耗； 2)在輸出部分對此單路時鐘做佔空比校正，由校正後的高質量時鐘產生其差分互 補時鐘； 本發明的優異效果是 在高頻電路中，對時鐘質量要求非常高，會需要DLL對時鐘進行精確的延遲控制，
3一般在設計DLL時，由於高質量的電路都會需要一對差分的互補時鐘，因此DLL中會通常包括兩路延遲線，但此功能只提供延遲校正而無時鐘佔空比校正。而本設計電路則採用單路時鐘延遲線，並在DLL的輸出端併入時鐘佔空比校正電路DCC，如此以來，與之互補的時鐘則可以採用被校正過的時鐘的180度相位時鐘來產生，這樣延遲和佔空比可同時得到精確控制，而功耗幾乎與雙路時鐘的DLL保持一樣。因此具有很好的參考應用價值。
附圖1為時鐘佔空比扭曲圖； 附圖2為現有技術的時鐘電路結構示意圖； 附圖3為本發明的時鐘電路結構結構示意圖。
具體實施例方式
參照說明書附圖，對本發明的方法作以下詳細的說明。 採用單路時鐘延遲線，並在DLL的輸出端併入時鐘佔空比校正電路DCC，與之互補的時鐘則採用被校正過的時鐘的180度相位時鐘來產生，這樣延遲和佔空比可同時得到精確控制，而功耗幾乎與雙路時鐘的DLL保持一樣，具體步驟是 1)在時鐘延遲鎖相環內部由雙路差分互補時鐘改為單路時鐘設計，其內部減少一條延遲線，相對降低整體功耗； 2)在輸出部分對此單路時鐘做佔空比校正，由校正後的高質量時鐘產生其差分互
補時鐘； 實施例 1. DLL處理主時鐘，其輸出作為輸入進入DCC，但其工作過程包括鎖相階段不會影響到其下家DCC。 2. DCC對輸入的時鐘做延時和鑑相，在鎖定後可輸出一個跟主時鐘相位差180度的時鐘。 3.由DLL輸出和DCC輸出的時鐘組成一對差分互補的時鐘對，供系統使用。另外，
此電路主要有3種工作狀態 1. DLL打開，DCC同時打開 2. DLL打開，DCC關閉 3. DLL關閉，DCC關閉 可根據工作模式和具體電路需要，在輸出端設計多路選擇器，來選擇需要輸出的時鐘。 除說明書所述的技術特徵外，均為本專業技術人員的已知技術。
權利要求
一種低功耗高質量佔空比輸出的時鐘延遲鎖相環設計方法，其特徵在於，採用單路時鐘延遲線，並在DLL的輸出端併入時鐘佔空比校正電路DCC，與之互補的時鐘則採用被校正過的時鐘的180度相位時鐘來產生，這樣延遲和佔空比可同時得到精確控制，而功耗幾乎與雙路時鐘的DLL保持一樣，具體步驟是1)在時鐘延遲鎖相環內部由雙路差分互補時鐘改為單路時鐘設計，其內部減少一條延遲線，相對降低整體功耗；2)在輸出部分對此單路時鐘做佔空比校正，由校正後的高質量時鐘產生其差分互補時鐘。
全文摘要
本發明提供一種低功耗高質量佔空比輸出的時鐘延遲鎖相環設計方法，在高頻電路中，對時鐘質量要求非常高，會需要DLL對時鐘進行精確的延遲控制，一般在設計DLL時，由於高質量的電路都會需要一對差分的互補時鐘，因此DLL中會通常包括兩路延遲線，但此功能只提供延遲校正而無時鐘佔空比校正。本發明方法的設計電路則採用單路時鐘延遲線，並在DLL的輸出端併入時鐘佔空比校正電路DCC，如此以來，與之互補的時鐘則可以採用被校正過的時鐘的180度相位時鐘來產生，這樣延遲和佔空比可同時得到精確控制，而功耗幾乎與雙路時鐘的DLL保持一樣。
文檔編號H03L7/08GK101771410SQ20101001134
公開日2010年7月7日 申請日期2010年1月18日 優先權日2010年1月18日
發明者任奇偉, 李宏志, 段猛, 江喜平, 路曉軍 申請人:山東華芯半導體有限公司;西安華芯半導體有限公司